JP2701751B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に金属配線を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の半導体装置としては、米国特許第
4,789,648号明細書及び同第4,944,836号明細書に記載の
ものが知られている。以下、前者の半導体装置について
図３を参照して、また、後者の半導体装置について図４
を参照して説明する。
【０００３】（従来の半導体装置の第１例）まず米国特
許第4,789,648号明細書に記載の半導体装置(以下“従来
の半導体装置の第１例”という)について、図３を参照
して説明する。なお、図３は、この半導体装置(従来の
半導体装置の第１例)の工程Ａ〜Ｂからなる製造工程順
縦断面図である。
【０００４】従来の半導体装置の第１例は、図３工程Ａ
に示すように、シリコン基板101上にスパッタ法等の手
法を用いてシリコン酸化膜である絶縁膜104ａを形成
し、既知の技術を用いて溝パタ−ンを形成した後、導電
膜であるアルミ膜(Ａｌ膜114)をスパッタ法により形成
する。この際、絶縁膜104ａの膜厚は、必要とされる配
線膜の厚さと絶縁膜の厚さとを合わせた厚みとする。ま
た、絶縁膜104ａ上に後工程で行う金属膜研磨の際のス
トッパ−となるシリコン窒化膜を形成することもでき
る。
【０００５】続いて、アルミナ(Al2O3)粒子を添加した
脱イオン水よりなるスラリ−、あるいは、Al2O3添加硝
酸溶液を用いた化学的機械的研磨法(以下“ＣＭＰ法と
いう)によりＡｌ膜114を研磨・除去し、図３工程Ｂに示
すように、溝パタ−ン内に配線材料(Ａｌ膜114)が充填
された溝配線構造を得るものである。
【０００６】（従来の半導体装置の第２例）次に、米国
特許第4,944,836号明細書に記載の半導体装置(以下“従
来の半導体装置の第２例”という)について、図４を参
照して説明する。なお、図４は、この半導体装置(従来
の半導体装置の第２例)の工程Ａ〜Ｅからなる製造工程
順縦断面図である。
【０００７】従来の半導体装置の第２例は、図４工程Ａ
に示すように、既知の手法を用いて絶縁膜104ａ及び下
層Ａｌ配線112形成し、その上に絶縁膜104ｂ(例えばシ
リコン酸化膜より構成される絶縁膜104ｂ)を形成した
後、Al2O3より構成されるストッパ−113をリソグラフィ
−、エッチング等の手法により所定の領域に形成する。
続いて、図４工程Ｂに示すように、ストッパ−113及び
絶縁膜104ｂ上にシリコン酸化膜である絶縁膜104ｃを形
成する。
【０００８】次に、図４工程Ｃに示すように、レジスト
(図示せず)をマスクとして用いた選択エッチング法によ
り、絶縁膜104ｃ及び絶縁膜104ｂをパタ−ニングして下
層Ａｌ配線112に達する層間接続孔105を開口する。この
際、絶縁膜104ｂは、ストッパ−113がエッチングされな
いため、ストッパ−113の開口部下に存在する絶縁膜104
ｂだけが除去される。
【０００９】続いて図４工程Ｄに示すように、スパッタ
法などの既知の手法を用いてＡｌ膜114 を全面に形成す
る。そして、図４工程Ｅに示すように、ＣＭＰ法により
Ａｌ膜114 を研磨・除去して層間接続孔105 及び溝パタ
−ンの内部にＡｌが充填された溝配線構造を得るもので
ある。
【００１０】（従来の半導体装置の第３例）従来の他の
半導体装置としては、「Proceedings of 1993 VLSI Mul
tilevel Interconnection Conference，pp15-21(199
3)」において示された半導体装置(以下“従来の半導体
装置の第３例”という)が知られており、これを図５(工
程Ａ〜Ｅからなる製造工程順縦断面図)を参照して説明
する。
【００１１】従来の半導体装置の第３例では、まず図５
工程Ａに示すように、シリコン基板101上にポリイミド
樹脂であるPI 5180より構成される絶縁膜104ａを回転塗
布法により500〜1000ｎｍの厚みで形成する。続いて、
この絶縁膜104ａの上層にプラズマＣＶＤ法によりシリ
コン窒化膜より構成されるストッパ−113を形成する。
【００１２】次に、図５工程Ｂに示すように、リソグラ
フィ−技術を用いてエッチングマスクとなるフォトレジ
スト116を所定の領域に形成する。そして、図５工程Ｃ
に示すように、このフォトレジスト116をマスクとした
反応性イオンエッチング法によりストッパ−113と絶縁
膜104ａをエッチングして配線形成用の溝パタ−ンを形
成した後、フォトレジスト113を除去する。
【００１３】次に、図５工程Ｄに示すように、タンタル
膜(Ｔａ膜106ａ)をスパッタ法により形成し、続いてこ
のＴａ膜106ａ上に銅膜(Ｃｕ膜109ａ)を形成して配線形
成用溝パタ−ンを埋め込む。その後、図５工程Ｅに示す
ように、既知の手法であるダマシン法と呼ばれるＣＭＰ
法によりＣｕ膜109ａ及びＴａ膜106ａを除去していき、
配線形成用の溝パタ−ンの内部のみにＣｕ膜109ａ及び
Ｔａ膜106ａが残るようにする。この際、絶縁膜104ａ上
のストッパ−113は、研磨される速度がＣｕ膜109ａやＴ
ａ膜106ａと比較して遅いため、研磨工程におけるスト
ッパ−層として機能する。
【００１４】従来の半導体装置の第３例では、このよう
な工程Ａ〜Ｅを経ることにより、Ｃｕを主導電層とする
配線を有する半導体装置を形成している。
【００１５】（従来の半導体装置の第４例）従来のその
他の半導体装置として、特開昭63−207153号公報に記載
の半導体装置(以下“従来の半導体装置の第４例”とい
う)が知られており、これを図６(工程Ａ〜Ｆからなる製
造工程順縦断面図)を参照して説明する。
【００１６】従来の半導体装置の第４例では、まず図６
工程Ａに示すように、シリコン基板(図示せず)の上にシ
リコン酸化膜より構成される絶縁膜104ａを形成する。
次に、既知の手法を用いて膜厚1000ｎｍの下層Ａｌ配線
112を形成した後、膜厚1000〜1500ｎｍのＰＳＧ膜より
構成される絶縁膜104ｂを全面に形成する。
【００１７】次いで図６工程Ｂに示すように、この絶縁
膜104ｂ上に膜厚：1.0μｍの上層Ａｌ配線115を形成す
る。続いて図６工程Ｃに示すように、プラズマＣＶＤ法
により膜厚：200ｎｍのシリコン窒化膜より構成される
ストッパ−113を全面に形成する。
【００１８】次に、図６工程Ｄに示すように、レジスト
(図示せず)をエッチングマスクとしてストッパ−113、
上層Ａｌ配線115及び絶縁膜104ｂを部分的に除去し、下
層Ａｌ配線112と上層Ａｌ配線115が交叉する部分に層間
接続孔105を開口する。この開口のための位置合わせは
１度で足り、また開口径は特に狭くする必要はなく、こ
れらの配線幅と同程度でよい。このため、位置合わせは
特別高精度である必要はない。
【００１９】次いで図６工程Ｅに示すように、垂直蒸着
法により膜厚：2000〜3000ｎｍのＡｌ膜114を形成す
る。その後、図６工程Ｆに示すように、ストッパ−113
上のＡｌ膜114を研磨により除去し、これにより層間接
続孔105内にＡｌ膜114を埋め込んだ構造を得るものであ
る。
【００２０】
【発明が解決しようとする課題】ところで、前記従来の
半導体装置である第１例〜第４例では、それぞれ以下に
示す欠点、問題点を有している。
【００２１】まず、前記従来の半導体装置の第１例(米
国特許第4,789,648号明細書に記載の半導体装置)では、
ＣＭＰ工程において絶縁膜104ａが露出する時点が研磨
の終点となるため(図３工程Ｂ参照)、電気容量変化によ
る終点検出が容易である。しかしながら、配線自体がＡ
ｌ(Ａｌ膜114又はＡｌ合金)の単層構造となっており、
層間接続部の構造が同種金属の接触となるために低い接
触抵抗が得られる反面、エレクトロマイグレ−ションや
ストレスマイグレ−ションに対する耐久性が低いと言う
欠点がある。
【００２２】そのため、従来の半導体装置の第１例で
は、配線自体の高い長期信頼性を得ることができないと
言う問題があった。この問題点を解消しようとして、例
えばＣｕやＡｕのように電気導電性が高く、しかもエレ
クトロマイグレ−ションやストレスマイグレ−ションに
対する耐久性が高い金属の適用を試みたとしても、これ
らの金属は、シリコン酸化膜との反応性や絶縁膜との密
着性の問題から、適用が難しいものである。
【００２３】前記従来の半導体装置の第２例(米国特許
第4,944,836号明細書に記載の半導体装置)は、上記第１
例と同様、金属膜のＣＭＰ工程において絶縁膜が露出す
る時点が研磨の終点となるため、電気容量変化による終
点検出は容易である。しかしながら、これも上記第１例
と同様、配線がＡｌあるいはＡｌ合金の単層構造となっ
ているため、層間接続部の構造が同種金属の接触とな
り、低い接触抵抗が得られる反面、エレクトロマイグレ
−ションやストレスマイグレ−ション耐性が低く、高い
長期信頼性を有する配線を得ることはできない。
【００２４】また、従来の半導体装置の第２例では、Ｃ
ｕのようにシリコン酸化膜との反応性を有するものやＡ
ｕのように絶縁膜との密着性が悪いものは、配線材料と
して適用できない。さらに、研磨工程で用いるストッパ
−が比誘電率の高いAl2O3であるにも拘らず(図４工程Ａ
の“Al2O3より構成されるストッパ−113”参照)、配線
形成後も残る構造及びプロセスであるために層間容量が
増加してしまい、良好な電気特性を得ることができない
という欠点を有している。
【００２５】前記従来の半導体装置の第３例では、Ｃｕ
膜109ａの周囲がＴａ膜106ａで保護される配線構造であ
るため(図５工程Ｅ参照)、高いエレクトロマイグレ−シ
ョン及びストレスマイグレ−ション耐性が得られるもの
である。さらに、バリアメタルであるＴａも研磨により
除去する場合には、研磨の終点検出も容易である。
【００２６】しかしながら、従来の半導体装置の第３例
では、配線を多層化する場合、層間接続孔の部分は、下
層の積層構造配線の上部の導電膜であるＣｕと上層に形
成する積層構造配線の下部の導電膜であるＴａとの異種
金属の接触となるため、接触抵抗がＣｕ同士の接触の場
合より高くなってしまい、多層配線全体の電気抵抗も高
くなり、そのため、良好な特性の半導体装置が得られな
い。層間接続部において同種の金属が接触する構造を形
成するためには、この第３例では、研磨工程でＴａ膜10
6ａを残し、続いて上層にＣｕ膜109ａを形成して配線化
する必要があり(図５工程Ｄ、Ｅ参照)、このようにＴａ
を残した状態では研磨の終点検出ができないものであ
る。
【００２７】前記従来の半導体装置の第４例(特開昭63
−207153号公報に記載の半導体装置)では、金属膜のＣ
ＭＰ工程において絶縁膜が露出する時点が研磨の終点と
なるため、電気容量変化による終点検出が容易である。
しかしながら、前記第１及び第２例と同様、配線自体が
Ａｌ(Ａｌ膜114又はＡｌ合金)の単層構造となっている
ため(図６工程Ｆ参照)、層間接続部は低接触抵抗が得ら
れる同種金属接合となるが、エレクトロマイグレ−ショ
ンやストレスマイグレ−ションに対する耐久性が低い。
このため、この第４例においても配線自体の高い長期信
頼性を得ることはできない。
【００２８】また、この第４例では、層間接続孔を開口
する際に配線とほぼ同じ幅の孔を開口し、特に狭くする
必要がないが(図６工程Ｄ参照)、目パタ−ン目合わせ時
の目ズレが生じると、下層配線の横側の絶縁膜もエッチ
ングされてしまい、その部分にも金属が充填されること
になる。そのため、目ずれマ−ジンが小さく配線間隔の
狭い微細配線形成の場合には、配線間ショ−トを生じや
すく、微細な設計ル−ルを有する半導体装置への適用は
難しい。
【００２９】更に、この第４例では、研磨工程でのスト
ッパ−113として高比誘電率のシリコン窒化膜を用いる
ものであり、そして、このストッパ−113は配線形成後
も残る構造・プロセスであるため(図６工程Ｆ参照)、層
間容量が増加してしまい、良好な電気特性を得ることが
できない欠点を有している。
【００３０】本発明は、上記した欠点、問題点に鑑み成
されたものであって、その目的とするところは、金属配
線を有する半導体装置の製造方法において、前記従来の
半導体装置の第１例〜第４例の欠点、問題点を解消する
ことにあり、特に、 ・エレクトロマイグレ−ションやストレスマイグレ−シ
ョンに対する耐久性を有し、高い長期信頼性を有する半
導体装置の製造方法を提供することにあり、 ・配線を多層化する場合でも、層間接続孔部分が同種の
金属で接触することで接触抵抗を低減できる半導体装置
の製造方法を提供することにあり、 ・製造工程中の配線金属の研磨工程において、その終点
検出を高い精度で行うことができ、安定した電気特性並
びに製造時の高い良品率を実現できる半導体装置の製造
方法を提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体装置の製造方法は、後記図１、図
２の符号を参考までに付記して説明すると、(1) 半導体基板(101)上に絶縁膜(104ａ)を形成する工
程、 (2) 前記絶縁膜(104ａ)上に層間接続孔(105)を開口する
工程、 (3) 前記絶縁膜(104ａ)及び層間接続孔(105)上に第１導
電膜(106ａ)を形成する 工程、 (4) 前記第１導電膜(106ａ)上の所定の領域に選択的に
マスク膜(108)を形成する 工程、 (5) 前記第１導電膜(106ａ)及びマスク膜(108)上に第２
導電膜(109ａ)を形成す る工程、 (6) 前記第２導電膜(109ａ)の不要部分及びマスク膜(10
8)を除去して第１導電膜 (106ａ)及び第２導電膜(109ａ)
を露出させる工程、 を含むことを特徴とする半導体装置の製造方法、を要旨
とする(請求項１)。
【００３２】本発明に係る半導体装置の他の製造方法
は、これも後記図１、図２の符号を参考までに付記して
説明すると、 (1) 表面に拡散層(103)を有する半導体基板上(1O1)に絶
縁膜(104ａ)を形成する工程、 (2) 前記絶縁膜(104ａ)上に層間接続孔(105)を開口する
工程、 (3) 前記絶縁膜(104ａ)及び層間接続孔(105)上に第１導
電膜(106ａ)を形成する工程、 (4) 前記第１導電膜(106ａ)上の所定の領域に選択的に
マスク膜(108)を形成する工程、 (5) 前記第１導電膜(106ａ)及びマスク膜(108)上に第２
導電膜(109ａ)を形成する工程、 (6) 前記拡散層(103)と前記第１導電膜(106ａ)を反応さ
せて金属ケイ化物層(107)を形成する工程、 (7) 前記第２導電膜(109ａ)の不要部分及びマスク膜(10
8)を除去して第１導電膜(106ａ)及び第２導電膜(109ａ)
を露出させる工程、 (8) 前記第１導電膜(106ａ)及び第２導電膜(109ａ)上に
第３導電膜(109ｂ)を形成する工程、 (9) 前記第３導電膜(109ｂ)上に第４導電膜(106ｂ)を形
成する工程、 (10)前記第１導電膜(106ａ)、第３導電膜(109ｂ)及び第
４導電膜(106ｂ)をパタ−ニングして配線を形成する工
程、 を含むことを特徴とする半導体装置の製造方法、を要旨
とする(請求項２)。
【００３３】また、上記(1)〜(10)の工程において、(9)
及び(10)の工程を変更し、 ・(9) 前記第１導電膜(106ａ)、第３導電膜(109ｂ)をパ
タ−ニングして配線を形成する工程、 ・(10)前記配線周囲に第４導電膜(111)を形成する工
程、 とすることを特徴と半導体装置の製造方法、を要旨とす
る(請求項４)。
【００３４】更に、上記(1)〜(10)の工程において、又
は、(9)及び(10)の工程を上記したような工程に変更し
た半導体装置の製造方法において、(4)〜(6)の工程の順
序を前後させ、 ・(4)の工程として、(6)の「前記拡散層(103)と前記第
１導電膜(106ａ)を反応させて金属ケイ化物層(107)を形
成する工程」とし、 ・(5)の工程として、(4)の「前記第１導電膜(106ａ)上
の所定の領域に選択的にマスク膜(108)を形成する工
程」とし、 ・(6)の工程として、(5)の「前記第１導電膜(106ａ)及
びマスク膜(108)上に第２導電膜(109ａ)を形成する工
程」とする、 ことを要旨とする(請求項３、請求項５)。
【００３５】
【実施例】以下、本発明の実施例について図１及び図２
を参照して説明する。図１は、本発明の第１の実施例で
ある半導体装置の製造方法を説明する図であり、図２
は、本発明の第２の実施例である半導体装置の製造方法
を説明する図である。なお、本発明は、以下の実施例に
限定されるものではなく、本発明の前記した要旨を変更
しない限り種々の変更が可能であり、このような変更も
本発明に包含されるものである。
【００３６】（第１実施例）図１は、本発明の第１実施
例を製造工程(工程Ａ〜Ｆ)順に示す縦断面図であって、
本第１実施例では、まず図１工程Ａに示すとおり、既知
の手法である選択酸化法、イオン注入法などの技術手法
を用い、シリコン基板101上にフィ−ルド酸化膜102及び
拡散層103を形成する。
【００３７】次に、その上層にモノシラン(SiH4)をソ−
スとした熱ＣＶＤ法により厚さ約1000ｎｍのシリコン酸
化膜から構成される絶縁膜104ａを形成する。この場
合、該絶縁膜104ａとして必ずしもシリコン酸化膜の単
層膜である必要はなく、リン(P)やボロン(B)を含有した
PSG膜やBPSG膜、あるいは、シリコン酸化膜とPSG膜又は
シリコン酸化膜とBPSG膜の積層構造としても構わない。
【００３８】続いて、フォトレジスト(図示せず)をマス
クとした反応性イオンエッチング法により拡散層103に
達する層間接続孔105を開口した後、このフォトレジス
トを除去する(図１工程Ａ)。次に、図１工程Ｂに示すと
おり、第１導電膜であるＴａ膜106ａをD.C.マグネトロ
ンスパッタ法を用いて圧力：2〜10mTorr、RFパワ−：1.
0〜5.0KWの条件下で50〜150ｎｍの厚みで形成する。
【００３９】そして、ランプを用いた急速加熱法によ
り、窒素(N2)やアルゴン(Ar)などの非酸化性雰囲気中で
600〜800℃で10〜30秒間熱処理を行い、拡散層103とＴ
ａ膜106ａを反応させ、拡散層103とＴａ膜106ａとの界
面にシリサイド膜107を形成する(図１工程Ｂ)。このシ
リサイド膜107は、拡散層103と第１導電膜であるＴａ膜
106ａとのコンタクト抵抗の低減を目的として形成され
るものである。
【００４０】また、第１導電膜であるＴａ膜106ａは、
その上層に後工程で形成するＣｕ膜109ａ(図１工程Ｃ
参照)のＣｕの拡散層103中への拡散防止、上記Ｃｕ膜
109ａと下地絶縁膜であるシリコン酸化膜(絶縁膜104ａ)
との間の緻密性の改善、配線全体のエレクトロマイグ
レ−ション耐性及びストレスマイグレ−ション耐性の改
善等を目的として形成されるものである。
【００４１】本第１実施例では、第１導電膜としてＴａ
膜106ａを用いているが、Ｔａ以外にタングステン(W)や
モリブデン(Mo)の金属、その他チタン(Ti)、ジルコニウ
ム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(N
b)、クロム(Cr)、オスミウム(Os)、コバルト(Co)、イリ
ジウム(Ir)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)
あるいはこれらの元素を含有する合金を用いることもで
きる。
【００４２】次に、図１工程Ｃに示すように、既知の手
法であるSiH4と亜酸化窒素(N2O)を反応ガスとしたプラ
ズマＣＶＤ法を用い、シリコン酸化膜より構成される絶
縁膜マスク108を形成する。この絶縁膜マスク108は、Si
H4：100〜300sccm、N2O：500〜1500sccm、基板温度：30
0〜400℃、圧力：0.25〜5.0Torr、RFパワ−：0.25〜2KW
の条件下で200〜500ｎｍの厚みでシリコン酸化膜より構
成される絶縁膜を形成した後、既知の手法であるリソグ
ラフィ−技術、ドライエッチング技術を用いて不要部分
を除去して形成したものである。
【００４３】このシリコン酸化膜より構成された絶縁膜
マスク108は、後に詳細に説明するが、後工程(図１工程
Ｄ)で行うＣｕ膜109ａを研磨する際のストッパ−層とし
て、また、その終点検出膜として作用する絶縁膜であ
る。
【００４４】続いて、既知の手法であるＣｕの化学的気
相成長法(Ｃｕ−ＣＶＤ法)を用いて第２導電膜であるＣ
ｕ膜109ａをＴａ膜106ａ及び絶縁膜マスク108上に200〜
1000ｎｍの厚みで形成する(図１工程Ｃ)。このＣｕ膜10
9ａを形成するＣｕ−ＣＶＤとしては、分解温度が低
く、しかも比較的低温でも高い蒸気圧の得られる「Hexa
fluoroacetylacetonato Copper(I)Vinyltrimethylsilan
e(以下“(hfa)Cu(vtms)”と略記する)」あるいは「Copp
er bis hexafluoroacetylacetonato(以下“Cu(hfa)2”
と略記する)」等の化合物を反応ソ−スガスとして使用
し、また、水素(H2)あるいはアルゴン(Ar)をキャリアガ
スとして用い、温度：100〜300℃、圧力：0.5〜20Torr
の条件で行う。
【００４５】この際、層間接続孔105(図１工程Ａ参照)
の径が微細な場合、Ｃｕ膜109ａの段差被覆性が悪いと
層間接続孔105中に空洞(ボイド)が形成されてしまうた
め、Ｃｕ膜109ａの段差被覆性の良好な条件でＣｕ−Ｃ
ＶＤを行う必要がある。「(hfa)Cu(Vtms)」や「Cu(hfa)
2」をソ−スとして用いる場合、比較的低温でＣｕ膜109
ａの成長を行うと優れた段差被覆性を得ることができる
ので、本第１実施例では、上記したように100〜300℃の
比較的低温で行うことができ、好ましくは150〜200℃で
ある。
【００４６】なお、本第１実施例では、第２導電膜とし
てＣｕ膜109ａ(図１工程Ｃ参照)を用いているが、Ｃｕ
以外にアルミニウム(Al)あるいはAl系合金、その他金(A
u)、銅(Cu)、銀(Ag)又はこれらの元素を含有する合金を
用いることもできる。
【００４７】次に、図１工程Ｄに示すように、ＣＭＰ技
術の１つであるダマシン法によりＣｕ膜109ａと絶縁膜
マスク108を研磨・除去し、これにより層間接続孔105内
にＣｕ膜109ａが充填された、そして表面にＴａ膜106ａ
が露出した構造とする。この際、研磨剤として微細なAl
2O3粒子を添加した純水より構成されるスラリ−を用
い、研磨の回転速度や印加加重等の条件は、被研磨材料
や研磨量などにより条件を変化させる。
【００４８】一般にＣＭＰ法では、研磨の終点検出を研
磨面の電気容量変化により行っているため、従来の方法
では微妙な終点検出が難しい。しかし、本第１実施例で
は、Ｃｕ膜109ａの下層に絶縁膜マスク108が存在するた
め(図１工程Ｃ参照)、Ｃｕが研磨されて絶縁膜マスク10
8が露出した段階で一旦電気容量は増加し、絶縁膜マス
ク108が研磨され切った時点で電気容量が急激に減少す
る。この電気容量変化を検知することにより、Ｃｕ膜10
9ａの研磨段階の把握及びその終点検出が極めて容易に
行うことができる。
【００４９】そのため、本第１実施例では、Ｔａ膜106
ａが露出した時点で研磨を瞬時に止めることができ、Ｔ
ａ膜106ａが除去されることがない等従来法と比較して
高い制御性を持って研磨を行うことができる。なお、本
第１実施例では、前記したとおり、シリコン酸化膜を絶
縁膜マスク108として用いたが、必ずしもシリコン酸化
膜である必要はなく、シリコン窒化膜、シリコン酸窒化
膜又はポリイミド樹脂膜のような電気的に容量の得られ
る絶縁性の膜でも構わない。
【００５０】次に、図１工程Ｅに示すように、D.C.マグ
ネトロンスパッタ法により第３導電膜であるＣｕ膜109
ｂを圧力：2〜10mTorr、RFパワ−：1.0〜5.0KW、基板温
度：200〜400℃の条件下で250〜500ｎｍの厚みで形成
し、続いて、その上層に第４導電膜であるＴａ膜106ｂ
を20〜500ｎｍの厚みで形成する。
【００５１】第３導電膜であるＣｕ膜109ｂは、半導体
素子間を接続する配線の主導電層となるものであり、本
第１実施例では、前記した第２導電膜であるＣｕ膜109
ａと同一の金属を用いる。また、第４導電膜であるＴａ
膜106ｂは、第３導電膜であるＣｕ膜109ｂの酸化や腐
食発生の防止、上層に形成する絶縁膜との間の反応防
止と密着性の改善、配線全体のエレクトロマイグレ−
ション耐性及びストレスマイグレ−ション耐性の改善な
どを目的として形成されるものであり、本第１実施例で
は、前記した第１導電膜であるＴａ膜106ａと同一の金
属を用いる。
【００５２】そして、Ｔａ膜106ｂの上層にシリコン窒
化膜より構成されるエッチングマスク110を、SiH4：100
〜400sccm、アンモニア(NH3)：200〜1200sccm、基板温
度：300〜400℃、圧力：0.25〜5.0Torr、RFパワ−：1.0
〜4.0KWの条件下で200〜400ｎｍの厚みで形成し、既知
の手法であるリソグラフィ−技術、ドライエッチング技
術を用いて不要部分を除去して配線の形状にパタ−ニン
グする(図１工程Ｅ)。
【００５３】その後、図１工程Ｆに示すように、４塩化
シリコン(SiCl4)、塩素(Cl2)、NH3、N2を用いた反応性
イオンエッチング法により温度：280℃、圧力：2Pa、Si
Cl4：20sccm、Cl2：20sccm、NH3：10〜30sccm、N2：80s
ccm、RFパワ−：200Wの条件下でＴａ膜106ｂ、Ｃｕ膜10
9ｂ、Ｔａ膜106ａを順次エッチングして配線パタ−ン化
する。この際、エッチング反応の過程で生じたシリコン
窒化膜に近い組成を有する生成物が配線側壁部に付着
し、この生成物がサイドエッチと腐食の発生を防止する
働きをする。
【００５４】上述の工程よりなる第１実施例では、層間
接続孔と配線が同種の金属により接続されるようになっ
ているため、両者の接触抵抗が従来の半導体装置と比較
して低い利点を有し、その結果、良好な電気特性を得る
ことができる。
【００５５】また、第１実施例では、配線の上下層には
高融点のＴａ膜が存在し、配線側壁部にはシリコン窒化
膜に近い組成を有する生成物が存在するため、主導電層
であるＣｕの酸化や腐食を抑制することができ、配線の
高い長期信頼性を得られる効果を有する。さらに、溝埋
め込み式配線であるため、配線膜厚の厚膜化が容易であ
り、かつ配線の低抵抗化をはかりやすい効果が生じる。
【００５６】本発明に係る製造方法の上記第１実施例
は、ＭＯＳ、バイポ−ラ等の種々の半導体装置の製造方
法に適用可能であり、また、メモリ、ロジック等の種々
の回路の製造法に適用可能であるところから、本発明
は、種々の半導体装置及び回路の製造方法をも含むもの
であり、それらを限定するものではない。
【００５７】（第２実施例）図２は、本発明の第２実施
例を説明する図であって、その半導体装置の製造工程
(工程Ａ〜Ｅ)順に示す縦断面図である。
【００５８】本第２実施例では、まず図２工程Ａに示す
ように、シリコン基板101、フィ−ルド酸化膜102、拡散
層103、絶縁膜104ａを形成し、続いて、絶縁膜104ａを
介して拡散層103に達する層間接続孔105より構成される
構造を形成する。なお、これらの形成は、前記第１実施
例と同様の技術、手法及び材料を用いた。続いて、第１
導電膜であるＴａ膜106ａをD.C.マグネトロンスパッタ
法を用いて圧力：2〜10mTorr、RFパワ−：1.0〜5.0KWの
条件下で50〜150ｎｍの厚みで形成した後、前記第１実
施例と同様、シリコン酸化膜より構成される絶縁膜マス
ク108を形成する。
【００５９】次に、上記Ｔａ膜106ａ及び絶縁膜マスク1
08上に第２導電膜でるＣｕ膜109ａをD.C.マグネトロン
スパッタ法を用いて基板温度：450〜600℃、圧力：2〜1
0mTorr、RFパワ−：3.0〜8.0KWの条件下で200〜500ｎｍ
の厚みで形成する(図２工程Ａ)。
【００６０】本第２実施例では、Ｔａ膜106ａとＣｕ膜1
09ａを用いたが、前記実施例１と同様、タンタル(Ta)以
外にタングステン(W)、モリブデン(Mo)等の金属を用い
ても良く、また、銅(Cu)以外にアルミニウム(Al)あるい
はAl系合金、金(Au)等を用いることもできる。
【００６１】次に、図２工程Ｂに示すように、Ｃｕ膜ス
パッタ時の真空を破ることなく、500〜700℃で30〜120
秒間熱処理を行い、Ｃｕ膜109ａを流動させて層間接続
孔105がこのＣｕ膜109ａで充填される構造とする。この
際、Ｔａ膜106ａと拡散層103が反応してシリサイド膜10
7が形成される。本第２実施例で用いたスパッタ法で
は、第１実施例で用いたＣｕ−ＣＶＤ法と比較して段差
被覆性に劣るため、層間接続孔107中へのＣｕ膜109ａの
充填率は低くなるが、真空加熱処理によりＣｕ膜109ａ
は微細な層間接続孔107中へも十分に充填されるように
なる。
【００６２】続いて、図２工程Ｃに示すように、ＣＭＰ
法の１つであるダマシン法によりＣｕ膜109ａと絶縁膜
マスク108を研磨・除去し、これにより層間接続孔107中
にＣｕ膜109ａが充填された、そして表面にＴａ膜106ａ
が露出した構造とする。この際、研磨用スラリ−として
は微細なAl2O3粒子を添加した純水を用い、研磨の回転
速度や印加加重等の条件は被研磨材料、研磨量などによ
り条件を変化させる。
【００６３】一般にＣＭＰ法では、研磨の終点検出を研
磨面の電気容量変化により行っているため、従来の方法
では微妙な終点検出が難しい。しかし、本第２実施例で
は、Ｃｕ膜109ａの下層に絶縁膜マスク108が存在するた
め(図２工程Ｂ参照)、Ｃｕが研磨されて絶縁膜マスク10
8が露出した段階で電気容量は一旦増加し、絶縁膜マス
ク108が研磨され切った時点で電気容量が急激に減少す
る。この電気容量変化を検知することにより、Ｃｕ膜10
9ａの研磨段階の把握及びその終点検出が極めて容易に
行うことができる。
【００６４】そのため、本第２実施例では、Ｔａ膜106
ａが露出した時点で研磨を瞬時に止めることができ、Ｔ
ａ膜106ａが除去されることがない等従来法と比較して
高い制御性を持って研磨を行うことができる。なお、本
第２実施例では、シリコン酸化膜を絶縁膜マスク108と
して用いていたが、必ずしもシリコン酸化膜である必要
はなく、シリコン窒化膜やポリイミド樹脂膜のような電
気的に容量の得られる絶縁性の膜でも構わない。
【００６５】次に、図２工程Ｄに示すように、D.C.マグ
ネトロンスパッタ法により第３導電膜であるＣｕ膜109
ｂを圧力：2〜10mTorr、RFパワ−：1.0〜5.0KW、基板温
度：200〜400℃の条件下で250〜500ｎｍの厚みで形成
し、続いてその上層に第４導電膜であるＴａ膜106ｂを2
0〜50ｎｍの厚みで形成する。
【００６６】第３導電膜であるＣｕ膜109ｂは、半導体
素子間を接続する配線の主導電層となるものであり、本
第２実施例では第２導電膜であるＣｕ膜109ａと同一の
金属を用いる。また、第４導電膜であるＴａ膜106ｂ
は、第３導電膜であるＣｕ膜109ｂの酸化や腐食発生
の防止、上層に形成する絶縁膜との間の反応防止と密
着性の改善、配線全体のエレクトロマイグレ−ション
耐性及びストレスマイグレ−ション耐性の改善などを目
的として形成されるものであり、本第２実施例では、前
記した第１導電膜であるＴａ膜106ａと同一の金属を用
いる。
【００６７】そして、Ｔａ膜106ｂの上層にシリコン窒
化膜より構成されるエッチングマスク110を、SiH4：100
〜400sccm、NH3：200〜1200sccm、基板温度：300〜400
℃、圧力：0.25〜5.0Torr、RFパワ−：1.0〜4.0KWの条
件下で200〜400ｎｍの厚みで形成し、既知の手法である
リソグラフィ−技術、ドライエッチング技術を用いて不
要部分を除去して配線の形状にパタ−ニングする(図２
工程Ｄ)。
【００６８】その後、図２工程Ｅに示すように、SiC
l4、Cl2、NH3、N2を用いた反応性イオンエッチング法に
より温度：280℃、圧力：2Pa、SiCl4：20sccm、Cl2：20
sccm、NH3：10〜30sccm、N2：80sccm、RFパワ−：200W
の条件下でＴａ膜106ｂ、Ｃｕ膜109ｂ、Ｔａ膜106ａを
順次エツチングして配線パタ−ン化する。さらにＣｕ膜
109ｂ上部のエッチングマスク110及びＴａ膜106ｂ、並
びにＣｕ膜109ｂの側壁部に付着したシリコン窒化膜に
近い組成を持つ反応副生成物をCF4やCHF3等のフツ素系
ガスを用いた反応性イオンエッチング法により除去す
る。
【００６９】この際のエッチング条件は、シリコン酸化
膜(絶縁膜104ａ)に対するシリコン窒化膜(エッチングマ
スク110)のエッチング速度比が高く、シリコン酸化膜
(絶縁膜104ａ)が殆どエッチングされない条件を用い
る。
【００７０】その後、既知の手法である“水素を還元剤
とした選択Ｗ−ＣＶＤ法”により配線(Ｃｕ膜109ｂ)の
周囲だけに選択的に15〜20ｎｍの厚さを有するＷ膜111
を形成する(図２工程Ｅ)。この選択Ｗ成長は、温度：35
0〜400℃、圧力：20〜80mTorr、６フッ化タングステン
(WF6)：0.5〜1.0sccm、H2：200〜400sccmの条件で行
う。この条件ではウエハ上の金属膜の露出の割合にもよ
るが、およそ5〜7nm／min.と小さなＷ成長速度が得られ
るため、Ｗ膜厚の制御は容易である。
【００７１】本第２実施例におけるＷ膜111は、配線を
腐食や酸化より保護することを目的として形成されるも
のである。Ｗ膜111の成長において良好な選択性を得る
ためには、次の２つの前処理が必要である。
【００７２】その１つは、希薄なフッ酸溶液による前処
理であり、この希フッ酸処理によりＣｕ膜109ｂ及び絶
縁膜マスク108のエッチング時に導入された絶縁膜104ａ
表面のダメ−ジを除去する。他の１つは、希薄な硫酸等
のような“Ｃｕの溶解能力のある溶液”による前処理で
あり、この希硫酸処理によりＣｕ膜109ｂの表面の清浄
化を行う。
【００７３】上述の工程Ａ〜Ｅよりなる第２実施例は、
前記第１実施例と同様、層間接続孔と配線が同種の金属
により接続されるようになっているため、両者の接触抵
抗が従来の半導体装置と比較して低い利点を有し、その
結果、良好な電気特性を得ることができる。
【００７４】その上、第２実施例では、配線の下層に高
融点のＴａ膜106ａが存在し、さらに配線周囲がＷ膜111
により被覆されているため、主導電層であるＣｕ膜109
ｂの酸化や腐食を抑制することができ、配線の高い長期
信頼性を得られる効果が生じる。また、溝埋め込み式配
線であるため、配線膜厚の厚膜化が容易であり、かつ配
線の低抵抗化をはかりやすい効果が生じる。
【００７５】本発明に係る製造方法の上記第２実施例
は、前記第１実施例と同様、ＭＯＳ、バイポ−ラ等の種
々の半導体装置の製造法に適用可能であり、また、メモ
リ、ロジック等の種々の回路の製造方法に適用可能であ
る。
【００７６】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、以上詳記したように、配線の構成として高い電気
導電性と高いエレクトロマイグレ−ション・ストレスマ
イグレ−ション耐性を有し、しかも配線が高融点金属や
シリコン窒化膜により酸化・腐食より保護されているも
のである。
【００７７】さらに、配線の多層化を意図した場合で
も、層間接続孔部分が同種の金属が接触するようになっ
ているため、接触抵抗を低減できる。そのため、従来よ
りも優れた電気特性と高い長期信頼性を有する配線が得
られる効果が生じる。また、本発明に係る半導体装置の
製造方法によれば、製造工程中の配線金属の研磨工程に
おいて、その研磨の終点検出を高い精度で行なうことが
できるため、安定した電気特性と製造時の高い良品率を
実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例を説明する図であって、そ
の半導体装置の工程Ａ〜Ｆからなる製造工程順縦断面
図。
【図２】本発明の第２実施例を説明する図であって、そ
の半導体装置の工程Ａ〜Ｅからなる製造工程順縦断面
図。
【図３】従来の半導体装置の第１例を説明する図であっ
て、その半導体装置の工程Ａ〜Ｂからなる製造工程順縦
断面図。
【図４】従来の半導体装置の第２例を説明する図であっ
て、その半導体装置の工程Ａ〜Ｅからなる製造工程順縦
断面図。
【図５】従来の半導体装置の第３例を説明する図であっ
て、その半導体装置の工程Ａ〜Ｅからなる製造工程順縦
断面図。
【図６】従来の半導体装置第４例を説明する図であっ
て、その半導体装置の工程Ａ〜Ｆからなる製造工程順縦
断面図。
【符号の説明】
１０１ シリコン基板 １０２ フィ−ルド酸化膜 １０３ 拡散層 １０４ａ，１０４ｂ，１０４ｃ 絶縁膜 １０５ 層間接続孔 １０６ａ，１０６ｂ Ｔａ膜 １０７ シリサイド膜 １０８ 絶縁膜マスク １０９ａ，１０９ｂ Ｃｕ膜 １１０ エッチングマスク １１１ Ｗ膜 １１２ 下層Ａｌ配線 １１３ ストッパ− １１４ Ａｌ膜 １１５ 上層Ａｌ配線 １１６ フォトレジスト

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 (1) 半導体基板上に絶縁膜を形成する工
    程、 (2) 前記絶縁膜上に層間接続孔を開口する工程、 (3) 前記絶縁膜及び層間接続孔上に第１導電膜を形成す
    る工程、 (4) 前記第１導電膜上の所定の領域に選択的にマスク膜
    を形成する工程、 (5) 前記第１導電膜及びマスク膜上に第２導電膜を形成
    する工程、 (6) 前記第２導電膜の不要部分及びマスク膜を除去して
    第１導電膜及び第２導電膜を露出させる工程、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 (1) 表面に拡散層を有する半導体基板上
    に絶縁膜を形成する工程、 (2) 前記絶縁膜上に層間接続孔を開口する工程、 (3) 前記絶縁膜及び層間接続孔上に第１導電膜を形成す
    る工程、 (4) 前記第１導電膜上の所定の領域に選択的にマスク膜
    を形成する工程、 (5) 前記第１導電膜及びマスク膜上に第２導電膜を形成
    する工程、 (6) 前記拡散層と前記第１導電膜を反応させて金属ケイ
    化物層を形成する工程、 (7) 前記第２導電膜の不要部分及びマスク膜を除去して
    第１導電膜及び第２導電膜を露出させる工程、 (8) 前記第１導電膜及び第２導電膜上に第３導電膜を形
    成する工程、 (9) 前記第３導電膜上に第４導電膜を形成する工程、 (10)前記第１導電膜、第３導電膜及び第４導電膜をパタ
    −ニングして配線を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 (1) 表面に拡散層を有する半導体基板上
    に絶縁膜を形成する工程、 (2) 前記絶縁膜上に層間接続孔を開口する工程、 (3) 前記絶縁膜及び層間接続孔上に第１導電膜を形成す
    る工程、 (4) 前記拡散層と前記第１導電膜を反応させて金属ケイ
    化物層を形成する工程、 (5) 前記第１導電膜上の所定の領域に選択的にマスク膜
    を形成する工程、 (6) 前記第１導電膜及びマスク膜上に第２導電膜を形成
    する工程、 (7) 前記第２導電膜の不要部分及びマスク膜を除去して
    第１導電膜及び第２導電膜を露出させる工程、 (8) 前記第１導電膜及び第２導電膜上に第３導電膜を形
    成する工程、 (9) 前記第３導電膜上に第４導電膜を形成する工程、 (10)前記第１導電膜、第３導電膜及び第４導電膜をパタ
    −ニングして配線を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 (1) 表面に拡散層を有する半導体基板上
    に絶縁膜を形成する工程、 (2) 前記絶縁膜上に層間接続孔を開口する工程、 (3) 前記絶縁膜及び層間接続孔上に第１導電膜を形成す
    る工程、 (4) 前記第１導電膜上の所定の領域に選択的にマスク膜
    を形成する工程、 (5) 前記第１導電膜及びマスク膜上に第２導電膜を形成
    する工程、 (6) 前記拡散層と前記第１導電膜を反応させて金属ケイ
    化物層を形成する工程、 (7) 前記第２導電膜の不要部分及びマスク膜を除去して
    第１導電膜及び第２導電膜を露出させる工程、 (8) 前記第１導電膜及び第２導電膜上に第３導電膜を形
    成する工程、 (9) 前記第１導電膜、第３導電膜をパタ−ニングして配
    線を形成する工程、 (10)前記配線周囲に第４導電膜を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 (1) 表面に拡散層を有する半導体基板上
    に絶縁膜を形成する工程、 (2) 前記絶縁膜上に層間接続孔を開口する工程、 (3) 前記絶縁膜及び層間接続孔上に第１導電膜を形成す
    る工程、 (4) 前記拡散層と前記第１導電膜を反応させて金属ケイ
    化物層を形成する工程、 (5) 前記第１導電膜上の所定の領域に選択的にマスク膜
    を形成する工程、 (6) 前記第１導電膜及びマスク膜上に第２導電膜を形成
    する工程、 (7) 前記第２導電膜の不要部分及びマスク膜を除去して
    第１導電膜及び第２導電 膜を露出させる工程、 (8) 前記第１導電膜及び第２導電膜上に第３導電膜を形
    成する工程、 (9) 前記第１導電膜、第３導電膜をパタ−ニングして配
    線を形成する工程、 (10)前記配線周囲に第４導電膜を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記マスク膜が、シリコン酸化膜、シリ
    コン窒化膜、シリコン酸窒化膜あるいはポリイミド樹脂
    のいずれかより構成されることを特徴とする請求項１、
    ２、３、４又は５記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１導電膜が、チタン(Ti)、ジルコ
    ニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ
    (Nb)、タンタル(Ta)、クロム(Cr)、モリブデン(Mo)、タ
    ングステン(W)、オスミウム(Os)、コバルト(Co)、イリ
    ジウム(Ir)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)
    あるいはこれらの元素を含有する合金及び化合物の中よ
    り選択される単層又は複数層の金属膜より構成されるこ
    とを特徴とする請求項１、２、３、４又は５記載の半導
    体装置の製造方法。
  8. 【請求項８】 前記第２導電膜及び前記第３導電膜が、
    アルミニウム(Al)、銅(Cu)、銀(Ag)、金(Au)あるいはこ
    れらの元素を含有する合金より構成されることを特徴と
    する請求項２、３、４又は５記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記第４導電膜がタンタル(Ta)、チタン
    (Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム
    (V)、ニオブ(Nb)、クロム(Cr)、モリブデン(Mo)、タン
    グステン(W)あるいはこれらの元素を含有する合金及び
    化合物より構成されることを特徴とする請求項２、３、
    ４又は５記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第１導電膜と前記第４導電膜、及
    び、前記第２導電膜と前記第３導電膜が同一材料からな
    ることを特徴とする請求項２、３、４又は５記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記第２導電膜の形成が、スパッタ法
    あるいは化学的気相成長法により行われることを特徴と
    する請求項１、２、３、４又は５記載の半導体装置の製
    造方法。
  12. 【請求項１２】 前記マスク膜及び第２導電膜の除去工
    程が、研磨法によ り行われることを特徴とする請求項
    １、２、３、４又は５記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
KR100430682B1 (ko) * 1996-12-31 2004-07-12 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6222267B1 (en) 1997-06-17 2001-04-24 Yamaha Corporation Semiconductor device and manufacturing thereof
KR100477833B1 (ko) * 1997-12-27 2005-06-21 주식회사 하이닉스반도체 반도체소자의장벽금속막형성방법
WO1999046810A1 (en) * 1998-03-12 1999-09-16 Hitachi, Ltd. Method for processing surface of sample
US6164993A (en) * 1999-02-12 2000-12-26 Micron Technology, Inc. Zero insertion force sockets using negative thermal expansion materials
JP4322347B2 (ja) 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
US6506675B1 (en) * 1999-07-09 2003-01-14 Kabushiki Kaisha Toshiba Copper film selective formation method
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2001284347A (ja) * 2000-03-31 2001-10-12 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
US6429531B1 (en) * 2000-04-18 2002-08-06 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
US6573606B2 (en) * 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
KR100421914B1 (ko) * 2001-12-28 2004-03-11 엘지.필립스 엘시디 주식회사 액정표시장치 제조 방법
US6905964B2 (en) 2003-01-09 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPS62241373A (ja) * 1986-04-11 1987-10-22 Mitsubishi Electric Corp 半導体装置
JPS63207153A (ja) 1987-02-24 1988-08-26 Fujitsu Ltd 半導体装置の製造方法
JPH01298765A (ja) * 1988-05-27 1989-12-01 Fujitsu Ltd 半導体装置及びその製造方法
JPH0244719A (ja) * 1988-08-05 1990-02-14 Hitachi Ltd 銅配線の構造，製法及び製造装置
JPH02278827A (ja) * 1989-04-20 1990-11-15 Nec Corp 半導体集積回路装置の配線構造とその形成方法
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
JPH06208968A (ja) * 1993-01-08 1994-07-26 Toshiba Corp 半導体装置の製造方法

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