JP4752108B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくは配線と絶縁膜との密着性の向上を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
配線ピッチのスケールダウンにより、配線抵抗、配線容量が増大してきている。それにともなって、配線遅延の問題が顕在化してきている。その解決策としては、銅配線等に代表される低抵抗配線技術やフッ化酸化シリコン〔以下、フッ化酸化シリコン（ＳｉＯＦ）はＦＳＧ(フッ素シリケートガラス)と称す〕、ＨＳＱ（ハイドロシルセスキオキサン：Hydrogen Silsesquioxane）等に代表される低誘電体膜が開発されている。なかでもＦＳＧ膜は従来の酸化シリコン膜にフッ素を添加するだけで低誘電体効果が得られることから、従来の技術との整合性の観点で注目されている。
【０００３】
しかしながら、ＦＳＧ膜を使用した場合、熱処理により配線が剥離するという問題があった。その剥離は、熱処理後に配線とフッ素を含む絶縁膜との界面で発生することが確認されている。その一例として、配線が２層に形成された半導体装置の一断面を図５に示す。
【０００４】
図５に示すように、半導体基板１１１上に図示されない半導体素子（例えばトランジスタ、ＤＲＡＭ等）を覆うように、フッ素を含まない第１の絶縁膜１１２が形成されている。その上に下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム銅（ＡｌＣｕ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜からなる第１の配線１１３が形成されている。そしてこの第１の配線１１３を覆う状態にＦＳＧ膜からなる第２の絶縁膜１１４が形成されている。ＦＳＧ膜からなる第２の絶縁膜１１４は、高密度プラズマＣＶＤ（ＣＶＤは化学的気相成長を意味し、Chemical Vapor Deposition の略）法により成膜されたものである。
【０００５】
そのため、第１の配線１１３の線幅に応じて配線上の膜厚が異なる。すなわち、第２の絶縁膜１１４は、配線幅が広い第１の配線１１３ｗ上では、厚く形成され、配線幅が細い第１の配線１１３ｓでは薄く形成される。
【０００６】
上記ＦＳＧ膜からなる第２の絶縁膜１１４上に第３の絶縁膜１１５を例えばプラズマＣＶＤ法により成膜される酸化シリコン膜で形成し、その第３の絶縁膜１１５の表面は化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）により平坦化されている。この第３の絶縁膜１１５上には第１の配線１１３と同様なる構造の第２の配線１１７が形成されている。第１の配線１１３と第２の配線１１７の一部とが、タングステンプラグ１１６により接続されている。上記の如く半導体装置１０１が構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記半導体装置に対して、例えば４００℃のフォーミングガス（窒素９６vol.％、水素４vol.％）雰囲気中で例えば１時間のシンター熱処理を施すと、図６に示すように、ＦＳＧからなる第２の絶縁膜１１４上に形成された第２の配線１１７が剥離するという現象が確認されている。この現象は、熱処理時間に依存し、熱処理時間が増加するにしたがって剥離は悪化する傾向にある。この現象は、特開平８−３２１５４７号公報に開示されているように、熱処理によってＦＳＧ膜中の遊離フッ素（Ｆ）が外方拡散することによって配線の下層を構成するチタン（Ｔｉ）と反応し、フッ化チタン（ＴｉＦ）を生成するためと推察されている。
【０００８】
その解決策としては、例えば特開平８−３２１５４７号公報に開示されているように、ＦＳＧ膜を成膜した後、アニーリングを施すことによって膜中の遊離フッ素を外部に拡散させる方法がある。この方法では、アニーリング工程が加わるため、工程増になること、配線にも当然のことながら熱が加わるために抵抗が増加すること、また高温ストレスマイグレーション耐性が劣化すること等の懸念がある。また、特開平１０−３２６８３９号公報に開示されているように、ＣＭＰにより層間絶縁膜表面の平坦化を実施した後、ＳｉＯ2 膜のような絶縁性キャップ膜を形成することも、上記問題を解決する有効な方法と考えられている。しかしながら、この方法もＳｉＯ2 膜を成膜する工程の増加がある。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１０】
本発明の半導体装置は、第１の配線層及び基板上に形成されたフッ素を含む絶縁膜と、前記フッ素を含む絶縁膜上に該絶縁膜と接するように形成されたチタンアルミニウム合金膜、及びアルミニウムもしくはアルミニウム合金からなり前記チタンアルミニウム合金膜上に該チタンアルミニウム合金膜と接するように形成されたアルミニウム系金属膜で構成される第２の配線層と、を有するものである。
【００１１】
上記半導体装置では、フッ素を含む絶縁膜上にチタンアルミニウム合金膜が形成され、そのチタンアルミニウム合金膜上にアルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜が形成されていることから、フッ素を含む絶縁膜からの遊離フッ素とチタンとの反応が抑止され、配線とフッ素を含む絶縁膜との密着性が確保される。したがって、低誘電体膜であるフッ素を含む絶縁膜を層間絶縁膜に用いることが可能になり、かつ配線となるアルミニウム系金属膜との密着性が確保されることよりフッ素を含む絶縁膜から剥がれない信頼性の高い配線となる。
【００１２】
本発明の半導体装置の製造方法は、第１の配線層及び基板上にフッ素を含む絶縁膜を形成する工程と、前記フッ素を含む絶縁膜上に該絶縁膜と接するようにチタン膜を形成する工程と、前記チタン膜上に該チタン膜と接するように、アルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜を形成する工程と、を有し、前記アルミニウム系金属膜を形成する工程を含むそれ以降の前記チタン膜と前記アルミニウム系金属膜とが熱せられる工程で、前記チタン膜と前記アルミニウム系金属膜のアルミニウムの一部とを反応させてチタンアルミニウム合金膜を形成することで、前記アルミニウム系金属膜及び前記チタンアルミニウム合金膜で構成される第２の配線層を形成する工程を備えている。
【００１３】
上記半導体装置の製造方法では、フッ素を含む絶縁膜上に、チタン膜を形成し、さらにアルミニウム系金属膜を形成する際、もしくはアルミニウム系金属膜を形成した後におけるチタン膜とアルミニウム系金属膜とが熱せられる工程で、チタン膜とアルミニウム系金属膜のアルミニウムの一部とを反応させてチタンアルミニウム合金膜を形成する工程を備えていることから、生成されたチタンアルミニウム合金膜によってフッ素を含む絶縁膜からの遊離フッ素とチタンとの反応が抑止される。すなわち、シンター熱処理等の長時間熱処理によりフッ素を含む絶縁膜中から拡散する遊離フッ素がチタンと反応する前にチタンアルミニウム合金膜としてチタンは消費される。そのため、配線とフッ素を含む絶縁膜との密着性の低下を引き起こすフッ化チタン（ＴｉＦ）の生成を抑制することができる。よって、低誘電体膜であるフッ素を含む絶縁膜を層間絶縁膜に用いることが可能になり、かつ配線となるアルミニウム系金属膜との密着性が確保されることよりフッ素を含む絶縁膜から剥がれない信頼性の高い配線を形成することが可能になる。
【００１４】
また、チタンアルミニウム合金膜は、アルミニウム系金属膜を形成する工程を含むそれ以降のチタン膜とアルミニウム系金属膜とが熱せられる工程で、チタン膜とアルミニウム系金属膜のアルミニウムの一部とを反応させて形成されることから、従来の技術と比較して工程数を増加することなく形成することが可能になる。
【００１５】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態の一例を、図１の概略構成断面図によって説明する。
【００１６】
図１に示すように、半導体基板１１上に図示されない半導体素子（例えばトランジスタ、ＤＲＡＭ等）を覆うように、ＳｉＯ2 からなる第１の絶縁膜１２が形成されている。その表面の一部に第１の配線１３が形成されている。この第１の配線１３は、例えば下層からチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、アルミニウム銅（ＡｌＣｕ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜からなる。この第１の配線１３を覆う状態に、フッ素を含む絶縁膜(第２の絶縁膜)１４として例えばＦＳＧ膜が、例えば高密度プラズマＣＶＤ法により形成されている。
【００１７】
上記フッ素を含む絶縁膜１４には第１の配線１３に達する接続孔１５が形成され、その接続孔１５の内部には第１の配線１３に接続するプラグ１６が例えばタングステンで形成されていて、フッ素を含む絶縁膜１４表面に電極を引き出している。さらにフッ素を含む絶縁膜１４上には第２の配線１７が形成されていて、その一部は上記プラグ１６に接続されている。
【００１８】
上記第２の配線１７は、下層よりチタンアルミニウム合金膜１７ａとアルミニウムもしくはアルミニウム銅等からなるアルミニウム系金属膜１７ｂとの積層構造を有し、必要に応じて、上記積層膜の上層に反射防止膜１７ｃとして例えば窒化チタン膜が形成されているもので構成されている。上記チタンアルミニウム合金膜１７аは、例えば５ｎｍ以上７０ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下の膜厚に形成される。なお、チタンアルミニウム合金膜１７аの膜厚が５ｎｍよりも薄いと配線のエレクトロマイグレーション耐性が低下する恐れが生じる。またチタンアルミニウム合金膜１７аが７０ｎｍよりも厚いと配線抵抗の上昇、また配線加工を困難にする。また、必要に応じて、反射防止膜１７ｃの上層に無機の反射防止膜として、窒化酸化シリコン膜（図示せず）を用いることもできる。
【００１９】
さらにフッ素を含む絶縁膜１４上には、第２の配線１７を覆う第３の絶縁膜１８が、例えばＳｉＯ2 膜１８aとプラズマ窒化シリコン（Ｐ―ＳｉＮ）膜１８ｂとの積層膜で形成されている。
【００２０】
上記半導体装置１では、フッ素を含む絶縁膜１４上にチタンアルミニウム合金膜１７ａが形成され、そのチタンアルミニウム合金膜１７ａ上にアルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜１７ｂが形成されていることから、フッ素を含む絶縁膜１４からの遊離フッ素とチタンとの反応が抑止され、フッ素を含む絶縁膜１４と第２の配線１７の主用部分を構成するアルミニウム系金属膜１７ｂとの密着性を確保している。したがって、低誘電体膜であるフッ素を含む絶縁膜１４を層間絶縁膜に用いることが可能になり、かつ第２の配線１７を構成するアルミニウム系金属膜１７ｂとの密着性が確保されることより、第２の配線１７はフッ素を含む絶縁膜１４から剥がれない信頼性の高い配線となる。なお、上記の実施の形態では、第１の配線１３は下層よりチタン膜、窒化チタン膜、アルミニウム銅膜、チタン膜、窒化チタン膜であるとしたが、第１の配線１３に関しては配線構造に関する制約はなく、上記第２の配線１７と同様に、下層よりチタンアルミニウム合金膜、アルミニウム銅膜、チタン膜、窒化チタン膜としてもよい。
【００２１】
次に本発明の半導体装置の製造方法に係る実施の形態の一例を、図２および図３の概略構成断面図によって説明する。図２および図３では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００２２】
図２の（１）に示すように、半導体基板（例えばシリコン基板）１１上に第１の絶縁膜１２として、プラズマ酸化シリコン（Ｐ−ＳｉＯ2 ）膜を例えば１０００ｎｍの厚さに形成する。次いで第1の配線を構成するための金属膜、金属化合物膜等からなる第１の配線形成膜を、例えばスパッタリングによって形成する。具体的には、一例として、下層より、チタン（Ｔｉ）膜を５０ｎｍ、窒化チタン（ＴｉＮ）膜を２０ｎｍ、アルミニウム銅（ＡｌＣｕ）膜を４００ｎｍ、チタン（Ｔｉ）膜を５ｎｍ、窒化チタン（ＴｉＮ）膜を７０ｎｍの厚さに成膜する。続いて、パターニングのためのレジスト膜（図示せず）を形成した後、リソグラフィー技術によって第１の配線を形成するパターンに上記レジスト膜を加工し、それをマスクに用いて反応性イオンエッチングにより第１の配線形成膜を加工して第1の配線１３を形成する。その後、上記レジスト膜を除去する。
【００２３】
次いで、図２の（２）に示すように、高密度プラズマＣＶＤ法により、上記第１の絶縁膜１２上に、上記第１の配線１３を覆うようにフッ素を含む絶縁膜（第２の絶縁膜）１４としてＦＳＧ膜を例えば２．００μｍの厚さに形成する。この成膜条件は、一例として、成膜装置にＩＣＰ（Inductively Coupled Plasma）ＣＶＤ装置を用い、原料ガスに４フッ化シラン（ＳｉＦ4 ）〔流量：４０ｃｍ3 ／ｍｉｎ〕とモノシラン（ＳｉＨ4 ）〔流量：４０ｃｍ3 ／ｍｉｎ〕と酸素（Ｏ2 ）〔流量：１２０ｃｍ3 ／ｍｉｎ〕とを用い、キャリアガスにアルゴン（Ａｒ）〔流量：６５ｃｍ3 ／ｍｉｎ〕を用い、成膜雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを４．００ｋＷ、バイアスパワーを２．２０ｋＷに設定する。
【００２４】
上記フッ素を含む絶縁膜１４を成膜した後、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）によってフッ素を含む絶縁膜１４表面を平坦化する。
【００２５】
次いで、図２の（３）に示すように、レジスト膜（図示せず）を形成した後、リソグラフィー技術によりレジスト膜を加工し、加工されたレジスト膜をマスクに用いた反応性イオンエッチングにより、フッ素を含む絶縁膜１４に第１の配線１３の一部と第２の配線（後の工程で形成する）とを接続するための接続孔（ビアホール）１５を形成する。
【００２６】
次いで、接続孔１５の内面およびフッ素を含む絶縁膜１４表面に密着層として窒化チタン膜を３０ｎｍの厚さに形成する。次いで、ＣＶＤ法により接続孔１５内を埋め込むタングステン膜を例えば４００ｎｍの厚さに形成する。このタングステン膜はフッ素を含む絶縁膜１４上にも密着層を介して形成される。
【００２７】
その後、ＣＭＰによってフッ素を含む絶縁膜１４上の余剰なタングステン膜および密着層を除去し、接続孔１５内に密着層を介してタングステンからなるプラグ１６を形成する。上記加工ではＣＭＰを用いたが、エッチバックによって余剰なタングステン膜および密着層を除去することもできる。
【００２８】
次に、図３の（４）に示すように、フッ素を含む絶縁膜１４上に第２の配線１７を形成する。この第２の配線１７を形成するには、まず、スパッタリングによって、チタン（Ｔｉ）膜を例えば１０ｎｍの厚さに成膜し、次いでアルミニウム銅（ＡｌＣｕ）からなるアルミニウム系金属膜１７ｂを例えば４００ｎｍの厚さに成膜する。このとき、上記チタン膜とアルミニウム系金属膜１７ｂのアルミニウムの一部とが反応してチタンアルミニウム合金膜１７ａを形成する。
【００２９】
上記アルミニウム系金属膜１７ｂを形成した後、例えば窒化チタン（ＴｉＮ）膜を２５ｎｍの厚さに成膜して反射防止膜１７ｃを形成し、第２の配線形成膜を構成する。なお、反射防止膜１７ｃを形成する前に、チタン膜（図示せず）を例えば５ｎｍ程度の厚さに成膜してから、上記窒化チタンからなる反射防止膜１７ｃを形成してもよい。この場合、チタン膜を成膜した後の工程において、チタンとアルミニウムとが反応してチタンアルミニウム合金を生成するような熱が加わる工程を行う場合には、チタン膜はアルミニウム系金属膜と反応してチタンアルミニウム合金膜になる。
【００３０】
次いで、レジスト膜（図示せず）を形成した後、そのレジスト膜をリソグラフィー技術により加工し、その加工されたレジスト膜をマスクに用いた反応性イオンエッチングにより第２の配線形成膜を加工して上記第２の配線１７を形成する。この第２の配線１７の一部は上記プロセス６に接続されている。
【００３１】
次に、図３の（５）に示すように、フッ素を含む絶縁膜１４上に、第２の配線１７を覆う第３の絶縁膜１８を形成する。この第３の絶縁膜１８は、例えばＳｉＯ2 膜１８aとプラズマ窒化シリコン（Ｐ−ＳｉＮ）膜１８ｂとの積層膜で形成される。上記ＳｉＯ2 膜１８aは、例えば高密度プラズマＣＶＤ法により例えば５００ｎｍの厚さに形成され、上記Ｐ―ＳｉＮ膜１８ｂは、例えばプラズマＣＶＤ法により例えば５００ｎｍの厚さに形成される。
【００３２】
その後、シンター熱処理として、例えば４００℃のフォーミングガス（窒素９６vol.％、水素４vol.％）雰囲気中で例えば１時間のシンター熱処理を行う。その後、リソグラフィー技術と反応性イオンエッチング技術により第３の絶縁膜１８にワイヤボンド接続用の開口部（図示せず）を形成する。
【００３３】
上記製造方法では、フッ素を含む絶縁膜１４上に、チタン（Ｔｉ）膜（図示せず）を成膜し、さらにアルミニウム銅（ＡｌＣｕ）からなるアルミニウム系金属膜１７ｂをスパッタリングによって成膜する。このスパッタリング時の熱によって、チタン膜のチタンとアルミニウム系金属膜１７ｂのアルミニウムとが反応してチタンアルミニウム（ＴｉＡｌ）合金膜１７аを生成する。
【００３４】
上記製造方法では、アルミニウム系金属膜１７ｂのスパッタリング時の熱によってチタン膜がアルミニウム系金属膜１７ｂのアルミニウムと反応してチタンアルミニウム合金膜を形成するとしているが、このスパッタリングによってチタン膜が十分に合金化されない場合には、アルミニウム系金属膜１７ｂを形成した後におけるチタン膜およびアルミニウム系金属膜１７ｂが熱せられる工程、例えば第３の絶縁膜１８成膜時の熱によって、チタンアルミニウム合金化を促進し、チタンアルミニウム合金膜１７ａを形成する。
【００３５】
上記説明したように、本実施の形態の製造方法では、フッ素を含む絶縁膜１４上に、チタン膜（図示せず）を形成し、さらにアルミニウム系金属膜１７ｂを形成する際、もしくはアルミニウム系金属膜１７ｂを形成した後におけるチタン膜とアルミニウム系金属膜１７ｂとが熱せられる工程で、チタン膜とアルミニウム系金属膜１７ｂのアルミニウムの一部とを反応させてチタンアルミニウム合金膜１７аを形成する工程を備えていることから、チタンアルミニウム合金膜１７аによってフッ素を含む絶縁膜１４からの遊離フッ素とチタンとの反応が抑止され、フッ素を含む絶縁膜１４とアルミニウム系金属膜１７ｂとの密着性を確保する。そのため、低誘電体膜であるフッ素を含む絶縁膜１４を層間絶縁膜に用いることが可能になり、かつ配線となるアルミニウム系金属膜１７аとの密着性が確保されることよりフッ素を含む絶縁膜１４から剥がれない信頼性の高い第２の配線を形成することが可能になる。
【００３６】
また、チタンアルミニウム合金膜１７аは、アルミニウム系金属膜１７ｂを形成する工程を含むそれ以降のチタン膜とアルミニウム系金属膜とが熱せられる工程で、チタン膜とアルミニウム系金属膜のアルミニウムの一部とを反応させて形成されることから、従来の技術と比較して工程数を増加することなく形成することが可能になる。
【００３７】
その結果、従来の配線構造でシンター熱処理後に見られたような配線の剥離現象が抑制される。なお、シンター熱処理を第３の絶縁膜１８を形成する前に行っても第２の配線１７が剥離する現象の発生は無い。
【００３８】
次に、上記実施の形態に示した配線構造のエレクトロマイグレーション耐性を調べた。その結果、図４に示す。図４では、縦軸に累積故障率（％）を示し、横軸にストレス印加時間（任意時間）を示した。また、本実施の形態による製造方法によって、チタン膜を１０ｎｍ、アルミニウム銅膜を４００ｎｍ、チタン膜を５ｎｍ、窒化チタン膜を７０ｎｍの厚さに順次成膜した場合の配線構造を丸印で示し、従来の技術として特開平１０−３２６８２９号公報に記載されたように、チタン膜を５０ｎｍ、窒化チタン膜を２０ｎｍ、アルミニウム銅膜を４００ｎｍ、チタン膜を５ｎｍ、窒化チタン膜を７０ｎｍの厚さに順次成膜した場合の配線構造を三角形印で示した。
【００３９】
その結果、図４に示すように、本実施の形態による製造方法によって構成された配線構造のほうが従来技術の配線構造よりもストレス印加時間が長いことからエレクトロマイグレーション耐性が高いことがわかる。このように、本実施の形態による製造方法によって構成された配線構造はエレクトロマイグレーション耐性においても優れたものとなっている。
【００４０】
次に、ＦＳＧ膜中の誘電率（誘電率から推定したフッ素濃度）とフッ素を含む絶縁膜１４上に形成したチタン膜の膜厚による配線剥がれの発生状況を調べた。実施例としては、上記本実施の形態の製造方法によって、フッ素を含む絶縁膜１４上に、チタン膜を５ｎｍ〜１５ｎｍ、アルミニウム銅膜を４００ｎｍ、チタン膜を５ｎｍ、窒化チタン膜を７０ｎｍの厚さに順次成膜して形成した配線を用い、比較例として、フッ素を含む絶縁膜１４上に、チタン膜を５０ｎｍ、窒化チタン膜を２０ｎｍ、アルミニウム銅膜を４００ｎｍ、チタン膜を５ｎｍ、窒化チタン膜を７０ｎｍの厚さに順次成膜して形成した配線を用いた。
【００４１】
その結果、ＦＳＧ膜の誘電率が３．６（フッ素濃度が推定で６．８atoms ％）の場合、チタン膜が１０ｎｍの場合には配線剥がれは発生しなかった。一方、比較例の場合には配線剥がれが発生した。また、ＦＳＧ膜の誘電率が３．７（フッ素濃度が推定で５．３atoms ％）の場合、チタン膜が５ｎｍ〜１５ｎｍの場合であっても配線剥がれは発生しなかった。一方、比較例の場合も配線剥がれは発生しなかった。このように、フッ素濃度が高まると、すなわちＦＳＧ膜の誘電率が下がると、本発明のように、フッ素を含む絶縁膜上にアルミニウム系金属を主体とする配線を形成する構造において、チタンアルミニウム合金膜を介してアルミニウム系金属膜を形成する構造の配線が配線剥がれを防止するのに効果があることが実証された。
【００４２】
なお、上記実施の形態で説明したように、フッ素を含む絶縁膜１４は、単層膜である必要はない。従来の技術で説明したように、フッ素を含む絶縁膜とフッ素を含まない絶縁膜との積層膜で構成することも可能である。その構成では、上記半導体装置の製造方法において、フッ素を含む絶縁膜１４の形成に当り、例えば、高密度プラズマによるＦＳＧ膜を７００ｎｍの厚さに形成し、続いてＰ−ＳｉＯ2 膜を例えば１．２０μｍの厚さに形成した後、ＣＭＰによりフッ素を含む絶縁膜表面を平坦化して実現してもよい。
【００４３】
また、上記フッ素を含む絶縁膜１４には、ＦＳＧ膜の他に、例えばフルオロカーボン系絶縁膜を用いることができる。例えば、フルオロカーボン系絶縁膜としては、〔ＣＦ2 −（Ｃ6 Ｈ4 ）−ＣＦ2 〕n なる化学式で示される材料（例えばｐａｒｙｌｅｎｅ）、〔−ＣＦ2 −ＣＦ2 −〕n なる化学式で示される材料（例えばポリテトラフルオロエチレン）、〔−ＯＲＯ−（Ｃ6 Ｈ4 ）2 −〕n なる化学式で示される材料（例えばpoly(arylene-ether)）等を用いることもできる。
【００４４】
さらに、上記実施の形態では、２層配線構造を示したが、多層化された配線構造においても、フッ素を含む絶縁膜上に形成される配線として５ｎｍ〜２０ｎｍ程度の厚さのチタン（Ｔｉ）膜とアルミニウム（Ａｌ）もしくはアルミニウム合金からなるアルミニウム系金属膜１７ｂとの積層構造をとればよい。
【００４５】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、フッ素を含む絶縁膜上にチタンアルミニウム合金膜が形成され、そのチタンアルミニウム合金膜上にアルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜が形成されていることから、フッ素を含む絶縁膜からの遊離フッ素とチタンとの反応を抑止することができ、フッ素を含む絶縁膜とアルミニウム系金属膜との密着性を確保することができる。よって、低誘電体膜であるフッ素を含む絶縁膜を層間絶縁膜に用いることが可能になり、かつ配線となるアルミニウム系金属膜との密着性が確保されることよりフッ素を含む絶縁膜から剥がれない信頼性の高い配線となる。
【００４６】
また、本発明の半導体装置の製造方法によれば、チタン膜とアルミニウム系金属膜のアルミニウムの一部とを反応させてチタンアルミニウム合金膜を形成する工程を備えているので、生成されたチタンアルミニウム合金膜によってフッ素を含む絶縁膜からの遊離フッ素とチタンとの反応を抑止することができる。すなわち、シンター熱処理等の長時間熱処理を行っても、フッ素を含む絶縁膜中から遊離フッ素とチタンとが反応する前にチタンがチタンアルミニウム合金化して消費されるため、配線とフッ素を含む絶縁膜との密着性の低下を引き起こすフッ化チタン（ＴｉＦ）の生成を抑制することができる。よって、低誘電体膜であるフッ素を含む絶縁膜上に剥がれを生じない信頼性の高い配線を形成することが可能になる。また、従来の技術と比較して工程数を増加することなく、フッ素を含む絶縁膜上に信頼性の高い配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す製造工程断面図である。
【図４】実施の形態に示した配線構造と従来の配線構造のエレクトロマイグレーション耐性を累積故障率により比較して示す図である。
【図５】従来の技術に係わる半導体装置の製造方法の一例を示す概略構成断面図である。
【図６】従来の技術に係わる課題を示す概略構成断面図である。
【符号の説明】
１…半導体装置、１１…基板、１４…フッ素を含む絶縁膜、１７ａ…チタンアルミニウム合金膜、１７ｂ…アルミニウム系金属膜、

Claims (3)

  1. 第１の配線層及び基板上に形成されたフッ素を含む絶縁膜と、
    前記フッ素を含む絶縁膜上に該絶縁膜と接するように形成されたチタンアルミニウム合金膜、及びアルミニウムもしくはアルミニウム合金からなり前記チタンアルミニウム合金膜上に該チタンアルミニウム合金膜と接するように形成されたアルミニウム系金属膜で構成される第２の配線層と、
    を有することを特徴とする半導体装置。
  2. 第１の配線層及び基板上にフッ素を含む絶縁膜を形成する工程と、
    前記フッ素を含む絶縁膜上に該絶縁膜と接するようにチタン膜を形成する工程と、
    前記チタン膜上に該チタン膜と接するように、アルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜を形成する工程と、を有し、
    前記アルミニウム系金属膜を形成する工程を含むそれ以降の前記チタン膜と前記アルミニウム系金属膜とが熱せられる工程で、前記チタン膜と前記アルミニウム系金属膜のアルミニウムの一部とを反応させてチタンアルミニウム合金膜を形成することで、前記アルミニウム系金属膜及び前記チタンアルミニウム合金膜で構成される第２の配線層を形成する工程を備えたことを特徴とする半導体装置の製造方法。
  3. 前記チタンアルミニウム合金膜は、前記フッ素を含む絶縁膜上にチタン膜を形成する工程と、前記チタン膜上にアルミニウムもしくはアルミニウム合金からなるアルミニウム系金属膜を形成する工程とを行い、前記アルミニウム系金属膜をスパッタリングにより形成する際に前記チタン膜のチタンと前記アルミニウム系金属膜のアルミニウムとを反応させて形成されることを特徴とする請求項２記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4623949B2 (ja) * 2003-09-08 2011-02-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7226857B2 (en) * 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
US9460997B2 (en) 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0417338A (ja) * 1990-05-10 1992-01-22 Fujitsu Ltd 半導体装置
ATE150585T1 (de) * 1990-05-31 1997-04-15 Canon Kk Verfahren zur herstellung einer halbleitervorrichtung mit einer verdrahtungsstruktur hoher dichte
US5470790A (en) * 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
JPH08298287A (ja) * 1995-04-26 1996-11-12 Ricoh Co Ltd 半導体装置の金属配線及び半導体装置の製造方法
US5644166A (en) * 1995-07-17 1997-07-01 Micron Technology, Inc. Sacrificial CVD germanium layer for formation of high aspect ratio submicron VLSI contacts
JPH09115829A (ja) * 1995-10-17 1997-05-02 Nissan Motor Co Ltd アルミニウム配線部を有する半導体装置およびその製造方法
US5700383A (en) * 1995-12-21 1997-12-23 Intel Corporation Slurries and methods for chemical mechanical polish of aluminum and titanium aluminide
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
EP0793271A3 (en) * 1996-02-22 1998-12-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a metal silicide film and method of fabricating the same
TW391048B (en) * 1996-04-29 2000-05-21 Texas Instruments Inc Intergrated circuit insulator and method
JPH1098102A (ja) * 1996-09-25 1998-04-14 Sony Corp 半導体装置及び半導体装置の製造方法
US5990011A (en) * 1997-09-18 1999-11-23 Micron Technology, Inc. Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches
JP3070564B2 (ja) * 1998-01-16 2000-07-31 日本電気株式会社 半導体装置の製造方法
JP3215382B2 (ja) * 1998-02-17 2001-10-02 松下電器産業株式会社 半導体装置及びその製造方法
JP3123512B2 (ja) * 1998-06-02 2001-01-15 日本電気株式会社 半導体装置及びその製造方法
JP3104750B2 (ja) * 1998-06-17 2000-10-30 日本電気株式会社 半導体装置の製造方法
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6150272A (en) * 1998-11-16 2000-11-21 Taiwan Semiconductor Manufacturing Company Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage
US6281584B1 (en) * 1998-12-02 2001-08-28 Advanced Micro Devices, Inc. Integrated circuit with improved adhesion between interfaces of conductive and dielectric surfaces
JP2000208622A (ja) * 1999-01-12 2000-07-28 Tokyo Electron Ltd 半導体装置及びその製造方法
JP2000286262A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6833623B2 (en) * 1999-08-11 2004-12-21 Micron Technology, Inc. Enhanced barrier liner formation for via
JP2001144180A (ja) * 1999-11-18 2001-05-25 Matsushita Electronics Industry Corp 多層配線構造及びその製造方法
US6969448B1 (en) * 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
JP2001284448A (ja) * 2000-03-29 2001-10-12 Seiko Epson Corp 半導体装置及びその製造方法

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