JP3123512B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3123512B2 JP3123512B2 JP10152731A JP15273198A JP3123512B2 JP 3123512 B2 JP3123512 B2 JP 3123512B2 JP 10152731 A JP10152731 A JP 10152731A JP 15273198 A JP15273198 A JP 15273198A JP 3123512 B2 JP3123512 B2 JP 3123512B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- fluorine
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に詳しくは、半導体
装置に於ける配線間容量の低減及びこれに伴う配線間絶
縁膜の剥れ、プロセスの煩雑化の問題を解決する事が出
来る半導体装置及びその製造方法に関するものである。
の製造方法に関するものであり、特に詳しくは、半導体
装置に於ける配線間容量の低減及びこれに伴う配線間絶
縁膜の剥れ、プロセスの煩雑化の問題を解決する事が出
来る半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化、微細化と共に配
線の間隔が狭まると、隣接配線間の寄生容量が増加し
て、回路の動作速度が下がり、消費電力も大きくなる。
線の間隔が狭まると、隣接配線間の寄生容量が増加し
て、回路の動作速度が下がり、消費電力も大きくなる。
【０００３】寄生容量低減の有効な手段として、多層配
線の層間絶縁膜等、配線間に設けられる絶縁膜を低誘電
率物質で形成する事が提案されており、例えば特開平３
−９７２４７号公報、特開平８−１１５９７６号公報及
び特開平９−１０２４９２号公報には、例えば図１０に
多層配線の場合を模式的に示した様に、半導体基板２０
１上に、当該半導体基板２０１からの高さが異なる３つ
の高度域２０２、２０３、２０４のそれぞれに設けられ
た第１層配線２０５、第２層配線２０６及び第３層配線
２０７の各配線層のうち、例えば第１層配線２０５及び
第２層配線２０６の各配線層の間隙及び上部にフッ素含
有シリコン酸化物（ＳｉＯＦ）から成る層間絶縁膜２０
８を設ける事が提案されている。又、図１０と同一要素
を同一符号で表した図１１の例の様に、当該層間絶縁膜
２０８の代りに、無機スピン・オン・グラス（ＳＯＧ）
の１種で、４００℃程度の耐熱性を有する、比誘電率約
３．０のヒドロキシ＝シルセスキオキサン（Ｈｙｄｒｏ
ｘｙ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）から成る絶縁膜
２０９を、例えばプラズマ酸化膜２１０と組合せて使用
する事も提案されている。尚、図１１の例では、配線層
２０５等の側端部分にシリコン酸化物から成る配線側壁
層２１２が形成されている。
線の層間絶縁膜等、配線間に設けられる絶縁膜を低誘電
率物質で形成する事が提案されており、例えば特開平３
−９７２４７号公報、特開平８−１１５９７６号公報及
び特開平９−１０２４９２号公報には、例えば図１０に
多層配線の場合を模式的に示した様に、半導体基板２０
１上に、当該半導体基板２０１からの高さが異なる３つ
の高度域２０２、２０３、２０４のそれぞれに設けられ
た第１層配線２０５、第２層配線２０６及び第３層配線
２０７の各配線層のうち、例えば第１層配線２０５及び
第２層配線２０６の各配線層の間隙及び上部にフッ素含
有シリコン酸化物（ＳｉＯＦ）から成る層間絶縁膜２０
８を設ける事が提案されている。又、図１０と同一要素
を同一符号で表した図１１の例の様に、当該層間絶縁膜
２０８の代りに、無機スピン・オン・グラス（ＳＯＧ）
の１種で、４００℃程度の耐熱性を有する、比誘電率約
３．０のヒドロキシ＝シルセスキオキサン（Ｈｙｄｒｏ
ｘｙ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）から成る絶縁膜
２０９を、例えばプラズマ酸化膜２１０と組合せて使用
する事も提案されている。尚、図１１の例では、配線層
２０５等の側端部分にシリコン酸化物から成る配線側壁
層２１２が形成されている。
【０００４】然しながら、当該フッ素含有シリコン酸化
物を層間絶縁膜２０８として用いた場合、比誘電率を低
減して例えば３．０乃至３．５とする為に、当該フッ素
含有シリコン酸化物のフッ素含量を例えば７重量％又は
それ以上とした場合に、特に例えば半導体基板２０１や
層間の境界域に形成されたプラズマ酸化膜２１１等と大
きな面積の境界面を形成している部分に剥れを生じ易く
なり、半導体装置の製造歩留りを低下させるという不都
合を生じた。
物を層間絶縁膜２０８として用いた場合、比誘電率を低
減して例えば３．０乃至３．５とする為に、当該フッ素
含有シリコン酸化物のフッ素含量を例えば７重量％又は
それ以上とした場合に、特に例えば半導体基板２０１や
層間の境界域に形成されたプラズマ酸化膜２１１等と大
きな面積の境界面を形成している部分に剥れを生じ易く
なり、半導体装置の製造歩留りを低下させるという不都
合を生じた。
【０００５】又、ヒドロキシ＝シルセスキオキサン等の
無機ＳＯＧ膜２０９は、有機系の絶縁膜と比べて比誘電
率が高く、当該比誘電率を更に低下させる為に、例えば
青井ら、「多孔質層間絶縁膜材料の検討」、Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅ５２ｔｈ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄＩｎ
ｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔｓＴｅｃｈｎｏｌｏ
ｇｙ，ｐ．６２−６７（１９９７）では、ＳＯＧ溶液に
シリル化剤を加えてシリル化し、更にアミン処理を行っ
て、比誘電率を２．３程度に低下させ、且つ細孔径を小
さくして、耐湿性を向上させることが提案されている
が、この方法では、溶液の処理に手間が掛かり、又溶液
が不安定化するという新たな問題が生ずる。
無機ＳＯＧ膜２０９は、有機系の絶縁膜と比べて比誘電
率が高く、当該比誘電率を更に低下させる為に、例えば
青井ら、「多孔質層間絶縁膜材料の検討」、Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅ５２ｔｈ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄＩｎ
ｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔｓＴｅｃｈｎｏｌｏ
ｇｙ，ｐ．６２−６７（１９９７）では、ＳＯＧ溶液に
シリル化剤を加えてシリル化し、更にアミン処理を行っ
て、比誘電率を２．３程度に低下させ、且つ細孔径を小
さくして、耐湿性を向上させることが提案されている
が、この方法では、溶液の処理に手間が掛かり、又溶液
が不安定化するという新たな問題が生ずる。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、配線間絶縁膜の
剥れ、プロセスの煩雑性等の不都合を生ぜずに、高集積
化、微細化した半導体装置に於ける配線間の寄生容量の
低減を達成する事が可能な半導体装置及びその製造方法
を提供するものである。
は、上記した従来技術の欠点を改良し、配線間絶縁膜の
剥れ、プロセスの煩雑性等の不都合を生ぜずに、高集積
化、微細化した半導体装置に於ける配線間の寄生容量の
低減を達成する事が可能な半導体装置及びその製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には以下に記載されたような技
術構成を採用するものである。
を達成するため、基本的には以下に記載されたような技
術構成を採用するものである。
【０００８】即ち、本発明に係る第１の態様としては、
半導体基板上に形成された配線層と、当該配線層の側端
部分に形成されたフッ素含有シリコン酸化物を含む配線
側壁層とを有し、当該配線側壁層の外側面に、フッ素含
有シリコン酸化膜から成る配線間絶縁膜が当接されてお
り、当該配線間絶縁膜内の当該配線側壁層との境界面近
傍に、当該配線側壁層を形成するフッ素含有シリコン酸
化物からのフッ素の熱拡散により、フッ素が高濃度化し
た領域が形成されている半導体装置であり、又第２の態
様としては、半導体基板上に形成された配線層と、当該
配線層の側端部分に形成されたフッ素含有シリコン酸化
物を含む配線側壁層とを有し、当該配線側壁層の外側面
に、ヒドロゲン＝シルセスキオキサンから成る配線間絶
縁膜が当接されており、当該配線間絶縁膜内の当該配線
側壁層との境界面近傍に、当該配線側壁層を形成するフ
ッ素含有シリコン酸化物からのフッ素の熱拡散により、
当該ヒドロゲン＝シルセスキオキサンが脱水素、低密度
化された領域が形成されている半導体装置である。
半導体基板上に形成された配線層と、当該配線層の側端
部分に形成されたフッ素含有シリコン酸化物を含む配線
側壁層とを有し、当該配線側壁層の外側面に、フッ素含
有シリコン酸化膜から成る配線間絶縁膜が当接されてお
り、当該配線間絶縁膜内の当該配線側壁層との境界面近
傍に、当該配線側壁層を形成するフッ素含有シリコン酸
化物からのフッ素の熱拡散により、フッ素が高濃度化し
た領域が形成されている半導体装置であり、又第２の態
様としては、半導体基板上に形成された配線層と、当該
配線層の側端部分に形成されたフッ素含有シリコン酸化
物を含む配線側壁層とを有し、当該配線側壁層の外側面
に、ヒドロゲン＝シルセスキオキサンから成る配線間絶
縁膜が当接されており、当該配線間絶縁膜内の当該配線
側壁層との境界面近傍に、当該配線側壁層を形成するフ
ッ素含有シリコン酸化物からのフッ素の熱拡散により、
当該ヒドロゲン＝シルセスキオキサンが脱水素、低密度
化された領域が形成されている半導体装置である。
【０００９】又本発明に係る第３の態様としては、表層
部分に絶縁層が形成された半導体基板上に配線層形成用
の膜体を形成する工程、当該配線層用の膜体をパターニ
ング処理して、当該半導体基板上に所定のパターンで配
列される配線層を形成する工程、当該配線層を覆う様に
当該半導体基板上にフッ素含有シリコン酸化物を含む配
線側壁層形成用の膜体を形成する工程、当該配線側壁層
形成用の膜体をエッチバックして、当該配線層の側端部
分にフッ素含有シリコン酸化物を含む配線側壁層を形成
する工程、当該配線層及び当該配線側壁層を覆う様に当
該半導体基板上にフッ素含有シリコン酸化物から成る配
線間絶縁膜を形成する工程、及び当該フッ素含有シリコ
ン酸化物を含む配線側壁層を熱処理し、当該配線側壁層
に含有されるフッ素を熱拡散させて、当該配線間絶縁膜
内の当該配線側壁層との境界面近傍にフッ素が熱拡散さ
れた領域を形成する工程を含む半導体装置の製造方法で
ある。
部分に絶縁層が形成された半導体基板上に配線層形成用
の膜体を形成する工程、当該配線層用の膜体をパターニ
ング処理して、当該半導体基板上に所定のパターンで配
列される配線層を形成する工程、当該配線層を覆う様に
当該半導体基板上にフッ素含有シリコン酸化物を含む配
線側壁層形成用の膜体を形成する工程、当該配線側壁層
形成用の膜体をエッチバックして、当該配線層の側端部
分にフッ素含有シリコン酸化物を含む配線側壁層を形成
する工程、当該配線層及び当該配線側壁層を覆う様に当
該半導体基板上にフッ素含有シリコン酸化物から成る配
線間絶縁膜を形成する工程、及び当該フッ素含有シリコ
ン酸化物を含む配線側壁層を熱処理し、当該配線側壁層
に含有されるフッ素を熱拡散させて、当該配線間絶縁膜
内の当該配線側壁層との境界面近傍にフッ素が熱拡散さ
れた領域を形成する工程を含む半導体装置の製造方法で
ある。
【００１０】更に本発明に係る第４の態様としては、表
層部分に絶縁層が形成された半導体基板上に配線層形成
用の膜体を形成する工程、当該配線層用の膜体をパター
ニング処理して、当該半導体基板上に所定のパターンで
配列される配線層を形成する工程、当該配線層を覆う様
に当該半導体基板上にフッ素含有シリコン酸化物を含む
配線側壁層形成用の膜体を形成する工程、当該配線側壁
層形成用の膜体をエッチバックして、当該配線層の側端
部分にフッ素含有シリコン酸化物を含む配線側壁層を形
成する工程、当該配線層及び当該配線側壁層を覆う様に
当該半導体基板上にヒドロゲン＝シルセスキオキサンか
ら成る配線間絶縁膜を形成する工程、及び当該配線側壁
層に含有されるフッ素を熱拡散させて、当該配線間絶縁
膜内の当該配線側壁層との境界面近傍に、当該ヒドロゲ
ン＝シルセスキオキサンが脱水素、低密度化された領域
を形成する工程を含む半導体装置の製造方法である。
層部分に絶縁層が形成された半導体基板上に配線層形成
用の膜体を形成する工程、当該配線層用の膜体をパター
ニング処理して、当該半導体基板上に所定のパターンで
配列される配線層を形成する工程、当該配線層を覆う様
に当該半導体基板上にフッ素含有シリコン酸化物を含む
配線側壁層形成用の膜体を形成する工程、当該配線側壁
層形成用の膜体をエッチバックして、当該配線層の側端
部分にフッ素含有シリコン酸化物を含む配線側壁層を形
成する工程、当該配線層及び当該配線側壁層を覆う様に
当該半導体基板上にヒドロゲン＝シルセスキオキサンか
ら成る配線間絶縁膜を形成する工程、及び当該配線側壁
層に含有されるフッ素を熱拡散させて、当該配線間絶縁
膜内の当該配線側壁層との境界面近傍に、当該ヒドロゲ
ン＝シルセスキオキサンが脱水素、低密度化された領域
を形成する工程を含む半導体装置の製造方法である。
【００１１】
【発明の実施の形態】本発明にかかる当該半導体装置及
びその製造方法は、上記したような構成を採用してお
り、その特徴は、半導体基板上に形成された配線層の側
端部分にフッ素含有シリコン酸化物を含む配線側壁層が
形成されている事により、当該配線側壁層自体での寄生
容量の低減が可能となり、従って例えば当該配線層の間
にフッ素含有シリコン酸化物から成る配線間絶縁膜を形
成した場合に、例えば当該配線側壁層のフッ素濃度を高
めに設定して寄生容量を減少させ、そして当該配線間絶
縁膜の剥れ防止の為に、当該絶縁膜のフッ素濃度を低め
に設定する事が可能となる。この場合、勿論、当該配線
側壁層自体は例えば半導体基板と大面積で接触する事が
ない為、剥れを生ずる事はない。
びその製造方法は、上記したような構成を採用してお
り、その特徴は、半導体基板上に形成された配線層の側
端部分にフッ素含有シリコン酸化物を含む配線側壁層が
形成されている事により、当該配線側壁層自体での寄生
容量の低減が可能となり、従って例えば当該配線層の間
にフッ素含有シリコン酸化物から成る配線間絶縁膜を形
成した場合に、例えば当該配線側壁層のフッ素濃度を高
めに設定して寄生容量を減少させ、そして当該配線間絶
縁膜の剥れ防止の為に、当該絶縁膜のフッ素濃度を低め
に設定する事が可能となる。この場合、勿論、当該配線
側壁層自体は例えば半導体基板と大面積で接触する事が
ない為、剥れを生ずる事はない。
【００１２】又、例えば当該配線層の間にヒドロキシ＝
シルセスキオキサンから成る配線間絶縁膜を形成した場
合にも、当該配線側壁層自体が低誘電率化出来る為、プ
ロセスの煩雑化を伴う当該ヒドロキシ＝シルセスキオキ
サン自体の改質は不要となる。
シルセスキオキサンから成る配線間絶縁膜を形成した場
合にも、当該配線側壁層自体が低誘電率化出来る為、プ
ロセスの煩雑化を伴う当該ヒドロキシ＝シルセスキオキ
サン自体の改質は不要となる。
【００１３】
【実施例】以下に、本発明に係る半導体装置及びその製
造方法の具体例を図面を参照しながら詳細に説明する。
造方法の具体例を図面を参照しながら詳細に説明する。
【００１４】即ち、図１乃至図４は、本発明に係る半導
体装置の具体例として、所謂多層配線構造の半導体装置
１の一具体例の構造を示す断面図であり、図中、半導体
基板２上に、当該半導体基板２からの高さが異なる３つ
の高度域３、４、５のそれぞれに、第１層配線６、第２
層配線７及び第３層配線８の各配線層が設けられ、当該
各配線層６、７、８のうち、例えば配線層６、７の各側
端部分にフッ素含有シリコン酸化物を含む配線側壁層９
が形成された半導体装置１が示されている。尚、本発明
に係る半導体装置は、図１乃至図４に示した様な多層配
線構造のものに限らず、半導体基板上の１の高度域のみ
に配線層が形成されたものでもよく、又当該多層配線構
造に於ける当該高度域の数にも特に制限はない。
体装置の具体例として、所謂多層配線構造の半導体装置
１の一具体例の構造を示す断面図であり、図中、半導体
基板２上に、当該半導体基板２からの高さが異なる３つ
の高度域３、４、５のそれぞれに、第１層配線６、第２
層配線７及び第３層配線８の各配線層が設けられ、当該
各配線層６、７、８のうち、例えば配線層６、７の各側
端部分にフッ素含有シリコン酸化物を含む配線側壁層９
が形成された半導体装置１が示されている。尚、本発明
に係る半導体装置は、図１乃至図４に示した様な多層配
線構造のものに限らず、半導体基板上の１の高度域のみ
に配線層が形成されたものでもよく、又当該多層配線構
造に於ける当該高度域の数にも特に制限はない。
【００１５】つまり、本発明に係る半導体装置に於いて
は、当該配線側壁層９にフッ素含有シリコン酸化物を含
ませる事により、当該各配線層６、７間の寄生容量を低
減する事が可能であり、例えば当該フッ素含有シリコン
酸化物のフッ素含量を７乃至１１原子％とする事によ
り、フッ素含量０原子％のシリコン酸化物の比誘電率が
４前後であるのに対して、当該フッ素含有シリコン酸化
物の比誘電率を３．０乃至３．５と低誘電率化する事が
可能となる。
は、当該配線側壁層９にフッ素含有シリコン酸化物を含
ませる事により、当該各配線層６、７間の寄生容量を低
減する事が可能であり、例えば当該フッ素含有シリコン
酸化物のフッ素含量を７乃至１１原子％とする事によ
り、フッ素含量０原子％のシリコン酸化物の比誘電率が
４前後であるのに対して、当該フッ素含有シリコン酸化
物の比誘電率を３．０乃至３．５と低誘電率化する事が
可能となる。
【００１６】当該配線側壁層９は、例えば図１及び図２
に例示した様に、当該フッ素含有シリコン酸化物のみか
ら成る事が出来、その場合の当該配線側壁層９の当該配
線層６、７との境界面と垂直な方向の厚み、特に同一高
度域の他の当該配線層と対向する部分の当該厚みが２０
乃至１００ナノメートルとされている事が適切であり、
又、例えば図１及び図２に示した様に、当該配線側壁層
同士が、互いに連続して形成された部分を有していても
よい。
に例示した様に、当該フッ素含有シリコン酸化物のみか
ら成る事が出来、その場合の当該配線側壁層９の当該配
線層６、７との境界面と垂直な方向の厚み、特に同一高
度域の他の当該配線層と対向する部分の当該厚みが２０
乃至１００ナノメートルとされている事が適切であり、
又、例えば図１及び図２に示した様に、当該配線側壁層
同士が、互いに連続して形成された部分を有していても
よい。
【００１７】又当該配線側壁層９は、例えば図３及び図
４に例示した様に、当該配線層６、７の側端部分に固着
された、好ましくは当該配線層６、７との境界面と垂直
な方向の厚みが１００ナノメートル又はそれ以下とされ
た、シリコン酸化物から成る内壁層１０と、当該内壁層
１０の外側面に当接された、フッ素含有シリコン酸化物
から成る外壁層１１との二重壁構造を有するものでもよ
い。この場合にも、当該外壁層１１の当該内壁層１０と
の境界面と垂直な方向の厚みは、２０乃至１００ナノメ
ートルとされている事が適切である。又、例えば図３及
び図４似示した様に、当該内壁層１０又は当該外壁層１
１が、それぞれ互いに連続して形成された部分を有して
いてもよい。
４に例示した様に、当該配線層６、７の側端部分に固着
された、好ましくは当該配線層６、７との境界面と垂直
な方向の厚みが１００ナノメートル又はそれ以下とされ
た、シリコン酸化物から成る内壁層１０と、当該内壁層
１０の外側面に当接された、フッ素含有シリコン酸化物
から成る外壁層１１との二重壁構造を有するものでもよ
い。この場合にも、当該外壁層１１の当該内壁層１０と
の境界面と垂直な方向の厚みは、２０乃至１００ナノメ
ートルとされている事が適切である。又、例えば図３及
び図４似示した様に、当該内壁層１０又は当該外壁層１
１が、それぞれ互いに連続して形成された部分を有して
いてもよい。
【００１８】当該各高度域３、４に於いて、当該側端部
分にフッ素含有シリコン酸化物を含む配線側壁層９を形
成した各配線層６、７の間には、層間絶縁膜等の配線間
絶縁膜が形成されるが、図１及び図３の例では、当該異
なる高度域の配線層間の絶縁膜と同一高度域の配線層間
の絶縁膜とを兼用した配線間絶縁膜として、当該配線側
壁層９の外側面に、前述した剥離防止の為、好ましくは
フッ素含量が当該配線側壁層９に含まれるフッ素含有シ
リコン酸化物のフッ素含量よりも低く、更に好ましくは
フッ素含量が３乃至７原子％の、フッ素含有シリコン酸
化物から成る配線間絶縁膜１２が当接されており、又図
２及び図４の例では、同一高度域の配線層間の絶縁膜と
して、当該配線側壁層９の外側面にヒドロキシ＝シルセ
スキオキサンから成る配線間絶縁膜１３が当接されて折
り、更に当該配線間絶縁膜１３上にプラズマ酸化膜から
成る層間絶縁膜１４が形成されている。
分にフッ素含有シリコン酸化物を含む配線側壁層９を形
成した各配線層６、７の間には、層間絶縁膜等の配線間
絶縁膜が形成されるが、図１及び図３の例では、当該異
なる高度域の配線層間の絶縁膜と同一高度域の配線層間
の絶縁膜とを兼用した配線間絶縁膜として、当該配線側
壁層９の外側面に、前述した剥離防止の為、好ましくは
フッ素含量が当該配線側壁層９に含まれるフッ素含有シ
リコン酸化物のフッ素含量よりも低く、更に好ましくは
フッ素含量が３乃至７原子％の、フッ素含有シリコン酸
化物から成る配線間絶縁膜１２が当接されており、又図
２及び図４の例では、同一高度域の配線層間の絶縁膜と
して、当該配線側壁層９の外側面にヒドロキシ＝シルセ
スキオキサンから成る配線間絶縁膜１３が当接されて折
り、更に当該配線間絶縁膜１３上にプラズマ酸化膜から
成る層間絶縁膜１４が形成されている。
【００１９】本発明の好適な態様に於いては、図１及び
図３の例に於いて、当該配線側壁層９が、例えば本発明
に係る半導体装置の製造の過程中、例えば水素アロイ化
等の適宜の熱処理工程に於いて熱処理されて、当該フッ
素含有シリコン酸化物から成る配線間絶縁膜１２内の、
当該配線側壁層９との境界面近傍に、フッ素の熱拡散に
より、例えば７乃至９原子％にフッ素が高濃度化した領
域が形成され、この場合、当該熱拡散領域のフッ素濃度
が当該配線側壁層９との境界面に近づくに連れて傾斜的
に増加していることが好ましく、又当該熱拡散領域が、
当該配線側壁層９との境界面から３００ナノメートル又
はそれ以下の厚みで形成されていることが好ましい。
図３の例に於いて、当該配線側壁層９が、例えば本発明
に係る半導体装置の製造の過程中、例えば水素アロイ化
等の適宜の熱処理工程に於いて熱処理されて、当該フッ
素含有シリコン酸化物から成る配線間絶縁膜１２内の、
当該配線側壁層９との境界面近傍に、フッ素の熱拡散に
より、例えば７乃至９原子％にフッ素が高濃度化した領
域が形成され、この場合、当該熱拡散領域のフッ素濃度
が当該配線側壁層９との境界面に近づくに連れて傾斜的
に増加していることが好ましく、又当該熱拡散領域が、
当該配線側壁層９との境界面から３００ナノメートル又
はそれ以下の厚みで形成されていることが好ましい。
【００２０】又、本発明のもう１つの好適な態様に於い
ては、図２及び図４の例に於いて、当該配線側壁層９が
熱処理されて、当該ヒドロキシ＝シルセスキオキサンか
ら成る配線間絶縁膜１３内の、当該配線側壁層９との境
界面近傍に、フッ素の熱拡散により、当該ヒドロゲン＝
シルセスキオキサンが脱水素、低密度化した領域が形成
されており、この場合、当該フッ素熱拡散領域の当該ヒ
ドロゲン＝シルセスキオキサンの密度が当該配線側壁層
９との境界面に近づくに連れて傾斜的に減少しているこ
とが好ましく、又当該熱拡散領域が、当該配線側壁層９
との境界面から３００ナノメートル又はそれ以下の厚み
で形成されていることが好ましい。
ては、図２及び図４の例に於いて、当該配線側壁層９が
熱処理されて、当該ヒドロキシ＝シルセスキオキサンか
ら成る配線間絶縁膜１３内の、当該配線側壁層９との境
界面近傍に、フッ素の熱拡散により、当該ヒドロゲン＝
シルセスキオキサンが脱水素、低密度化した領域が形成
されており、この場合、当該フッ素熱拡散領域の当該ヒ
ドロゲン＝シルセスキオキサンの密度が当該配線側壁層
９との境界面に近づくに連れて傾斜的に減少しているこ
とが好ましく、又当該熱拡散領域が、当該配線側壁層９
との境界面から３００ナノメートル又はそれ以下の厚み
で形成されていることが好ましい。
【００２１】尚、図１乃至図４の例に於いて、１５は当
該半導体基板２上に形成された絶縁膜であり、１６、１
７、１８は、それぞれ配線層６、７、８を構成する積層
構造の要素となる高融点金属から成る層、アルミニウム
を含有する合金から成る層、及びチタンを含有する高融
点金属から成る層であり、１９はタングステンから成る
ビアホール配線層であり、２０はカバー膜であり、２１
は当該フッ素含有シリコン酸化物から成る配線間絶縁膜
１２上に形成された、プラズマ酸化膜から成る層間絶縁
膜であるが、本発明はこれら配線層及び絶縁膜等の構成
に制限を有するものではない。
該半導体基板２上に形成された絶縁膜であり、１６、１
７、１８は、それぞれ配線層６、７、８を構成する積層
構造の要素となる高融点金属から成る層、アルミニウム
を含有する合金から成る層、及びチタンを含有する高融
点金属から成る層であり、１９はタングステンから成る
ビアホール配線層であり、２０はカバー膜であり、２１
は当該フッ素含有シリコン酸化物から成る配線間絶縁膜
１２上に形成された、プラズマ酸化膜から成る層間絶縁
膜であるが、本発明はこれら配線層及び絶縁膜等の構成
に制限を有するものではない。
【００２２】又、本発明に係る半導体装置の製造方法の
一具体例として、図５（ａ）、（ｂ）及び図６（ａ）、
（ｂ）に、図１に示した例の第１の高度域３の配線層６
を形成する為の工程を示す。
一具体例として、図５（ａ）、（ｂ）及び図６（ａ）、
（ｂ）に、図１に示した例の第１の高度域３の配線層６
を形成する為の工程を示す。
【００２３】即ち、詳細に説明すると、先ず、図５
（ａ）に示した様に、例えば表層部分に絶縁層５１が形
成された半導体基板５２上に、例えばスパッタ法によ
り、厚み３０ナノメートルのチタン及び厚み５０ナノメ
ートルの窒化チタンの二重膜体から成る高融点金属膜体
５３、ＡｌＣｕから成る、厚み０．５μｍの、アルミニ
ウムを含有する合金の膜体５４、窒化チタンから成る、
厚み５０ナノメートルの、チタンを含有する高融点金属
から成る膜体５５を順次積層形成し、例えばフォト・リ
ソグラフィー及び反応性イオンエッチングにより、当該
積層構造の膜体５３、５４、５５をパターニング処理し
て、当該半導体基板５２上に所定のパターンで配列され
る配線層５６を形成し、次いで、当該配線層５６を覆う
様に、当該半導体基板５２上に配線側壁層形成用の、例
えばフッ素含有シリコン酸化物を含む、例えば厚み０．
６μｍの膜体５７ａを、例えばバイアス・電子サイクロ
トロン共鳴法により形成する。
（ａ）に示した様に、例えば表層部分に絶縁層５１が形
成された半導体基板５２上に、例えばスパッタ法によ
り、厚み３０ナノメートルのチタン及び厚み５０ナノメ
ートルの窒化チタンの二重膜体から成る高融点金属膜体
５３、ＡｌＣｕから成る、厚み０．５μｍの、アルミニ
ウムを含有する合金の膜体５４、窒化チタンから成る、
厚み５０ナノメートルの、チタンを含有する高融点金属
から成る膜体５５を順次積層形成し、例えばフォト・リ
ソグラフィー及び反応性イオンエッチングにより、当該
積層構造の膜体５３、５４、５５をパターニング処理し
て、当該半導体基板５２上に所定のパターンで配列され
る配線層５６を形成し、次いで、当該配線層５６を覆う
様に、当該半導体基板５２上に配線側壁層形成用の、例
えばフッ素含有シリコン酸化物を含む、例えば厚み０．
６μｍの膜体５７ａを、例えばバイアス・電子サイクロ
トロン共鳴法により形成する。
【００２４】次いで、図５（ｂ）に示した様に、当該膜
体５７をエッチバックして、当該配線層５６の側端部分
に配線側壁層５７を形成する。
体５７をエッチバックして、当該配線層５６の側端部分
に配線側壁層５７を形成する。
【００２５】次に、図６（ａ）に示した様に、フッ素含
有シリコン酸化膜から成る配線間絶縁膜５８を、例えば
１．５μｍの厚みで形成し、ＣＭＰにより表面を平坦化
した後、当該配線層５６上での絶縁膜の厚みが約０．５
μｍとなる様に、プラズマ酸化膜を、例えば約０．２μ
ｍの厚みで形成する。
有シリコン酸化膜から成る配線間絶縁膜５８を、例えば
１．５μｍの厚みで形成し、ＣＭＰにより表面を平坦化
した後、当該配線層５６上での絶縁膜の厚みが約０．５
μｍとなる様に、プラズマ酸化膜を、例えば約０．２μ
ｍの厚みで形成する。
【００２６】更に、図６（ｂ）に示した様に、当該絶縁
膜５８、５９内の所定部位にビアホールを穿設し、例え
ばスパッタ法により、厚み３０ナノメートルのチタン及
び厚み５０ナノメートルの窒化チタンの二重膜体から成
る高融点金属膜体６０を形成した後、当該ビアホールを
タングステンで埋め込む事で、ビアホール部の配線を形
成した後、当該配線層５６、配線側壁層５７、並びに絶
縁膜５８、５９、ビアホール部配線を第２の高度域又は
それ以降の高度域についても形成して、図１にし示した
様な多層配線構造の半導体装置を製造する事が出来る。
膜５８、５９内の所定部位にビアホールを穿設し、例え
ばスパッタ法により、厚み３０ナノメートルのチタン及
び厚み５０ナノメートルの窒化チタンの二重膜体から成
る高融点金属膜体６０を形成した後、当該ビアホールを
タングステンで埋め込む事で、ビアホール部の配線を形
成した後、当該配線層５６、配線側壁層５７、並びに絶
縁膜５８、５９、ビアホール部配線を第２の高度域又は
それ以降の高度域についても形成して、図１にし示した
様な多層配線構造の半導体装置を製造する事が出来る。
【００２７】又、本発明に係る半導体装置の製造方法の
もう１つの具体例として、図７（ａ）、（ｂ）及び図８
（ａ）、（ｂ）に、図２に示した例の第１の高度域３の
配線層６を形成する為の工程を示す。但し、図７
（ａ）、（ｂ）に示した工程については、図５（ａ）、
（ｂ）に示した工程と同一であるので、説明を省略す
る。
もう１つの具体例として、図７（ａ）、（ｂ）及び図８
（ａ）、（ｂ）に、図２に示した例の第１の高度域３の
配線層６を形成する為の工程を示す。但し、図７
（ａ）、（ｂ）に示した工程については、図５（ａ）、
（ｂ）に示した工程と同一であるので、説明を省略す
る。
【００２８】図５、図６及び図７と同一の要素を同一の
符号で表すと、図８（ａ）に示した様に、図７（ｂ）ま
での工程で、半導体基板５２上に配線層５６、配線側壁
層５７を形成した後、ヒドロキシ＝シルセスキオキサン
から成る配線間絶縁膜６２を、例えば約１．５μｍの厚
みで、スピンコーティング及び熱処理（例えば３５０乃
至４５０℃、窒素雰囲気中、１時間）により形成した
後、プラズマ酸化膜６３を、例えば約１．５μｍの厚み
で形成し、ＣＭＰにより平坦化する。
符号で表すと、図８（ａ）に示した様に、図７（ｂ）ま
での工程で、半導体基板５２上に配線層５６、配線側壁
層５７を形成した後、ヒドロキシ＝シルセスキオキサン
から成る配線間絶縁膜６２を、例えば約１．５μｍの厚
みで、スピンコーティング及び熱処理（例えば３５０乃
至４５０℃、窒素雰囲気中、１時間）により形成した
後、プラズマ酸化膜６３を、例えば約１．５μｍの厚み
で形成し、ＣＭＰにより平坦化する。
【００２９】更に、図８（ｂ）に示した様に、当該絶縁
膜６２、６３内の所定部位にビアホールを穿設し、例え
ばスパッタ法により、厚み３０ナノメートルのチタン及
び厚み５０ナノメートルの窒化チタンの二重膜体から成
る高融点金属膜体６０を形成した後、当該ビアホールを
タングステンで埋め込む事で、ビアホール部の配線を形
成した後、当該配線層５６、配線側壁層５７、並びに絶
縁膜５８、５９、ビアホール部配線を第２の高度域又は
それ以降の高度域についても形成して、図１にし示した
様な多層配線構造の半導体装置を製造する事が出来る。
膜６２、６３内の所定部位にビアホールを穿設し、例え
ばスパッタ法により、厚み３０ナノメートルのチタン及
び厚み５０ナノメートルの窒化チタンの二重膜体から成
る高融点金属膜体６０を形成した後、当該ビアホールを
タングステンで埋め込む事で、ビアホール部の配線を形
成した後、当該配線層５６、配線側壁層５７、並びに絶
縁膜５８、５９、ビアホール部配線を第２の高度域又は
それ以降の高度域についても形成して、図１にし示した
様な多層配線構造の半導体装置を製造する事が出来る。
【００３０】本発明の半導体装置の製造方法の好適な態
様に於いては、図５及び図６に示した例では、当該配線
側壁層５７が、例えば本発明に係る半導体装置の製造の
過程中、例えば水素アロイ化等の適宜の熱処理工程に於
いて、例えば４００℃又はそれ以上で熱処理されて、当
該フッ素含有シリコン酸化物から成る配線間絶縁膜５８
内の、当該配線側壁層５７との境界面近傍に、フッ素の
熱拡散により、例えば７乃至９原子％にフッ素が高濃度
化した領域が形成され、この場合、当該熱拡散領域のフ
ッ素濃度が当該配線側壁層５６との境界面に近づくに連
れて傾斜的に増加していることが好ましく、又当該熱拡
散領域が、当該配線側壁層５６との境界面から３００ナ
ノメートル又はそれ以下の厚みで形成されていることが
好ましい。
様に於いては、図５及び図６に示した例では、当該配線
側壁層５７が、例えば本発明に係る半導体装置の製造の
過程中、例えば水素アロイ化等の適宜の熱処理工程に於
いて、例えば４００℃又はそれ以上で熱処理されて、当
該フッ素含有シリコン酸化物から成る配線間絶縁膜５８
内の、当該配線側壁層５７との境界面近傍に、フッ素の
熱拡散により、例えば７乃至９原子％にフッ素が高濃度
化した領域が形成され、この場合、当該熱拡散領域のフ
ッ素濃度が当該配線側壁層５６との境界面に近づくに連
れて傾斜的に増加していることが好ましく、又当該熱拡
散領域が、当該配線側壁層５６との境界面から３００ナ
ノメートル又はそれ以下の厚みで形成されていることが
好ましい。
【００３１】又、本発明の半導体装置の製造方法のもう
１つの好適な態様に於いては、図７及び図８に示した例
に於いて、同様に、当該配線側壁層５７が例えば４００
℃又はそれ以上で熱処理されて、当該ヒドロキシ＝シル
セスキオキサンから成る配線間絶縁膜６２内の、当該配
線側壁層５７との境界面近傍に、フッ素の熱拡散によ
り、当該ヒドロゲン＝シルセスキオキサンが脱水素、低
密度化した領域が形成されており、この場合、当該フッ
素熱拡散領域の当該ヒドロゲン＝シルセスキオキサンの
密度が当該配線側壁層５７との境界面に近づくに連れて
傾斜的に減少していることが好ましく、又当該熱拡散領
域が、当該配線側壁層５７との境界面から３００ナノメ
ートル又はそれ以下の厚みで形成されていることが好ま
しい。
１つの好適な態様に於いては、図７及び図８に示した例
に於いて、同様に、当該配線側壁層５７が例えば４００
℃又はそれ以上で熱処理されて、当該ヒドロキシ＝シル
セスキオキサンから成る配線間絶縁膜６２内の、当該配
線側壁層５７との境界面近傍に、フッ素の熱拡散によ
り、当該ヒドロゲン＝シルセスキオキサンが脱水素、低
密度化した領域が形成されており、この場合、当該フッ
素熱拡散領域の当該ヒドロゲン＝シルセスキオキサンの
密度が当該配線側壁層５７との境界面に近づくに連れて
傾斜的に減少していることが好ましく、又当該熱拡散領
域が、当該配線側壁層５７との境界面から３００ナノメ
ートル又はそれ以下の厚みで形成されていることが好ま
しい。
【００３２】
【発明の効果】本発明に係る当該半導体装置及びその製
造方法は、上記した様な技術構成を採用しているので、
半導体基板上に形成された配線層の側端部分にフッ素含
有シリコン酸化物を含む配線側壁層が形成されている事
により、当該配線側壁層自体での寄生容量の低減が可能
となり、従って例えば当該配線層の間にフッ素含有シリ
コン酸化物から成る配線間絶縁膜を形成した場合に、例
えば当該配線側壁層のフッ素濃度を高めに設定して寄生
容量を減少させ、そして当該配線間絶縁膜の剥れ防止の
為に、当該絶縁膜のフッ素濃度を低めに設定する事が可
能となる。この場合、勿論、当該配線側壁層自体は例え
ば半導体基板と大面積で接触する事がない為、剥れを生
ずる事はない。
造方法は、上記した様な技術構成を採用しているので、
半導体基板上に形成された配線層の側端部分にフッ素含
有シリコン酸化物を含む配線側壁層が形成されている事
により、当該配線側壁層自体での寄生容量の低減が可能
となり、従って例えば当該配線層の間にフッ素含有シリ
コン酸化物から成る配線間絶縁膜を形成した場合に、例
えば当該配線側壁層のフッ素濃度を高めに設定して寄生
容量を減少させ、そして当該配線間絶縁膜の剥れ防止の
為に、当該絶縁膜のフッ素濃度を低めに設定する事が可
能となる。この場合、勿論、当該配線側壁層自体は例え
ば半導体基板と大面積で接触する事がない為、剥れを生
ずる事はない。
【００３３】又、例えば当該配線層の間にヒドロキシ＝
シルセスキオキサンから成る配線間絶縁膜を形成した場
合にも、当該配線側壁層自体が低誘電率化出来る為、プ
ロセスの煩雑化を伴う当該ヒドロキシ＝シルセスキオキ
サン自体の改質は不要となる。
シルセスキオキサンから成る配線間絶縁膜を形成した場
合にも、当該配線側壁層自体が低誘電率化出来る為、プ
ロセスの煩雑化を伴う当該ヒドロキシ＝シルセスキオキ
サン自体の改質は不要となる。
【００３４】又更に、本発明の効果を具体的に説明する
と、図１０に示した従来例の場合、配線幅０．３μｍ、
配線間隔０．３μｍ、配線層厚０．６μｍの条件で、配
線間絶縁膜２０８を例えば８原子％といった高フッ素濃
度のＳｉＯＦ膜で形成した場合には、配線間絶縁膜の剥
れ発生率が高まり、又例えば当該ＳｉＯＦ膜のフッ素濃
度を例えば５原子％の通常濃度とした場合には、配線容
量が高まるが、本発明に従って、例えば図５及び図６の
方法に従って製造された、例えば図１に示した様な構成
を有する半導体装置の場合には、例えば配線側壁層をフ
ッ素含量８原子％のフッ素含有シリコン酸化物で形成
し、又配線間絶縁膜をフッ素含量５原子％のフッ素含有
シリコン酸化物で形成した場合には、絶縁膜の剥れが無
くなると共に、配線容量も、例えば約１０％程度と、大
幅な低減が可能となる。
と、図１０に示した従来例の場合、配線幅０．３μｍ、
配線間隔０．３μｍ、配線層厚０．６μｍの条件で、配
線間絶縁膜２０８を例えば８原子％といった高フッ素濃
度のＳｉＯＦ膜で形成した場合には、配線間絶縁膜の剥
れ発生率が高まり、又例えば当該ＳｉＯＦ膜のフッ素濃
度を例えば５原子％の通常濃度とした場合には、配線容
量が高まるが、本発明に従って、例えば図５及び図６の
方法に従って製造された、例えば図１に示した様な構成
を有する半導体装置の場合には、例えば配線側壁層をフ
ッ素含量８原子％のフッ素含有シリコン酸化物で形成
し、又配線間絶縁膜をフッ素含量５原子％のフッ素含有
シリコン酸化物で形成した場合には、絶縁膜の剥れが無
くなると共に、配線容量も、例えば約１０％程度と、大
幅な低減が可能となる。
【図１】本発明に係る半導体装置の一具体例を説明する
ための断面図である。
ための断面図である。
【図２】本発明に係る半導体装置の一具体例を説明する
ための断面図である。
ための断面図である。
【図３】本発明に係る半導体装置の一具体例を説明する
ための断面図である。
ための断面図である。
【図４】本発明に係る半導体装置の一具体例を説明する
ための断面図である。
ための断面図である。
【図５】本発明に係る半導体装置の製造方法の一具体例
の工程を説明するための断面図である。
の工程を説明するための断面図である。
【図６】本発明に係る半導体装置の製造方法の一具体例
の工程を説明するための断面図である。
の工程を説明するための断面図である。
【図７】本発明に係る半導体装置の製造方法の一具体例
の工程を説明するための断面図である。
の工程を説明するための断面図である。
【図８】本発明に係る半導体装置の製造方法の一具体例
の工程を説明するための断面図である。
の工程を説明するための断面図である。
【図９】本発明に係る半導体装置の効果を説明する為の
グラフである。
グラフである。
【図１０】従来の半導体装置の構成を説明する為の断面
図である。
図である。
【図１１】従来の半導体装置の構成を説明する為の断面
図である。
図である。
１ 半導体装置 ２ 半導体基板 ３、４、５ 第１、第２、第３高度域 ６、７、８ 配線層 ９ 配線側壁層 １２、１３ 配線間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (22)
- 【請求項１】 半導体基板上に形成された配線層と、当
該配線層の側端部分に形成されたフッ素含有シリコン酸
化物を含む配線側壁層とを有し、当該配線側壁層の外側
面に、フッ素含有シリコン酸化膜から成る配線間絶縁膜
が当接されており、当該配線間絶縁膜内の当該配線側壁
層との境界面近傍に、当該配線側壁層を形成するフッ素
含有シリコン酸化物からのフッ素の熱拡散により、フッ
素が高濃度化した領域が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 半導体基板上に形成された配線層と、当
該配線層の側端部分に形成されたフッ素含有シリコン酸
化物を含む配線側壁層とを有し、当該配線側壁層の外側
面に、ヒドロゲン＝シルセスキオキサンから成る配線間
絶縁膜が当接されており、当該配線間絶縁膜内の当該配
線側壁層との境界面近傍に、当該配線側壁層を形成する
フッ素含有シリコン酸化物からのフッ素の熱拡散によ
り、当該ヒドロゲン＝シルセスキオキサンが脱水素、低
密度化された領域が形成されていることを特徴とする半
導体装置。 - 【請求項３】 当該配線層が、当該半導体基板からの高
さが異なる２又はそれ以上の高度域のそれぞれに設けら
れたものである事を特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 当該配線側壁層を形成するフッ素含有シ
リコン酸化物のフッ素含量が７乃至１１原子％とされて
いる事を特徴とする請求項１乃至３の何れかに記載の半
導体装置。 - 【請求項５】 当該配線側壁層がフッ素含有シリコン酸
化物から成る事を特徴とする請求項１乃至４の何れかに
記載の半導体装置。 - 【請求項６】 当該フッ素含有シリコン酸化物から成る
配線側壁層の厚みが２０乃至１００ナノメートルである
事を特徴とする請求項５に記載の半導体装置。 - 【請求項７】 当該配線側壁層が当該配線層の側端部分
に固着された、シリコン酸化物から成る内壁層と、当該
内壁層の外側面に当接された、フッ素含有シリコン酸化
物から成る外壁層との二重壁構造を有する事を特徴とす
る請求項１乃至４の何れかに記載の半導体装置。 - 【請求項８】 当該外壁層の厚みが２０乃至１００ナノ
メートルである事を特徴とする請求項７に記載の半導体
装置。 - 【請求項９】 当該配線間絶縁膜を形成するフッ素含有
シリコン酸化物のフッ素含量が、当該配線側壁層を形成
するフッ素含有シリコン酸化物のフッ素含量よりも小で
ある事を特徴とする請求項１に記載の半導体装置。 - 【請求項１０】 当該配線間絶縁膜を形成するフッ素含
有シリコン酸化物のフッ素含量が３乃至７原子％とされ
ている事を特徴とする請求項１又は９に記載の半導体装
置。 - 【請求項１１】 当該フッ素熱拡散領域のフッ素濃度
が、当該配線側壁層との境界面に近づくに連れて傾斜的
に増加している事を特徴とする請求項１に記載の半導体
装置。 - 【請求項１２】 当該フッ素熱拡散領域が、当該配線側
壁層との境界面から３００ナノメートル又はそれ以下の
厚みで形成されている事を特徴とする請求項１又は１１
に記載の半導体装置。 - 【請求項１３】 当該フッ素熱拡散領域の当該ヒドロゲ
ン＝シルセスキオキサンの密度が、当該配線側壁層との
境界面に近づくに連れて傾斜的に減少している事を特徴
とする請求項２に記載の半導体装置。 - 【請求項１４】 当該フッ素熱拡散領域が、当該配線側
壁層との境界面から３００ナノメートル又はそれ以下の
厚みで形成されている事を特徴とする請求項２又は１３
に記載の半導体装置。 - 【請求項１５】 表層部分に絶縁層が形成された半導体
基板上に配線層形成用の膜体を形成する工程、当該配線
層用の膜体をパターニング処理して、当該半導体基板上
に所定のパターンで配列される配線層を形成する工程、
当該配線層を覆う様に当該半導体基板上にフッ素含有シ
リコン酸化物を含む配線側壁層形成用の膜体を形成する
工程、当該配線側壁層形成用の膜体をエッチバックし
て、当該配線層の側端部分にフッ素含有シリコン酸化物
を含む配線側壁層を形成する工程、当該配線層及び当該
配線側壁層を覆う様に当該半導体基板上にフッ素含有シ
リコン酸化物から成る配線間絶縁膜を形成する工程、及
び当該フッ素含有シリコン酸化物を含む配線側壁層を熱
処理し、当該配線側壁層に含有されるフッ素を熱拡 散さ
せて、当該配線間絶縁膜内の当該配線側壁層との境界面
近傍にフッ素が熱拡散された領域を形成する工程を含む
事を特徴とする半導体装置の製造方法。 - 【請求項１６】 更に当該配線層の上方の当該半導体基
板からの高さが異なる２又はそれ以上の高度域のそれぞ
れに、当該配線層、当該配線側壁層、及び当該配線間絶
縁膜を同様の順序で形成する工程を含む事を特徴とする
請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 当該フッ素熱拡散領域のフッ素濃度
が、当該配線側壁層との境界面に近づくに連れて傾斜的
に増加する様に、当該配線側壁層に含有されるフッ素を
熱拡散させる事を特徴とする請求項１５又は１６に記載
の半導体装置の製造方法。 - 【請求項１８】 当該フッ素熱拡散領域が、当該配線側
壁層との境界面から３００ナノメートル又はそれ以下の
厚みで形成される様に、当該配線側壁層に含有されるフ
ッ素を熱拡散させる事を特徴とする請求項１５乃至１７
の何れかに記載の半導体装置の製造方法。 - 【請求項１９】 表層部分に絶縁層が形成された半導体
基板上に配線層形成用の膜体を形成する工程、当該配線
層用の膜体をパターニング処理して、当該半導体基板上
に所定のパターンで配列される配線層を形成する工程、
当該配線層を覆う様に当該半導体基板上にフッ素含有シ
リコン酸化物を含む配線側壁層形成用の膜体を形成する
工程、当該配線側壁層形成用の膜体をエッチバックし
て、当該配線層の側端部分にフッ素含有シリコン酸化物
を含む配線側壁層を形成する工程、当該配線層及び当該
配線側壁層を覆う様に当該半導体基板上にヒドロゲン＝
シルセスキオキサンから成る配線間絶縁膜を形成する工
程、及び当該配線側壁層に含有されるフッ素を熱拡散さ
せて、当該配線間絶縁膜内の当該配線側壁層との境界面
近傍に、当該ヒドロゲン＝シルセスキオキサンが脱水
素、低密度化された領域を形成する工程を含む事を特徴
とする半導体装置の製造方法。 - 【請求項２０】 更に当該配線層の上方の当該半導体基
板からの高さが異なる２又はそれ以上の高度域のそれぞ
れに、当該配線層、当該配線側壁層、及び当該配線間絶
縁膜を同様の順序で形成する工程を含む事を特徴とする
請求項１９に 記載の半導体装置の製造方法。 - 【請求項２１】 当該フッ素熱拡散領域の当該ヒドロゲ
ン＝シルセスキオキサンの密度が、当該配線側壁層との
境界面に近づくに連れて傾斜的に減少する様に、当該配
線側壁層に含有されるフッ素を熱拡散させる事を特徴と
する請求項１９又は２０に記載の半導体装置の製造方
法。 - 【請求項２２】 当該フッ素熱拡散領域が、当該配線側
壁層との境界面から３００ナノメートル又はそれ以下の
厚みで形成される様に、当該配線側壁層に含有されるフ
ッ素を熱拡散させる事を特徴とする請求項１９乃至２１
に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152731A JP3123512B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置及びその製造方法 |
| TW088108698A TW413917B (en) | 1998-06-02 | 1999-05-25 | Semiconductor device and method of manufacturing the same |
| KR1019990019952A KR100327145B1 (ko) | 1998-06-02 | 1999-06-01 | 반도체 장치 및 그 제조 방법 |
| US09/323,124 US6320264B1 (en) | 1998-06-02 | 1999-06-01 | Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152731A JP3123512B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345876A JPH11345876A (ja) | 1999-12-14 |
| JP3123512B2 true JP3123512B2 (ja) | 2001-01-15 |
Family
ID=15546937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152731A Expired - Fee Related JP3123512B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6320264B1 (ja) |
| JP (1) | JP3123512B2 (ja) |
| KR (1) | KR100327145B1 (ja) |
| TW (1) | TW413917B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4752108B2 (ja) | 2000-12-08 | 2011-08-17 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP4605446B2 (ja) * | 2004-09-08 | 2011-01-05 | 日立化成工業株式会社 | 多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法 |
| JP4776199B2 (ja) * | 2004-09-30 | 2011-09-21 | 株式会社リコー | 半導体装置の製造方法 |
| JP4776234B2 (ja) * | 2005-01-06 | 2011-09-21 | 株式会社リコー | 半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397247A (ja) | 1989-09-11 | 1991-04-23 | Nec Corp | 多層配線構造半導体装置 |
| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| DE69535718T2 (de) * | 1994-05-27 | 2009-03-19 | Texas Instruments Inc., Dallas | Verbindungsverfahren mit Benutzung eines porösen Isolators zur Reduzierung der Kapazitäten zwischen Leiterbahnen |
| JPH08172132A (ja) * | 1994-09-15 | 1996-07-02 | Texas Instr Inc <Ti> | マルチレベル相互接続部の容量および性能を最適化する素子および方法 |
| US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
| JPH08162528A (ja) * | 1994-10-03 | 1996-06-21 | Sony Corp | 半導体装置の層間絶縁膜構造 |
| JP3443978B2 (ja) | 1994-10-13 | 2003-09-08 | ソニー株式会社 | 低誘電体膜の形成方法 |
| KR0161192B1 (ko) * | 1995-06-26 | 1999-02-01 | 김주용 | 선택성 o3-teos 산화막을 이용한 층간절연막의 평탄화 방법 |
| JP3522917B2 (ja) | 1995-10-03 | 2004-04-26 | 株式会社東芝 | 半導体装置の製造方法および半導体製造装置 |
| JPH09148321A (ja) * | 1995-11-24 | 1997-06-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5599726A (en) * | 1995-12-04 | 1997-02-04 | Chartered Semiconductor Manufacturing Pte Ltd | Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control |
| JP3186998B2 (ja) * | 1996-06-03 | 2001-07-11 | 日本電気株式会社 | 半導体装置および半導体装置の製造方法 |
| JPH1022389A (ja) * | 1996-07-05 | 1998-01-23 | Ricoh Co Ltd | 半導体装置 |
| JP2937127B2 (ja) * | 1996-07-30 | 1999-08-23 | 日本電気株式会社 | 半導体装置 |
| US6030706A (en) | 1996-11-08 | 2000-02-29 | Texas Instruments Incorporated | Integrated circuit insulator and method |
| JP3445925B2 (ja) * | 1997-10-07 | 2003-09-16 | シャープ株式会社 | 半導体記憶素子の製造方法 |
-
1998
- 1998-06-02 JP JP10152731A patent/JP3123512B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-25 TW TW088108698A patent/TW413917B/zh not_active IP Right Cessation
- 1999-06-01 KR KR1019990019952A patent/KR100327145B1/ko not_active IP Right Cessation
- 1999-06-01 US US09/323,124 patent/US6320264B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11345876A (ja) | 1999-12-14 |
| KR100327145B1 (ko) | 2002-03-13 |
| US6320264B1 (en) | 2001-11-20 |
| TW413917B (en) | 2000-12-01 |
| KR20000005788A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9984977B2 (en) | Semiconductor constructions | |
| US7094689B2 (en) | Air gap interconnect structure and method thereof | |
| US8617984B2 (en) | Tungsten metallization: structure and fabrication of same | |
| JP3696055B2 (ja) | 半導体装置の製造方法 | |
| US6046106A (en) | High density plasma oxide gap filled patterned metal layers with improved electromigration resistance | |
| US6501180B1 (en) | Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures | |
| JPH11330234A (ja) | 多層配線半導体装置及びその製造方法 | |
| US6821896B1 (en) | Method to eliminate via poison effect | |
| JPH10233397A (ja) | 半導体基板上へ銅の導電構造を形成する方法 | |
| JP3123512B2 (ja) | 半導体装置及びその製造方法 | |
| CN116314012A (zh) | 金属内连线结构及其制作方法 | |
| US6472312B2 (en) | Methods for inhibiting microelectronic damascene processing induced low dielectric constant dielectric layer physical degradation | |
| JP3000935B2 (ja) | 半導体装置の製造方法 | |
| JPH07254607A (ja) | 集積回路及びその製造方法 | |
| US6396151B1 (en) | Partially-overlapped interconnect structure and method of making | |
| US6365505B1 (en) | Method of making a slot via filled dual damascene structure with middle stop layer | |
| JPH09252131A (ja) | 半導体装置の製法 | |
| JPH11111842A (ja) | 多層配線構造およびその製造方法 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| US6444573B1 (en) | Method of making a slot via filled dual damascene structure with a middle stop layer | |
| JP3221411B2 (ja) | 半導体装置の製造方法 | |
| JPH11111843A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2874216B2 (ja) | 半導体装置およびその製造方法 | |
| US6391766B1 (en) | Method of making a slot via filled dual damascene structure with middle stop layer | |
| JPH04296041A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |