JP2874216B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2874216B2 JP2874216B2 JP26949189A JP26949189A JP2874216B2 JP 2874216 B2 JP2874216 B2 JP 2874216B2 JP 26949189 A JP26949189 A JP 26949189A JP 26949189 A JP26949189 A JP 26949189A JP 2874216 B2 JP2874216 B2 JP 2874216B2
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- insulating film
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線を有する半導体装置の、特に配線
構造と、その製造方法に関するものである。
構造と、その製造方法に関するものである。
従来の半導体装置に於ける配線は、一般にAlにSiやCu
等を含む合金薄膜単層であったが、微細集積化や信頼性
向上の為に、配線構造は、第４図の如く、例えば半導体
素子が形成された半導体基板11上のフィールド絶縁膜12
に不純物層等へのコンタクトホールを形成した後に、厚
みが0.5〜1.0μｍ程度のAl合金13をスパッタし、更にAl
ヒロックやフォトリソ工程に於けるハレーション防止用
のキャップメタル14として、例えばTiNの様な導電膜を
0.05μｍ程度堆積させた積層構造としている。これらの
積層膜はフォトレジスト15をマスクにして、Cl2やBCl3
等のハロゲン系ガスを用いて反応性イオンエッチャー
（RIE）や電子サイクロトロン共鳴型エッチャー（ECR）
の様なドライエッチャーで同時パターニングし、第１の
配線を形成している（第４図（ａ））。次に層間絶縁膜
を形成するが、一般に用いられるSiH4−Ｏ2系のシリコ
ン酸化膜はカスピングが大きく微細ルールの層間絶縁膜
としての適用が好ましくないので、まず第１の層間絶縁
膜16として400℃程度の低温でTEOS〔Si(OC2H5)4〕とＯ2
をプラズマ反応させカスピングのないシリコン酸化膜を
約0.6μｍ成長した上に、スペースを埋める為TEOSとＯ3
を熱反応させたカバレージの良いシリコン酸化膜を約0.
4μｍ成長させ第２の層間絶縁膜17とした後（第４図
（ｂ））、第１の配線段差部の層間絶縁膜を平坦化する
為にRIE等で0.45μｍ程度エッチバックしてから（第４
図（ｃ））、次に塗布ガラス膜18を披着しアニール後、
フォトリソ工程でスルーホールを開孔し、第２の配線と
なるAl合金19とTiNキャップメタル20を積層させている
（第４図（ｄ））。
等を含む合金薄膜単層であったが、微細集積化や信頼性
向上の為に、配線構造は、第４図の如く、例えば半導体
素子が形成された半導体基板11上のフィールド絶縁膜12
に不純物層等へのコンタクトホールを形成した後に、厚
みが0.5〜1.0μｍ程度のAl合金13をスパッタし、更にAl
ヒロックやフォトリソ工程に於けるハレーション防止用
のキャップメタル14として、例えばTiNの様な導電膜を
0.05μｍ程度堆積させた積層構造としている。これらの
積層膜はフォトレジスト15をマスクにして、Cl2やBCl3
等のハロゲン系ガスを用いて反応性イオンエッチャー
（RIE）や電子サイクロトロン共鳴型エッチャー（ECR）
の様なドライエッチャーで同時パターニングし、第１の
配線を形成している（第４図（ａ））。次に層間絶縁膜
を形成するが、一般に用いられるSiH4−Ｏ2系のシリコ
ン酸化膜はカスピングが大きく微細ルールの層間絶縁膜
としての適用が好ましくないので、まず第１の層間絶縁
膜16として400℃程度の低温でTEOS〔Si(OC2H5)4〕とＯ2
をプラズマ反応させカスピングのないシリコン酸化膜を
約0.6μｍ成長した上に、スペースを埋める為TEOSとＯ3
を熱反応させたカバレージの良いシリコン酸化膜を約0.
4μｍ成長させ第２の層間絶縁膜17とした後（第４図
（ｂ））、第１の配線段差部の層間絶縁膜を平坦化する
為にRIE等で0.45μｍ程度エッチバックしてから（第４
図（ｃ））、次に塗布ガラス膜18を披着しアニール後、
フォトリソ工程でスルーホールを開孔し、第２の配線と
なるAl合金19とTiNキャップメタル20を積層させている
（第４図（ｄ））。
しかしながら従来技術に於いては、第１の配線となる
Al合金13とキャップメタル14をドライエッチングした後
の断面構造は、ほぼ垂直となっている上、第２の層間絶
縁膜17として用いたTEOSとＯ3を反応させてなるシリコ
ン酸化膜は約0.4μｍ以下の垂直スペースに於いてはカ
スピングが発生する為、第１の層間絶縁膜16上に積層す
ると第１の配線の0.8〜1.2μｍの特定スペースに第２の
層間絶縁膜17のボイド21が形成され、これがエッチバッ
クによって逆テーパーに近い深溝となり、平坦化を促す
目的の塗布ガラス18をスピンコートすると液溜まりや気
泡22が出来てアニール等により層間絶縁膜クラックの発
生原因となっていた。
Al合金13とキャップメタル14をドライエッチングした後
の断面構造は、ほぼ垂直となっている上、第２の層間絶
縁膜17として用いたTEOSとＯ3を反応させてなるシリコ
ン酸化膜は約0.4μｍ以下の垂直スペースに於いてはカ
スピングが発生する為、第１の層間絶縁膜16上に積層す
ると第１の配線の0.8〜1.2μｍの特定スペースに第２の
層間絶縁膜17のボイド21が形成され、これがエッチバッ
クによって逆テーパーに近い深溝となり、平坦化を促す
目的の塗布ガラス18をスピンコートすると液溜まりや気
泡22が出来てアニール等により層間絶縁膜クラックの発
生原因となっていた。
しかるに本発明は、かかる問題点を解決するもので、
半導体装置の配線断面構造のスペースを実効的に広げ、
デザインルールを変更する事なく微細多機能半導体装置
の安定供給を図ると共に、電気的特性や信頼性に伴う品
質の向上を図ることを目的としたものである。
半導体装置の配線断面構造のスペースを実効的に広げ、
デザインルールを変更する事なく微細多機能半導体装置
の安定供給を図ると共に、電気的特性や信頼性に伴う品
質の向上を図ることを目的としたものである。
本発明の半導体装置は、アルミニウムを含む第１導電
膜と、前記第１導電膜上の第２導電膜とからなる複数の
積層配線を有する半導体装置において、第１の配線幅を
有する前記第１導電膜、前記第１の配線幅より広い第２
の配線幅を有する前記第２導電膜と、前記複数の積層配
線の間隙に、プラズマTEOSで形成されたシリコン酸化膜
からなる第１の層間絶縁膜と、前記第１の層間絶縁膜上
にオゾンTEOSで形成されたシリコン酸化膜からなる第２
の層間絶縁膜とを備えたことを特徴とする。
膜と、前記第１導電膜上の第２導電膜とからなる複数の
積層配線を有する半導体装置において、第１の配線幅を
有する前記第１導電膜、前記第１の配線幅より広い第２
の配線幅を有する前記第２導電膜と、前記複数の積層配
線の間隙に、プラズマTEOSで形成されたシリコン酸化膜
からなる第１の層間絶縁膜と、前記第１の層間絶縁膜上
にオゾンTEOSで形成されたシリコン酸化膜からなる第２
の層間絶縁膜とを備えたことを特徴とする。
また本発明の半導体装置の製造方法は、半導体基板上
方に第１絶縁膜を形成する工程、第１の配線幅を有する
第１導電膜と前記第１導電膜上の前記第１の配線幅より
広い第２の配線幅を有する第２導電膜からなる複数の積
層配線を形成する工程、前記複数の積層配線および前記
第１絶縁膜上にプラズマTEOSにより第２絶縁膜を形成す
る工程、前記第２絶縁膜上にオゾンTEOSにより第３絶縁
膜を形成する工程を備えたことを特徴とする。
方に第１絶縁膜を形成する工程、第１の配線幅を有する
第１導電膜と前記第１導電膜上の前記第１の配線幅より
広い第２の配線幅を有する第２導電膜からなる複数の積
層配線を形成する工程、前記複数の積層配線および前記
第１絶縁膜上にプラズマTEOSにより第２絶縁膜を形成す
る工程、前記第２絶縁膜上にオゾンTEOSにより第３絶縁
膜を形成する工程を備えたことを特徴とする。
以下本発明の実施例を、第１図を用いて詳細に説明す
る。
る。
サブミクロンルールのSiゲートCMOS半導体装置の多層
配線に適用した場合に於いて、トランジスタや抵抗等の
半導体素子が形成されたSiでなる半導体基板11上に選択
熱酸化や気相成長法によるフィールド絶縁膜12を介して
不純物層等から電極取り出し用のコンタクトホールを開
孔して、Cuを0.1〜0.5％程度含むAl合金13を約0.6μｍ
の厚みで、更にキャップTiN14を0.05μｍ程度スパッタ
リングし、フォトレジストでパターニングし、約15mmto
rrのCl2、BCl3ガスを含むECRで異方性ドライエッチング
すると、フオトレジストに対してほぼ垂直に側面が形成
されたTiNのキャップメタル14とAl合金13による第１の
配線が形成される。続いてテトラメチルアンモニウムヒ
ドラキシド１〜８％水溶液の有機アルカリに30〜60秒晒
すことによりAl合金13の側面のみ片側で0.1〜0.2μｍ程
サイドエッチされる（第１図（ａ））。その後フオトレ
ジストを剥離するが、このwetエッチングは、フォトレ
ジストを剥離してから行なっても、特に差し支えない。
次に層間絶縁膜を形成するが、まず第１の層間絶縁膜16
として約400℃でTEOSとＯ2をプラズマ反応させカスピン
グのないシリコン酸化膜を約0.65μｍ成長し、更にTEOS
とＯ3を熱反応させたカバレージの良いシリコン酸化膜
を約0.4μｍ成長させ第２の層間絶縁膜17とした後（第
１図（ｂ））、第１の配線段差部の層間絶縁膜を平坦化
する為にRIE等で0.45μｍ程度エッチバックし（第１図
（ｃ））、次に塗布ガラス膜18を披着し約400℃でアニ
ール後フォトエッチングによりスルーホールを開孔し、
第２の配線となるAl合金19とTiNキャップメタル20を積
層させ（第１図（ｄ））、エッチング後パシベーション
膜を堆積させ外部電極取り出し用のパッド部を開孔し
た。
配線に適用した場合に於いて、トランジスタや抵抗等の
半導体素子が形成されたSiでなる半導体基板11上に選択
熱酸化や気相成長法によるフィールド絶縁膜12を介して
不純物層等から電極取り出し用のコンタクトホールを開
孔して、Cuを0.1〜0.5％程度含むAl合金13を約0.6μｍ
の厚みで、更にキャップTiN14を0.05μｍ程度スパッタ
リングし、フォトレジストでパターニングし、約15mmto
rrのCl2、BCl3ガスを含むECRで異方性ドライエッチング
すると、フオトレジストに対してほぼ垂直に側面が形成
されたTiNのキャップメタル14とAl合金13による第１の
配線が形成される。続いてテトラメチルアンモニウムヒ
ドラキシド１〜８％水溶液の有機アルカリに30〜60秒晒
すことによりAl合金13の側面のみ片側で0.1〜0.2μｍ程
サイドエッチされる（第１図（ａ））。その後フオトレ
ジストを剥離するが、このwetエッチングは、フォトレ
ジストを剥離してから行なっても、特に差し支えない。
次に層間絶縁膜を形成するが、まず第１の層間絶縁膜16
として約400℃でTEOSとＯ2をプラズマ反応させカスピン
グのないシリコン酸化膜を約0.65μｍ成長し、更にTEOS
とＯ3を熱反応させたカバレージの良いシリコン酸化膜
を約0.4μｍ成長させ第２の層間絶縁膜17とした後（第
１図（ｂ））、第１の配線段差部の層間絶縁膜を平坦化
する為にRIE等で0.45μｍ程度エッチバックし（第１図
（ｃ））、次に塗布ガラス膜18を披着し約400℃でアニ
ール後フォトエッチングによりスルーホールを開孔し、
第２の配線となるAl合金19とTiNキャップメタル20を積
層させ（第１図（ｄ））、エッチング後パシベーション
膜を堆積させ外部電極取り出し用のパッド部を開孔し
た。
このようにしてなる半導体装置は、第１の配線スペー
スが実効的に広がり特に0.8〜1.2μｍ領域底部の第１の
層間絶縁膜16の付き回りが良くなった結果、第２の層間
絶縁膜17のボイドがなくなり、エッチバックや塗布ガラ
スの様な平坦処理を行なってもクラック等の問題も改善
された上、信頼性の向上や配線間容量の低下により回路
の応答性の向上も図れた。
スが実効的に広がり特に0.8〜1.2μｍ領域底部の第１の
層間絶縁膜16の付き回りが良くなった結果、第２の層間
絶縁膜17のボイドがなくなり、エッチバックや塗布ガラ
スの様な平坦処理を行なってもクラック等の問題も改善
された上、信頼性の向上や配線間容量の低下により回路
の応答性の向上も図れた。
尚、Al合金13をサイドエッチングする為のテトラメチ
ルアンモニウムヒドラキシド水溶液はエッチ速度の制御
性が良くキャップメタルが犯されないので用いたが、こ
のような有機アルカリに限らず、KOHやH3PO4トCH3COOH
等の薄い混合水溶液によるものや、ドライエッチングも
応用可能である。
ルアンモニウムヒドラキシド水溶液はエッチ速度の制御
性が良くキャップメタルが犯されないので用いたが、こ
のような有機アルカリに限らず、KOHやH3PO4トCH3COOH
等の薄い混合水溶液によるものや、ドライエッチングも
応用可能である。
又、他の実施例として第３図、第４図の如く、マイグ
レーション向上やAlが不純物接合への突き抜けを防ぐ
為、TiN23、更にはその下にTi24をバリアメタルとしてA
l合金の下に敷いたものについても適用したが、前記と
同様に信頼性や電気特性の向上が図れた。ここで、25は
不純物層、26は不純物層に自己整合的に形成したTiシリ
サイド層である。
レーション向上やAlが不純物接合への突き抜けを防ぐ
為、TiN23、更にはその下にTi24をバリアメタルとしてA
l合金の下に敷いたものについても適用したが、前記と
同様に信頼性や電気特性の向上が図れた。ここで、25は
不純物層、26は不純物層に自己整合的に形成したTiシリ
サイド層である。
本発明は、実施例のMOSICに限らず、バイポーラやDMO
S及びこれらを組み合わせたICにも適用でき、又キャッ
プメタル、バリアメタルとしては、他にＷ、Mo、CoやCr
の様な高融点金属やその窒化物、ケイ素物等の化合物を
用いることもできる。更に主配線としては、Al-Cuの他
に純AlやSi、Ti、Pt等価金属、ケイ化物や半導体物質を
含む２元系以上の合金でも応用可能である。
S及びこれらを組み合わせたICにも適用でき、又キャッ
プメタル、バリアメタルとしては、他にＷ、Mo、CoやCr
の様な高融点金属やその窒化物、ケイ素物等の化合物を
用いることもできる。更に主配線としては、Al-Cuの他
に純AlやSi、Ti、Pt等価金属、ケイ化物や半導体物質を
含む２元系以上の合金でも応用可能である。
以上の様に本発明によれば、MOS-LSI等に於ける積層
配線の上層より下層を細くした断面構造とし、この上に
積層される層間絶縁膜や配線の付き回り、平坦性を向上
し、デザインルールを変更する事なく電気特性や信頼性
の向上がなされ、より微細化、多機能化された半導体装
置の供給に寄与出来るものである。
配線の上層より下層を細くした断面構造とし、この上に
積層される層間絶縁膜や配線の付き回り、平坦性を向上
し、デザインルールを変更する事なく電気特性や信頼性
の向上がなされ、より微細化、多機能化された半導体装
置の供給に寄与出来るものである。
第１図（ａ）〜（ｄ）、第２図、第３図は、それぞれ本
発明による半導体装置の実施例を示す概略断面図であ
る。 第４図（ａ）〜（ｄ）は、それぞれ従来の半導体装置に
係わる概略断面図である。 11……半導体基板 12……フィールド絶縁膜 13、19……Al合金 14、20……キャップメタル 15……フォトレジスト 16……第１の層間絶縁膜 17……第２の層間絶縁膜 18……塗布ガラス 21……ボイド 22……気泡 23……TiN 24……Ti 25……不純物層 26……Tiシリサイド層
発明による半導体装置の実施例を示す概略断面図であ
る。 第４図（ａ）〜（ｄ）は、それぞれ従来の半導体装置に
係わる概略断面図である。 11……半導体基板 12……フィールド絶縁膜 13、19……Al合金 14、20……キャップメタル 15……フォトレジスト 16……第１の層間絶縁膜 17……第２の層間絶縁膜 18……塗布ガラス 21……ボイド 22……気泡 23……TiN 24……Ti 25……不純物層 26……Tiシリサイド層
Claims (2)
- 【請求項１】アルミニウムを含む第１導電膜と、前記第
１導電膜上の第２導電膜とからなる複数の積層配線を有
する半導体装置において、 第１の配線幅を有する前記第１導電膜、前記第１の配線
幅より広い第２の配線幅を有する前記第２導電膜と、 前記複数の積層配線の間隙に、プラズマTEOSで形成され
たシリコン酸化膜からなる第１の層間絶縁膜と、前記第
１の層間絶縁膜上にオゾンTEOSで形成されたシリコン酸
化膜からなる第２の層間絶縁膜とを備えたことを特徴と
する半導体装置。 - 【請求項２】半導体基板上方に第１絶縁膜を形成する工
程、 第１の配線幅を有する第１導電膜と前記第１導電膜上の
前記第１の配線幅より広い第２の配線幅を有する第２導
電膜からなる複数の積層配線を形成する工程、 前記複数の積層配線および前記第１絶縁膜上にプラズマ
TEOSにより第２絶縁膜を形成する工程、 前記第２絶縁膜上にオゾンTEOSにより第３絶縁膜を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949189A JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949189A JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131032A JPH03131032A (ja) | 1991-06-04 |
| JP2874216B2 true JP2874216B2 (ja) | 1999-03-24 |
Family
ID=17473179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26949189A Expired - Lifetime JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874216B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107140A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | 多層配線半導体装置とその製造方法 |
| GB2575888B (en) * | 2018-10-03 | 2020-09-23 | X Fab Sarawak Sdn Bhd | Improvements relating to passivation layers |
-
1989
- 1989-10-17 JP JP26949189A patent/JP2874216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03131032A (ja) | 1991-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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