JP2753098B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2753098B2 JP2753098B2 JP2057210A JP5721090A JP2753098B2 JP 2753098 B2 JP2753098 B2 JP 2753098B2 JP 2057210 A JP2057210 A JP 2057210A JP 5721090 A JP5721090 A JP 5721090A JP 2753098 B2 JP2753098 B2 JP 2753098B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に２層金
属配線層を形成する方法に関する。
属配線層を形成する方法に関する。
従来の技術 ゲートアレイ，スタンダードセルを初めとして、マイ
コン，ロジック用のMOSLSIは、２層Al配線が、広く利用
されている。特に、DA化が進むにつれて、２層Al配線を
利用する割合は今後、益々増加する傾向にある。
コン，ロジック用のMOSLSIは、２層Al配線が、広く利用
されている。特に、DA化が進むにつれて、２層Al配線を
利用する割合は今後、益々増加する傾向にある。
第２図（ａ）〜（ｄ）に従来例の２層配線層形成の工
程断面図を示す。単一の半導体基板11内へ作り込まれた
半導体素子の２層配線形成を行なうにあたり、酸化シリ
コン膜12の上にAl−Si又はAl−Si−Cu合金膜13を周知の
スタッパ法で堆積した後、周知のドライエッチング法を
用いて、１層目の金属配線パターンを形成する（第２図
ａ）。次に層間絶縁膜として例えばプラズマ酸化膜14を
成長させ、さらに、SOG（回転塗布法により形成した酸
化膜）15により平坦化を行なった後、PSG膜16を成長さ
せる（第２図ｂ）。次にレジストをマスクにしてドライ
エッチングによりバイアホールを形成する（第２図
ｃ）。最後に、２層目の配線として、Al−SiまたはAl−
Si−Cu膜17をスパッタ法にて堆積させ、所望の配線パタ
ーンを形成する（第２図ｄ）。
程断面図を示す。単一の半導体基板11内へ作り込まれた
半導体素子の２層配線形成を行なうにあたり、酸化シリ
コン膜12の上にAl−Si又はAl−Si−Cu合金膜13を周知の
スタッパ法で堆積した後、周知のドライエッチング法を
用いて、１層目の金属配線パターンを形成する（第２図
ａ）。次に層間絶縁膜として例えばプラズマ酸化膜14を
成長させ、さらに、SOG（回転塗布法により形成した酸
化膜）15により平坦化を行なった後、PSG膜16を成長さ
せる（第２図ｂ）。次にレジストをマスクにしてドライ
エッチングによりバイアホールを形成する（第２図
ｃ）。最後に、２層目の配線として、Al−SiまたはAl−
Si−Cu膜17をスパッタ法にて堆積させ、所望の配線パタ
ーンを形成する（第２図ｄ）。
発明が解決しようとする課題 ２層Al配線形成において、バイアホールを開けた際、
１層目のAl合金膜13は大気中にさらされるために、表面
が酸化され、アルミナ膜に変わってしまい、このまま２
層目のAl合金膜17を堆積すれば、バイアホールのコンタ
クト低下が非常に大きくなる。このため通常は、２層目
のAl合金膜17を堆積する前にRFスパッタエッチングをし
て１層目のAl合金膜の表面のアルミナ膜を除去してい
る。
１層目のAl合金膜13は大気中にさらされるために、表面
が酸化され、アルミナ膜に変わってしまい、このまま２
層目のAl合金膜17を堆積すれば、バイアホールのコンタ
クト低下が非常に大きくなる。このため通常は、２層目
のAl合金膜17を堆積する前にRFスパッタエッチングをし
て１層目のAl合金膜の表面のアルミナ膜を除去してい
る。
しかしながら、スッパッター時の残留ガスのO2,H2Oに
より、RFスパッタエッチングをしてもアルミナ膜が残
り、バイアホールのコンタクト抵抗が大きくばらつく問
題が発生する。さらに、スパッターによりAl膜のステッ
プカバレージが悪く、特に微細化が進むにつれて、２層
目のステップカバレージが悪く、歩留り，信頼性の上で
も問題となる。
より、RFスパッタエッチングをしてもアルミナ膜が残
り、バイアホールのコンタクト抵抗が大きくばらつく問
題が発生する。さらに、スパッターによりAl膜のステッ
プカバレージが悪く、特に微細化が進むにつれて、２層
目のステップカバレージが悪く、歩留り，信頼性の上で
も問題となる。
課題を解決するための手段 本発明は、バイアホール形成後、２層目の金属膜とし
てCVD法によりAl膜を成長させ、その上にスパッタ法に
よりAl−SiまたはAl−Si−Cu合金膜を堆積することによ
り形成したAl合金膜をパターニングして２層Al配線を形
成するものである。
てCVD法によりAl膜を成長させ、その上にスパッタ法に
よりAl−SiまたはAl−Si−Cu合金膜を堆積することによ
り形成したAl合金膜をパターニングして２層Al配線を形
成するものである。
作用 この方法によれば、CVDAl膜を２層目のAl合金膜の下
層に用いるため、ステップカバレージがよく、したがっ
て上層のスパッタAl合金膜のカバレージもよくなり、信
頼性の高い２層目のAl配線が形成できる。さらに、CVD
法でAl膜を堆積する場合、還元反応によりAlの自然酸化
膜を取り除く事ができ、コンタクト抵抗のばらつきが低
減できる。又、CVD法によりAl膜単独で形成する場合、
表面の荒れ、比抵抗が高い等の欠点があるが、上層のス
パッタAl合金膜を用いた２層構造の膜とすることで、こ
のような欠点は改善される。
層に用いるため、ステップカバレージがよく、したがっ
て上層のスパッタAl合金膜のカバレージもよくなり、信
頼性の高い２層目のAl配線が形成できる。さらに、CVD
法でAl膜を堆積する場合、還元反応によりAlの自然酸化
膜を取り除く事ができ、コンタクト抵抗のばらつきが低
減できる。又、CVD法によりAl膜単独で形成する場合、
表面の荒れ、比抵抗が高い等の欠点があるが、上層のス
パッタAl合金膜を用いた２層構造の膜とすることで、こ
のような欠点は改善される。
実施例 以下に本発明の一実施例について第１図（ａ）〜
（ｆ）の工程順断面図により、詳しく説明する。
（ｆ）の工程順断面図により、詳しく説明する。
単一の半導体基板１内へ作り込まれた半導体素子の２
層金属配線を行なうにあたり、酸化シリコン膜２の上に
Al−Si又はAl−Si−Cu合金膜を周知のスパッタ法で厚さ
0.8〜1.0μｍ堆積した後、周知のドライエッチング法を
用いて、１層目の金属配線パターンを形成する（第１図
ａ）。次に層間絶縁膜として例えばプラズマ酸化膜４を
約4000Å成長させ、シラノールの回転塗布法によりSOG5
で平坦化を行なった後、常圧CVD法で約2500ÅのPSG膜６
を成長させる（第１図ｂ）。さらに、レジストをマスク
にして周知のドライエッチング法によりバイアホールを
形成する（第１図ｃ）。次に、トリイソブチルAlやトリ
エチルAl等の有機金属化合物のCVD法により厚さ約0.4〜
0.5μｍのAl膜７を堆積し（第１図ｄ）、その上にスパ
ッタ法により厚さ0.4〜0.5μｍのAl−Si又はAl−Si−Cu
合金膜８を堆積した後、レジストをマスクにして、ハロ
ゲン系ガスによりドライエッチングする（第１図ｅ）。
最終にフォーミングガス中にて450℃の熱処理を施す
と、上記のAl膜７およびAl−Si又はAl−Si−Cu合金膜８
の２層膜は単一濃度のAl−Si又はAl−Si−Cu膜に変換す
る（第１図ｆ）。
層金属配線を行なうにあたり、酸化シリコン膜２の上に
Al−Si又はAl−Si−Cu合金膜を周知のスパッタ法で厚さ
0.8〜1.0μｍ堆積した後、周知のドライエッチング法を
用いて、１層目の金属配線パターンを形成する（第１図
ａ）。次に層間絶縁膜として例えばプラズマ酸化膜４を
約4000Å成長させ、シラノールの回転塗布法によりSOG5
で平坦化を行なった後、常圧CVD法で約2500ÅのPSG膜６
を成長させる（第１図ｂ）。さらに、レジストをマスク
にして周知のドライエッチング法によりバイアホールを
形成する（第１図ｃ）。次に、トリイソブチルAlやトリ
エチルAl等の有機金属化合物のCVD法により厚さ約0.4〜
0.5μｍのAl膜７を堆積し（第１図ｄ）、その上にスパ
ッタ法により厚さ0.4〜0.5μｍのAl−Si又はAl−Si−Cu
合金膜８を堆積した後、レジストをマスクにして、ハロ
ゲン系ガスによりドライエッチングする（第１図ｅ）。
最終にフォーミングガス中にて450℃の熱処理を施す
と、上記のAl膜７およびAl−Si又はAl−Si−Cu合金膜８
の２層膜は単一濃度のAl−Si又はAl−Si−Cu膜に変換す
る（第１図ｆ）。
発明の効果 本発明の半導体製造方法によれば、２層目のAl配線と
して、CVD法によるAl膜とスパッタ法によるAl−Si又はA
l−Si−Cu合金膜の２層膜を用いているため、バイアホ
ール抵抗が低く、かつばらつきも低減することができ
る。又、ステップカバレージもよくなり、微細２層Al配
線の歩留向上，信頼性向上が容易に実現できる。
して、CVD法によるAl膜とスパッタ法によるAl−Si又はA
l−Si−Cu合金膜の２層膜を用いているため、バイアホ
ール抵抗が低く、かつばらつきも低減することができ
る。又、ステップカバレージもよくなり、微細２層Al配
線の歩留向上，信頼性向上が容易に実現できる。
第１図（ａ）〜（ｆ）は本発明の一実施例の工程順断面
図、第２図（ａ）〜（ｄ）は従来の２層金属配線層の形
成方法を示す工程順断面図である。 1,11……半導体基板、2,12……酸化シリコン膜、3,13…
…スパッタAl−Si又はAl−Si−Cu膜、4,14……プラズマ
酸化膜、5,15……SOG（回転塗布法により形成した酸化
膜）、6,16……PSG膜、７……CVDAl膜、8,17……スパッ
タAl−Si又はAl−Si−Cu膜。
図、第２図（ａ）〜（ｄ）は従来の２層金属配線層の形
成方法を示す工程順断面図である。 1,11……半導体基板、2,12……酸化シリコン膜、3,13…
…スパッタAl−Si又はAl−Si−Cu膜、4,14……プラズマ
酸化膜、5,15……SOG（回転塗布法により形成した酸化
膜）、6,16……PSG膜、７……CVDAl膜、8,17……スパッ
タAl−Si又はAl−Si−Cu膜。
Claims (1)
- 【請求項１】１層目の金属膜をパターニングした後、前
記１層目の金属膜の表面に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、バイアホールを形成する工程
と、前記１層目の金属膜の表面と前記バイアホールの内
壁面に２層目の金属膜を形成する工程とを備え、前記１
層目の金属膜が、スパッタ法により形成したAl−Siまた
はAl−Si−Cu合金膜であり、前記２層目の金属膜が、下
層がCVD法により形成されたAl膜、上層がスパッタ法に
より形成されたAl−SiまたはAl−Si−Cu合金膜である２
層構造の金属膜であることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057210A JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057210A JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257928A JPH03257928A (ja) | 1991-11-18 |
| JP2753098B2 true JP2753098B2 (ja) | 1998-05-18 |
Family
ID=13049155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057210A Expired - Lifetime JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342790A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229350A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-03-08 JP JP2057210A patent/JP2753098B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229350A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257928A (ja) | 1991-11-18 |
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