JPH03257928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03257928A JPH03257928A JP5721090A JP5721090A JPH03257928A JP H03257928 A JPH03257928 A JP H03257928A JP 5721090 A JP5721090 A JP 5721090A JP 5721090 A JP5721090 A JP 5721090A JP H03257928 A JPH03257928 A JP H03257928A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に２層金属
配線層を形成する方法に関する。
配線層を形成する方法に関する。
従来の技術
ゲートアレイ、スタンダードセルを初めとして、マイコ
ン、ロジック用のＭＯ８ＬＳＩは、２層Ａｌ配線が、広
く利用されている。特に、ＤＡ化が進むにつれて、２層
Ａｌ配線を利用する割合は今後、益々増加する傾向にあ
る。
ン、ロジック用のＭＯ８ＬＳＩは、２層Ａｌ配線が、広
く利用されている。特に、ＤＡ化が進むにつれて、２層
Ａｌ配線を利用する割合は今後、益々増加する傾向にあ
る。
第２図（ａ）〜（ｄ）に従来例の２層配線層形威の工程
断面図を示す。単一の半導体基板１１内へ作り込まれた
半導体素子の２層配線形成を行なうにあたり、酸化シリ
コン膜１２の上にＡｌ−３ｉ又はＡｔ −３１−Ｃｕ合
金膜１３を周知のスパッタ法で堆積した後、周知のドラ
イエツチング法を用いて、第１層目の金属配線パターン
を形成する。（第２図ａ）。次に眉間膜として例えばプ
ラズマ酸化膜１４を成長させ、５ＯＧ１５により平坦化
を行なった後、ＰＳＧＳ上膜を成長させる（第２図ｂ〉
。次にレジストをマスクにしてドライエツチングにより
バイアホールを形成する（第２図Ｃ）。最後に、２層目
の配線として、Ａｌ−ＳｉまたはＡｌ −８１−Ｃｕ膜
１７をスパッタ法にて堆積させ、所望の配線パターンを
形成する（第２図ｄ）。
断面図を示す。単一の半導体基板１１内へ作り込まれた
半導体素子の２層配線形成を行なうにあたり、酸化シリ
コン膜１２の上にＡｌ−３ｉ又はＡｔ −３１−Ｃｕ合
金膜１３を周知のスパッタ法で堆積した後、周知のドラ
イエツチング法を用いて、第１層目の金属配線パターン
を形成する。（第２図ａ）。次に眉間膜として例えばプ
ラズマ酸化膜１４を成長させ、５ＯＧ１５により平坦化
を行なった後、ＰＳＧＳ上膜を成長させる（第２図ｂ〉
。次にレジストをマスクにしてドライエツチングにより
バイアホールを形成する（第２図Ｃ）。最後に、２層目
の配線として、Ａｌ−ＳｉまたはＡｌ −８１−Ｃｕ膜
１７をスパッタ法にて堆積させ、所望の配線パターンを
形成する（第２図ｄ）。
発明が解決しようとする課題
２層Ａｌ配線形成において、バイアホールを開けた際、
第１層目のＡ２合金膜１３は大気中にさらされるために
、表面が酸化され、アルミナ膜に変わってしまい、この
まま第２層目のＡｌ合金膜１７を堆積すれば、バイアホ
ールのコンタクト抵抗が非常に大きくなる。このため通
常は、第２層目のＡｌ合金膜１７を堆積する前にＲＦス
パッタエツチングをして表面のアルミナ膜を除去してい
る。
第１層目のＡ２合金膜１３は大気中にさらされるために
、表面が酸化され、アルミナ膜に変わってしまい、この
まま第２層目のＡｌ合金膜１７を堆積すれば、バイアホ
ールのコンタクト抵抗が非常に大きくなる。このため通
常は、第２層目のＡｌ合金膜１７を堆積する前にＲＦス
パッタエツチングをして表面のアルミナ膜を除去してい
る。
しかしながら、スパッター時の残留ガスの０２゜Ｈ２０
により、ＲＦスパッタエツチングをしてもアルミナ膜が
残り、バイアホールのコンタクト抵抗が大きくばらつく
問題が発生する。さらに、スパッターによるＡＱ膜のス
テップカバレージが悪く、特に微細化が進むにつれて、
２層目のステップカバレージが悪く、歩留り、信頼性の
上でも問題となる。
により、ＲＦスパッタエツチングをしてもアルミナ膜が
残り、バイアホールのコンタクト抵抗が大きくばらつく
問題が発生する。さらに、スパッターによるＡＱ膜のス
テップカバレージが悪く、特に微細化が進むにつれて、
２層目のステップカバレージが悪く、歩留り、信頼性の
上でも問題となる。
課題を解決するための手段
本発明は、バイアホール形成後、ＣＶＤ法によりＡｌｌ
Ｉを成長させ、その上にスパッタ法によりＡｌ−３ｉま
たはＡｌ−Ｓｉ −Ｃｕ合金膜を堆積することにより形
成したＡｌ合金膜をパターニングして２層１配線を形成
するものである。
Ｉを成長させ、その上にスパッタ法によりＡｌ−３ｉま
たはＡｌ−Ｓｉ −Ｃｕ合金膜を堆積することにより形
成したＡｌ合金膜をパターニングして２層１配線を形成
するものである。
作用
この方法によれば、ＣＶＤＡＣ膜を第２層目のＡｌ合金
膜の下層に用いるため、ステップカバレージがよく、し
たがって上層のスパッタＡｌ合金膜のカバレージもよく
なり、信頼性の高い第２Ａｌ配線が形成できる。さらに
、ＣＶＤ法でＡＱ膜を堆積する場合、還元反応によりＡ
ｌの自然酸化膜を取り除く事ができ、コンタクト抵抗の
ばらつきが低減できる。又、ＣＶＤＡＣＨ単独で形成す
る場合、表面の荒れ、比抵抗が高い等の欠点があるが、
上層のスパッタＡＱ合金膜を用いた２層構造の膜とする
ことで、このような欠点は改善される。
膜の下層に用いるため、ステップカバレージがよく、し
たがって上層のスパッタＡｌ合金膜のカバレージもよく
なり、信頼性の高い第２Ａｌ配線が形成できる。さらに
、ＣＶＤ法でＡＱ膜を堆積する場合、還元反応によりＡ
ｌの自然酸化膜を取り除く事ができ、コンタクト抵抗の
ばらつきが低減できる。又、ＣＶＤＡＣＨ単独で形成す
る場合、表面の荒れ、比抵抗が高い等の欠点があるが、
上層のスパッタＡＱ合金膜を用いた２層構造の膜とする
ことで、このような欠点は改善される。
実施例
以下に本発明の一実施例について第１図（ａ）〜（ｆ）
の工程順断面図により、詳しく説明する。
の工程順断面図により、詳しく説明する。
単一の半導体基板１内へ作り込まれた半導体素子の２層
金属配線を行なうにあたり、酸化シリコン膜２の上にＡ
ｌ−３ｉ又はＡｌ −８１−Ｃｕ合金膜を周知のスパッ
タ法で厚さ０．８〜１．０μｍ堆積した後、周知のドラ
イエツチング法を用いて、第１層目の金属配線パターン
を形成する（第１図ａ）。次に眉間膜として例えばプラ
ズマ酸化膜４を約４０００Ａ成長させ、シラノールの回
転塗布法により５ＯＧ５で平坦化を行なった後、常圧Ｃ
ＶＤ法で約２５００ＡのＰＳＧ膜６を成長させる（第１
図ｂ）。さらに、レジストをマスクにして周知ｂドライ
エツチング法によりバイアホールを形成する（第１図Ｃ
〉。次に、トリイソブチルＡｌやトリエチルＡｌ等の有
機金属化合物のＣＶＤ法により厚さ約０．４〜０．５μ
ｍのＡｌ膜７を堆積しく第１図ｄ）、その上にスパッタ
法により厚さ０．４〜０．５μｍのＡｌ−Ｓｉ又はＡｌ
−５ｉ−Ｃｕ合金膜８を堆積した後、レジストをマスク
にして、ハロゲン系ガスによりドライエッチする（第１
図ｅ〉。最終にフォーミングガス中にて４５０℃の熱処
理を施すと、上記のｉ ［７およびＡＱ−Ｓｉ又はＡｌ
−３１−Ｃｕ合金膜８の２層膜は単一濃度のＡｌ−Ｓｉ
又はＡｌ−３ｉ−Ｃｕ膜に変換する（第１図ｆ）。
金属配線を行なうにあたり、酸化シリコン膜２の上にＡ
ｌ−３ｉ又はＡｌ −８１−Ｃｕ合金膜を周知のスパッ
タ法で厚さ０．８〜１．０μｍ堆積した後、周知のドラ
イエツチング法を用いて、第１層目の金属配線パターン
を形成する（第１図ａ）。次に眉間膜として例えばプラ
ズマ酸化膜４を約４０００Ａ成長させ、シラノールの回
転塗布法により５ＯＧ５で平坦化を行なった後、常圧Ｃ
ＶＤ法で約２５００ＡのＰＳＧ膜６を成長させる（第１
図ｂ）。さらに、レジストをマスクにして周知ｂドライ
エツチング法によりバイアホールを形成する（第１図Ｃ
〉。次に、トリイソブチルＡｌやトリエチルＡｌ等の有
機金属化合物のＣＶＤ法により厚さ約０．４〜０．５μ
ｍのＡｌ膜７を堆積しく第１図ｄ）、その上にスパッタ
法により厚さ０．４〜０．５μｍのＡｌ−Ｓｉ又はＡｌ
−５ｉ−Ｃｕ合金膜８を堆積した後、レジストをマスク
にして、ハロゲン系ガスによりドライエッチする（第１
図ｅ〉。最終にフォーミングガス中にて４５０℃の熱処
理を施すと、上記のｉ ［７およびＡＱ−Ｓｉ又はＡｌ
−３１−Ｃｕ合金膜８の２層膜は単一濃度のＡｌ−Ｓｉ
又はＡｌ−３ｉ−Ｃｕ膜に変換する（第１図ｆ）。
発明の効果
本発明の半導体製造方法によれば、２層目のＡ［配線と
して、ＣＶＤＡＣ膜とスパッタＡｌ−Ｓｉ又はＡｌ−Ｓ
ｉ −Ｃｕ合金膜の２層膜を用いているため、バイアホ
ール抵抗が低く、かつばらつきも低減することができる
。又、ステップカバレージもよくなり、微細２層Ａｌ配
線の歩留向上、信頼性向上が容易に実現できる。
して、ＣＶＤＡＣ膜とスパッタＡｌ−Ｓｉ又はＡｌ−Ｓ
ｉ −Ｃｕ合金膜の２層膜を用いているため、バイアホ
ール抵抗が低く、かつばらつきも低減することができる
。又、ステップカバレージもよくなり、微細２層Ａｌ配
線の歩留向上、信頼性向上が容易に実現できる。
第１図（ａ）〜げ）は本発明の一実施例の工程順断面図
、第２図（ａ）〜（ｄ）は従来の２層金属配線層の形成
方法を示す工程順断面図である。 ｌ、１１・・・・・・半導体基板、２，１２・・・・・
・酸化シリコン膜、３，１３・・・・・・スパッタＡｌ
−３ｉ又はＡｌＳｉ−Ｃｕ膜、４，１４・・・・・・プ
ラズマ酸化膜、５．１５・・・・・・５ＯＧ（回転塗布
法により形成した酸化膜） 、６ 、１６・−・・・・
Ｐ Ｓ Ｇ膜、７ ・・−・・ＣＶ Ｄ Ａ ｅ膜、８
，１７・・・・・・スパッタＡＱ−３ｉ又はｌ−５ｉ−
Ｃｕ膜。
、第２図（ａ）〜（ｄ）は従来の２層金属配線層の形成
方法を示す工程順断面図である。 ｌ、１１・・・・・・半導体基板、２，１２・・・・・
・酸化シリコン膜、３，１３・・・・・・スパッタＡｌ
−３ｉ又はＡｌＳｉ−Ｃｕ膜、４，１４・・・・・・プ
ラズマ酸化膜、５．１５・・・・・・５ＯＧ（回転塗布
法により形成した酸化膜） 、６ 、１６・−・・・・
Ｐ Ｓ Ｇ膜、７ ・・−・・ＣＶ Ｄ Ａ ｅ膜、８
，１７・・・・・・スパッタＡＱ−３ｉ又はｌ−５ｉ−
Ｃｕ膜。
Claims (2)
- （１）１層目の金属膜をパターンニングした後、上記１
層目の金属膜の表面に層間絶縁膜を形成する工程と、上
記層間絶縁膜に、バイアホールを形成する工程と、上記
１層目の表面と上記バイアホールの内壁面に２層目の金
属膜を形成する工程とを備え、上記１層目の金属膜が、
スパッタ法により形成したＡｌ−Ｓｉ合金またはＡｌ−
Ｓｉ−Ｃｕ合金膜であり、２層目の金属膜が、下層がＡ
ｌ膜、上層がＡｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕ合金膜
である２層構造の金属膜であることを特徴とする半導体
装置の製造方法。 - （２）２層目の金属膜の下層のＡｌ膜がＣＶＤ法により
形成され、上層のＡｌ−ＳｉまたはＡｌＳｉ−Ｃｕ合金
膜がスパッタ法で形成されることを特徴とする特許請求
の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057210A JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057210A JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257928A true JPH03257928A (ja) | 1991-11-18 |
| JP2753098B2 JP2753098B2 (ja) | 1998-05-18 |
Family
ID=13049155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057210A Expired - Lifetime JP2753098B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753098B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342790A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229350A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-03-08 JP JP2057210A patent/JP2753098B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229350A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342790A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753098B2 (ja) | 1998-05-18 |
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