JPH0418701B2 - - Google Patents
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- JPH0418701B2 JPH0418701B2 JP60123002A JP12300285A JPH0418701B2 JP H0418701 B2 JPH0418701 B2 JP H0418701B2 JP 60123002 A JP60123002 A JP 60123002A JP 12300285 A JP12300285 A JP 12300285A JP H0418701 B2 JPH0418701 B2 JP H0418701B2
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- layer wiring
- forming
- insulating film
- film
- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/937—Hillock prevention
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多
層配線技術に使用されるものである。
層配線技術に使用されるものである。
一般に、高集積化や高速化のため、パターン寸
法の微細化が重要なポイントになつている。特に
多層配線工程では配線幅、間隔の微細化が進み、
これに伴いスルーホール寸法も微細化されてい
る。従つて、現在では主としてスルーホールの形
成はオーバーエツチングをしてもサイドエツチン
グ量が少なく、エツチング制御性の高い反応性イ
オンエツチング（RIE）により行われている。
法の微細化が重要なポイントになつている。特に
多層配線工程では配線幅、間隔の微細化が進み、
これに伴いスルーホール寸法も微細化されてい
る。従つて、現在では主としてスルーホールの形
成はオーバーエツチングをしてもサイドエツチン
グ量が少なく、エツチング制御性の高い反応性イ
オンエツチング（RIE）により行われている。
従来、スルーホール形成技術を用いた半導体装
置は例えば第３図ａ〜ｄに示す如く製造されてい
る。
置は例えば第３図ａ〜ｄに示す如く製造されてい
る。
まず、表面に熱シリコン酸化膜を有する半導体
基板１上に厚さ1.0μｍのAl−Siからなる第１層配
線２を形成する。つづいて、全面にプラズマ−
SiN膜（以下、ｐ−SiN膜と呼ぶ）３を形成する
（第３図ａ図示）。次いで、平坦化のためシリカフ
イルム溶液を塗布し、熱処理を行ない、厚さ0.4μ
ｍのシリカ絶縁膜４を形成する（第３図ｂ図示）。
更に、通常のフオトリソグラフイ法によりフオト
レジストにパターンを形成し、レジストパターン
５を形成する。しかる後、このレジストパターン
５をマスクとしてRIEにより、前記シリカ絶縁膜
４、ｐ−SiN膜３を選択的にエツチングしてスル
ーホール６を形成する（第３図ｃ図示）。ひきつ
づき、O2プラズマにより前記レジストパターン
５を除去した後、通常のスパツタ法により例えば
Al−Siを厚さ1.0μｍ蒸着し、パターニングして第
２層配線７を形成して２層配線構造の半導体装置
を製造する（第３図ｄ図示）。
基板１上に厚さ1.0μｍのAl−Siからなる第１層配
線２を形成する。つづいて、全面にプラズマ−
SiN膜（以下、ｐ−SiN膜と呼ぶ）３を形成する
（第３図ａ図示）。次いで、平坦化のためシリカフ
イルム溶液を塗布し、熱処理を行ない、厚さ0.4μ
ｍのシリカ絶縁膜４を形成する（第３図ｂ図示）。
更に、通常のフオトリソグラフイ法によりフオト
レジストにパターンを形成し、レジストパターン
５を形成する。しかる後、このレジストパターン
５をマスクとしてRIEにより、前記シリカ絶縁膜
４、ｐ−SiN膜３を選択的にエツチングしてスル
ーホール６を形成する（第３図ｃ図示）。ひきつ
づき、O2プラズマにより前記レジストパターン
５を除去した後、通常のスパツタ法により例えば
Al−Siを厚さ1.0μｍ蒸着し、パターニングして第
２層配線７を形成して２層配線構造の半導体装置
を製造する（第３図ｄ図示）。
（背景技術の問題点）
しかしながら、従来技術によれば以下に示す問
題点を有する。
題点を有する。
スルーホール６での第２配線７のカバーレー
ジを良好なものとし、段切れを防止するために
は、スルーホール６の内段差に45〜55度程度の
テーパーを形成する必要がある。しかし、実際
は被エツチング材（ｐ−SiN）に対するレジス
トパターン５の選択比、エツチング速度、エツ
チング状態の安定性等の問題から、テーパー角
は65〜75度程度となる。このため、スルーホー
ル６内段差部での第２層配線７の膜厚はフイー
ルド部の20〜40％程度しかなく（第４図のＡ）、
また動作電流の集中等によるマイグレーシヨン
などにより断線が生じる（同図のＢ）。
ジを良好なものとし、段切れを防止するために
は、スルーホール６の内段差に45〜55度程度の
テーパーを形成する必要がある。しかし、実際
は被エツチング材（ｐ−SiN）に対するレジス
トパターン５の選択比、エツチング速度、エツ
チング状態の安定性等の問題から、テーパー角
は65〜75度程度となる。このため、スルーホー
ル６内段差部での第２層配線７の膜厚はフイー
ルド部の20〜40％程度しかなく（第４図のＡ）、
また動作電流の集中等によるマイグレーシヨン
などにより断線が生じる（同図のＢ）。
スルホールの微細化のためRIEを使用してい
るが、テーパーを付ける必要から層間絶縁膜の
厚さが1.0μｍ以上ある場合ではレジストパター
ンの後退のために生じるエツチング寸法バラツ
キが大きく（例えば1.0μｍの層間絶縁膜で片側
2δで約0.5μｍ）、実際上微細化が困難である。
つまり、マスク上2μｍのスルーホールは、エ
ツチング後寸法が最大3.0μｍまでバラツクこと
になる（第５図図示）。なお、同図において、
L1のエツチング後のシリカ絶縁膜４／ｐ−SiN
膜３のスルーホールの開口径の大きさを、L2
はPEP後のシリカ絶縁膜４／ｐ−SiN膜３のス
ルーホールのレジストパターンの開口径の大き
さを夫々示す。
るが、テーパーを付ける必要から層間絶縁膜の
厚さが1.0μｍ以上ある場合ではレジストパター
ンの後退のために生じるエツチング寸法バラツ
キが大きく（例えば1.0μｍの層間絶縁膜で片側
2δで約0.5μｍ）、実際上微細化が困難である。
つまり、マスク上2μｍのスルーホールは、エ
ツチング後寸法が最大3.0μｍまでバラツクこと
になる（第５図図示）。なお、同図において、
L1のエツチング後のシリカ絶縁膜４／ｐ−SiN
膜３のスルーホールの開口径の大きさを、L2
はPEP後のシリカ絶縁膜４／ｐ−SiN膜３のス
ルーホールのレジストパターンの開口径の大き
さを夫々示す。
本発明は上記事情に鑑みてなされたもので、配
線の膜減りや段切れを生じることなく、微細なス
ルーホールを形成できる半導体装置の製造方法を
提供することを目的とする。
線の膜減りや段切れを生じることなく、微細なス
ルーホールを形成できる半導体装置の製造方法を
提供することを目的とする。
本願第１の発明及び第２の発明は、夫々第１層
配線と第２層配線とが接触する部分にヒロツクを
形成することにより、配線の膜減りや段切れを生
じることなく、微細なスルーホールを形成するこ
とを図つたものである。即ち、第１の発明は、半
導体基板上に第１の絶縁膜を介して第１層配線を
形成する工程と、前記第１層配線上に選択的にヒ
ロツクを形成する工程と、全面に第２の絶縁膜を
形成する工程と、前記ヒロツクを利用して前記ヒ
ロツク上の第２の絶縁膜を選択的に除去し、コン
タクト部を自己整合的に形成する工程と、前記第
１層配線に接続する第２層配線を形成する工程と
を具備することを特徴とする。
配線と第２層配線とが接触する部分にヒロツクを
形成することにより、配線の膜減りや段切れを生
じることなく、微細なスルーホールを形成するこ
とを図つたものである。即ち、第１の発明は、半
導体基板上に第１の絶縁膜を介して第１層配線を
形成する工程と、前記第１層配線上に選択的にヒ
ロツクを形成する工程と、全面に第２の絶縁膜を
形成する工程と、前記ヒロツクを利用して前記ヒ
ロツク上の第２の絶縁膜を選択的に除去し、コン
タクト部を自己整合的に形成する工程と、前記第
１層配線に接続する第２層配線を形成する工程と
を具備することを特徴とする。
一方、第２の発明は、半導体基板上に第１の絶
縁膜を介して第１層配線を形成する工程と、前記
第１層配線上にヒロツク抑止効果を有する第３の
絶縁膜を形成する工程と、この第３の絶縁膜に開
口部を形成する工程と、前記開口部の第１配線上
に選択的にヒロツクを形成してコンタクト部を自
己整合的に形成する工程と、前記第１層配線に接
続する第に層配線を形成する工程とを具備するこ
とを特徴とする。
縁膜を介して第１層配線を形成する工程と、前記
第１層配線上にヒロツク抑止効果を有する第３の
絶縁膜を形成する工程と、この第３の絶縁膜に開
口部を形成する工程と、前記開口部の第１配線上
に選択的にヒロツクを形成してコンタクト部を自
己整合的に形成する工程と、前記第１層配線に接
続する第に層配線を形成する工程とを具備するこ
とを特徴とする。
以下、本発明の一実施例を第１図ａ〜ｆ、第２
図ａ〜ｇを参照して説明する。
図ａ〜ｇを参照して説明する。
実施例 １
(1) まず、表面に第１の絶縁膜としての熱シリコ
ン酸化膜（図示せず）を形成した半導体基板３
１上にリフトオフ材として厚さ1.3μｍのポリイ
ミド膜３２を塗布及び所定の熱処理により形成
した後、通常のフオトリソグラフイ法とRIEに
より前記ポリイミド膜３２に第１層配線に必要
なパターンの溝を形成した。つづいて、レジス
トパターン（図示せず）を除去した後、通常の
スパツタリング法で厚さ1.0μｍのAl−Si膜３
３、厚さ0.1μｍのTiSi2膜３４を連続して堆積
した（第１図ａ図示）。次いで、O2アツシング
法で前記ポリイミド膜３２をリフトオフし、ポ
リイミド膜３２上のAl−Si膜３３、TiSi2膜３
４を除去した。更に、通常のフオトリソグラフ
イ法とRIE法により、スルーホールを必要とす
る位置のTiSi2膜３４を選択的に除去した（第
１図ｂ図示）。なお、第１図ｂにおいて、３５
はAl−Siからなる第１層配線３５である。し
かる後、レジストパターン（図示せず）を除去
した後、500℃、15分の熱工程により第１層配
線３５をシンターすると同時に、TiSi膜３５
を除去した位置に高さ1.0μｍ程度のヒロツク３
６を形成した（第１図ｃ図示）。
ン酸化膜（図示せず）を形成した半導体基板３
１上にリフトオフ材として厚さ1.3μｍのポリイ
ミド膜３２を塗布及び所定の熱処理により形成
した後、通常のフオトリソグラフイ法とRIEに
より前記ポリイミド膜３２に第１層配線に必要
なパターンの溝を形成した。つづいて、レジス
トパターン（図示せず）を除去した後、通常の
スパツタリング法で厚さ1.0μｍのAl−Si膜３
３、厚さ0.1μｍのTiSi2膜３４を連続して堆積
した（第１図ａ図示）。次いで、O2アツシング
法で前記ポリイミド膜３２をリフトオフし、ポ
リイミド膜３２上のAl−Si膜３３、TiSi2膜３
４を除去した。更に、通常のフオトリソグラフ
イ法とRIE法により、スルーホールを必要とす
る位置のTiSi2膜３４を選択的に除去した（第
１図ｂ図示）。なお、第１図ｂにおいて、３５
はAl−Siからなる第１層配線３５である。し
かる後、レジストパターン（図示せず）を除去
した後、500℃、15分の熱工程により第１層配
線３５をシンターすると同時に、TiSi膜３５
を除去した位置に高さ1.0μｍ程度のヒロツク３
６を形成した（第１図ｃ図示）。
(2) 次に、プラズマCVD法により全面に厚さ
1.0μｍのｐ−SiN膜３７を堆積し、ひきつづき
シリカフイル溶液を塗布し、熱処理により厚さ
0.4μｍのシリカ絶縁膜３８を形成した後、厚さ
2.5μｍのポジレジスト膜（マスク材）３９を塗
布により形成した（第１図ｄ図示）。なお、前
記ｐ−SiN膜３７及びシリカ絶縁膜３８が第２
の絶縁膜に対応する。つづいて、前記ポジレジ
スト膜３９をO2RIE法（ガス量O260sccm、圧
力3Pa、出力550W）によりエツチングを行い、
（エツチバツク）、マスク３９ａを形成した。こ
こで、前記ポジレジスト膜２９は全面が略平坦
になるように塗布されるため、前記ヒロツク３
６の上部に対応する個所のポジレジスト膜３９
は薄く形成され、前記エツチバツクによりこの
部分に開口部が形成された。従つて、この開口
部から前記シリカ絶縁膜３８、ｐ−SiN膜３７
が露出した（第１図ｅ図示）。次いで、前記マ
スク３９ａを用いて露出する前記シリカ絶縁膜
３８、ｐ−SiN膜３７を順次RIE法によりエツ
チングしてヒロツク３６に対して自己整合的に
スルホール４０を形成した（第１図ｆ図示）。
なお、上記エツチングの条件は、シリカ絶縁膜
３８の場合はガス流量CF4／H2＝30／10sccm、
圧力2Pa、出力400Wで行ない、ｐ−SiN膜３
７の場合はガス流量SF6＝100sccm、圧力
10Pa、出力500Wで行なつた。更に、前記ポジ
レジスト膜３９を除去した後、通常のスパツタ
リング法により厚さ1.0μｍのAl−Siを堆積した
後、通常のフオトリソグラフイ法とウエツトエ
ツチング法により所定のパターン形成し、Al
−Siからなる第２層配線４１を形成して半導体
装置を製造した（第１図ｇ図示）。
1.0μｍのｐ−SiN膜３７を堆積し、ひきつづき
シリカフイル溶液を塗布し、熱処理により厚さ
0.4μｍのシリカ絶縁膜３８を形成した後、厚さ
2.5μｍのポジレジスト膜（マスク材）３９を塗
布により形成した（第１図ｄ図示）。なお、前
記ｐ−SiN膜３７及びシリカ絶縁膜３８が第２
の絶縁膜に対応する。つづいて、前記ポジレジ
スト膜３９をO2RIE法（ガス量O260sccm、圧
力3Pa、出力550W）によりエツチングを行い、
（エツチバツク）、マスク３９ａを形成した。こ
こで、前記ポジレジスト膜２９は全面が略平坦
になるように塗布されるため、前記ヒロツク３
６の上部に対応する個所のポジレジスト膜３９
は薄く形成され、前記エツチバツクによりこの
部分に開口部が形成された。従つて、この開口
部から前記シリカ絶縁膜３８、ｐ−SiN膜３７
が露出した（第１図ｅ図示）。次いで、前記マ
スク３９ａを用いて露出する前記シリカ絶縁膜
３８、ｐ−SiN膜３７を順次RIE法によりエツ
チングしてヒロツク３６に対して自己整合的に
スルホール４０を形成した（第１図ｆ図示）。
なお、上記エツチングの条件は、シリカ絶縁膜
３８の場合はガス流量CF4／H2＝30／10sccm、
圧力2Pa、出力400Wで行ない、ｐ−SiN膜３
７の場合はガス流量SF6＝100sccm、圧力
10Pa、出力500Wで行なつた。更に、前記ポジ
レジスト膜３９を除去した後、通常のスパツタ
リング法により厚さ1.0μｍのAl−Siを堆積した
後、通常のフオトリソグラフイ法とウエツトエ
ツチング法により所定のパターン形成し、Al
−Siからなる第２層配線４１を形成して半導体
装置を製造した（第１図ｇ図示）。
しかして、本発明によれば、スルーホール３６
を必要とする位置にヒロツク抑止効果を有する膜
等により選択的にヒロツク３６を形成した後、ｐ
−SiN膜３７、シリカ絶縁膜３８よりなる層間絶
縁膜を堆積し、該ヒロツク３６上の層間絶縁膜を
自己整合的に除去するため、第２層配線４１との
カバレージが良好なスルホール４０を形成でき
る。即ち、 スルーホール４０内にはヒロツク３６が存在
するため、前記スルホール４０の内段差が従来
と比べて減少し、第２層配線４１のカバレージ
が大幅に改善される。従つて、スルホール４０
内での第１層配線３５と第２層配線４１が接触
する部分の断面積は同一スルーホール面積の場
合では、従来の1.5〜４倍程度になり、動作電
流の集中等によるエレクトロマイグレーシヨン
に対する耐性が高く、断線の発生は著しく減少
する。
を必要とする位置にヒロツク抑止効果を有する膜
等により選択的にヒロツク３６を形成した後、ｐ
−SiN膜３７、シリカ絶縁膜３８よりなる層間絶
縁膜を堆積し、該ヒロツク３６上の層間絶縁膜を
自己整合的に除去するため、第２層配線４１との
カバレージが良好なスルホール４０を形成でき
る。即ち、 スルーホール４０内にはヒロツク３６が存在
するため、前記スルホール４０の内段差が従来
と比べて減少し、第２層配線４１のカバレージ
が大幅に改善される。従つて、スルホール４０
内での第１層配線３５と第２層配線４１が接触
する部分の断面積は同一スルーホール面積の場
合では、従来の1.5〜４倍程度になり、動作電
流の集中等によるエレクトロマイグレーシヨン
に対する耐性が高く、断線の発生は著しく減少
する。
スルーホール３６の加工に際し層間絶縁膜に
テーパー角を付ける必要がなく、またスルーホ
ール位置や寸法を決定するヒロツク抑止膜
（TiSi2膜等）のエツチングは0.1μｍ程度の膜厚
であるため、エツチング寸法変換差が0.05μｍ
程度（片側）と小さく、スルーホールの微細化
が容易となる。
テーパー角を付ける必要がなく、またスルーホ
ール位置や寸法を決定するヒロツク抑止膜
（TiSi2膜等）のエツチングは0.1μｍ程度の膜厚
であるため、エツチング寸法変換差が0.05μｍ
程度（片側）と小さく、スルーホールの微細化
が容易となる。
従来のようにスルホール部に層間絶縁膜の膜
厚に相当な段差がないため、２層配線以上の場
合、２つ以上のスルーホールが重なつても段差
が少ないため上層の断線はない（第７図参照）。
これに対し、従来法（３層配線の場合）によれ
ば、第６図に示す如く断線が生じる。なお、図
において、６１はTiSi2膜を、６２はｐ−SiN
膜を、６３はシリカ絶縁膜を、６４は第３層配
線である。
厚に相当な段差がないため、２層配線以上の場
合、２つ以上のスルーホールが重なつても段差
が少ないため上層の断線はない（第７図参照）。
これに対し、従来法（３層配線の場合）によれ
ば、第６図に示す如く断線が生じる。なお、図
において、６１はTiSi2膜を、６２はｐ−SiN
膜を、６３はシリカ絶縁膜を、６４は第３層配
線である。
スルホール以外ではヒロツクが発生、成長し
ないため、ヒロツクによる配線層間のシヨート
などの不良をおこりえない。
ないため、ヒロツクによる配線層間のシヨート
などの不良をおこりえない。
なお、実施例１では、ヒロツク抑制効果を有す
る膜としてTiSi膜を用いたが、これに限らず、
金属膜や金属化合物等でもよい。
る膜としてTiSi膜を用いたが、これに限らず、
金属膜や金属化合物等でもよい。
また、上記実施例１では、大型ヒロツクを発生
する方法としてシンター工程を用いたが、これに
限らず、必要な大きさのヒロツクが得られれば他
の熱工程でもよい。
する方法としてシンター工程を用いたが、これに
限らず、必要な大きさのヒロツクが得られれば他
の熱工程でもよい。
実施例 ２
(1) まず、表面に熱シリコン酸化膜（図示せず）
を形成した半導体基板３１上に通常のスパツタ
法で厚さ1.0μｍのAl−Si膜を堆積した後、通常
のリソグラフイ法とRIE法により所定のパター
ンを有するAl−Siからなる第１層配線５１を
形成した（第２図ａ図示）。なお、図中の５２
はレジストパターンである。つづいて、前記レ
ジストパターン５２を除去した後、第１層配線
５１にヒロツクの発生しない温度（300℃以下）
でヒロツク抑止効果を有する第３の絶縁膜とし
ての厚さ0.1μｍのｐ−SiN膜５３をプラズマ
CVD法により堆積した。次いで、層間絶縁耐
圧の確保と第１層配線５１上のｐ−SiN膜の堆
積形状を良好（オーバーハングしない）なもの
とするため、380℃で厚さ0.9μｍのｐ−SiN膜
５４を堆積した。更に、第１層配線５１の段差
を平坦化するためシリカ溶液を塗布し、熱処理
により厚さ0.4μｍのシリカ絶縁膜５５を形成し
た（第２図ｂ図示）。
を形成した半導体基板３１上に通常のスパツタ
法で厚さ1.0μｍのAl−Si膜を堆積した後、通常
のリソグラフイ法とRIE法により所定のパター
ンを有するAl−Siからなる第１層配線５１を
形成した（第２図ａ図示）。なお、図中の５２
はレジストパターンである。つづいて、前記レ
ジストパターン５２を除去した後、第１層配線
５１にヒロツクの発生しない温度（300℃以下）
でヒロツク抑止効果を有する第３の絶縁膜とし
ての厚さ0.1μｍのｐ−SiN膜５３をプラズマ
CVD法により堆積した。次いで、層間絶縁耐
圧の確保と第１層配線５１上のｐ−SiN膜の堆
積形状を良好（オーバーハングしない）なもの
とするため、380℃で厚さ0.9μｍのｐ−SiN膜
５４を堆積した。更に、第１層配線５１の段差
を平坦化するためシリカ溶液を塗布し、熱処理
により厚さ0.4μｍのシリカ絶縁膜５５を形成し
た（第２図ｂ図示）。
(2) 次に、通常のフオトリソグラフイ法により、
前記シリカ絶縁膜５５上にレジストパターン５
６を形成した。つづいて、このレジストパター
ン５６をマスクとしてRIE法により実施例１と
同じ条件で前記シリカ絶縁膜５５、ｐ−SiN膜
５４，５３を順次エツチングして第１層配線５
１上の所定の位置にスルーホール５７を形成し
た（第２図ｃ図示）。次いで、前記レジストパ
ターン５６をO2アツシングした後、500℃、15
分の熱工程によりスルホール５７内の第１層配
線５１に高さ1.0μｍ程度のヒロツク５８を形成
した（第２図ｄ図示）。更に、実施例１と同様
所定のパターンを有するAl−Siからなる第２
層配線５９を形成して半導体装置を製造した
（第２図ｅ図示）。
前記シリカ絶縁膜５５上にレジストパターン５
６を形成した。つづいて、このレジストパター
ン５６をマスクとしてRIE法により実施例１と
同じ条件で前記シリカ絶縁膜５５、ｐ−SiN膜
５４，５３を順次エツチングして第１層配線５
１上の所定の位置にスルーホール５７を形成し
た（第２図ｃ図示）。次いで、前記レジストパ
ターン５６をO2アツシングした後、500℃、15
分の熱工程によりスルホール５７内の第１層配
線５１に高さ1.0μｍ程度のヒロツク５８を形成
した（第２図ｄ図示）。更に、実施例１と同様
所定のパターンを有するAl−Siからなる第２
層配線５９を形成して半導体装置を製造した
（第２図ｅ図示）。
しかして、上記実施例２によれば、実施例１と
同様な効果を有する。
同様な効果を有する。
なお、上記実施例２では、ｐ−SiN膜５３を
300℃でその厚さを0.1μｍとしたが、これに限ら
ず、膜厚は0.05μｍ以上あればヒロツク抑止効果
を有する。
300℃でその厚さを0.1μｍとしたが、これに限ら
ず、膜厚は0.05μｍ以上あればヒロツク抑止効果
を有する。
また、上記実施例２では、スルーホール内にヒ
ロツクを形成する熱処理を500℃、15分で行なつ
たが、これに限らず、ヒロツクが発生、成長する
条件であればよく、熱処理もくりかえし行なつて
もよいことは勿論のことである。
ロツクを形成する熱処理を500℃、15分で行なつ
たが、これに限らず、ヒロツクが発生、成長する
条件であればよく、熱処理もくりかえし行なつて
もよいことは勿論のことである。
上記実施例１及び２では、第１層配線、第２層
配線がAl−Siからなる場合について述べたが、
これに限らず、例えばAl又はAl合金等でもよい。
配線がAl−Siからなる場合について述べたが、
これに限らず、例えばAl又はAl合金等でもよい。
上記実施例１及び２では、第１層配線と第２層
配線の接続の場合について述べたが、これに限ら
ず、３層以上の配線の接続の場合についても同様
に適用できる（第７図参照）。
配線の接続の場合について述べたが、これに限ら
ず、３層以上の配線の接続の場合についても同様
に適用できる（第７図参照）。
以上詳述した如く本発明によれば、配線の膜減
りや段切れを生じることなく、微細なスルーホー
ルを形成できる高信頼性の半導体装置の製造方法
を提供できる。
りや段切れを生じることなく、微細なスルーホー
ルを形成できる高信頼性の半導体装置の製造方法
を提供できる。
第１図ａ〜ｆは本発明の実施例１に係る半導体
装置の製造方法を工程順に示す断面図、第２図ａ
〜ｅは本発明の実施例２に係る半導体装置の製造
方法を工程順に示す断面図、第３図ａ〜ｄは従来
の半導体装置の製造方法を工程順に示す断面図、
第４図及び第５図は夫々従来の２層配線構造の半
導体装置の欠点を説明するための断面図、第６図
は従来の３層配線構造の半導体装置の欠点を説明
するための断面図、第７図は本発明による３層配
線構造の半導体装置の効果を説明するための断面
図である。 ３１……半導体基板、３２……ポリイミド膜、
３４……TiSi2膜、３５，５１……Al−Siからな
る第１層配線、３６，５８……ヒロツク、３７，
５３，５４……ｐ−SiN膜、３８，５５……シリ
カ絶縁膜、４０，５７……スルーホール、４１，
５９……Al−Siからなる第２層配線。
装置の製造方法を工程順に示す断面図、第２図ａ
〜ｅは本発明の実施例２に係る半導体装置の製造
方法を工程順に示す断面図、第３図ａ〜ｄは従来
の半導体装置の製造方法を工程順に示す断面図、
第４図及び第５図は夫々従来の２層配線構造の半
導体装置の欠点を説明するための断面図、第６図
は従来の３層配線構造の半導体装置の欠点を説明
するための断面図、第７図は本発明による３層配
線構造の半導体装置の効果を説明するための断面
図である。 ３１……半導体基板、３２……ポリイミド膜、
３４……TiSi2膜、３５，５１……Al−Siからな
る第１層配線、３６，５８……ヒロツク、３７，
５３，５４……ｐ−SiN膜、３８，５５……シリ
カ絶縁膜、４０，５７……スルーホール、４１，
５９……Al−Siからなる第２層配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の絶縁膜を介して第１層
配線を形成する工程と、前記第１層配線上に選択
的にヒロツクを形成する工程と、全面に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜上にマ
スク材を塗布により形成する工程と、エツチバツ
クにより前記ヒロツク上の薄いマスク材を選択的
に除去しマスクを形成する工程と、前記マスクを
用いて前記ヒロツク上の露出した前記第２の絶縁
膜を選択的に除去し、コンタクト部を自己整合的
に形成する工程と、前記第１層配線に接続する第
２層配線を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 ２ 第１層配線が、AlあるいはAl合金からなる
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ３ 第１層配線上に選択的にヒロツクを形成する
工程として、第１層配線上にヒロツク抑止効果を
有する薄膜を形成した後、この薄膜に所望の開口
部を設け、熱処理を行うことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ４ ヒロツク抑止効果を有する薄膜が、金属、金
属化合物、あるいはSi化合物からなることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。 ５ 半導体基板上に第１の絶縁膜を介して第１層
配線を形成する工程と、この第１層配線上にヒロ
ツク抑止効果を有する第３の絶縁膜を形成する工
程と、この第３の絶縁膜に開口部を形成する工程
と、前記開口部の第１配線上に選択的にヒロツク
を形成する工程と、前記第１層配線に接続する第
２層配線を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 ６ 第１層配線が、AlあるいはAl合金からなる
ことを特徴とする特許請求の範囲第５項記載の半
導体装置の製造方法。 ７ ヒロツク抑止効果を有する第３の絶縁膜を
300℃以下の低温で形成することを特徴とする特
許請求の範囲第５項記載の半導体装置の製造方
法。 ８ ヒロツク抑止効果を有する第３の絶縁膜が、
膜厚0.05μｍ以上のSi酸化物、Si窒化物あるいは
金属酸化物からなることを特徴とする特許請求の
範囲第５項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123002A JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
| US06/870,117 US4728627A (en) | 1985-06-06 | 1986-06-03 | Method of making multilayered interconnects using hillock studs formed by sintering |
| KR1019860004508A KR900001834B1 (ko) | 1985-06-06 | 1986-06-05 | 반도체장치의 제조방법 |
| EP86107736A EP0216017B1 (en) | 1985-06-06 | 1986-06-06 | Method of manufacturing a semiconductor device including forming a multi-level interconnection layer |
| DE8686107736T DE3684844D1 (de) | 1985-06-06 | 1986-06-06 | Verfahren zur herstellung einer halbleiteranordnung mittels der herstellung einer vielschichtigen verbindungsstruktur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123002A JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61280638A JPS61280638A (ja) | 1986-12-11 |
| JPH0418701B2 true JPH0418701B2 (ja) | 1992-03-27 |
Family
ID=14849830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123002A Granted JPS61280638A (ja) | 1985-06-06 | 1985-06-06 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4728627A (ja) |
| EP (1) | EP0216017B1 (ja) |
| JP (1) | JPS61280638A (ja) |
| KR (1) | KR900001834B1 (ja) |
| DE (1) | DE3684844D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194644A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US4970573A (en) * | 1986-07-01 | 1990-11-13 | Harris Corporation | Self-planarized gold interconnect layer |
| TW214599B (ja) * | 1990-10-15 | 1993-10-11 | Seiko Epson Corp | |
| NL9100094A (nl) * | 1991-01-21 | 1992-08-17 | Koninkl Philips Electronics Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting. |
| JPH05267471A (ja) * | 1991-04-05 | 1993-10-15 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0555223A (ja) * | 1991-08-27 | 1993-03-05 | Nippon Precision Circuits Kk | 集積回路装置の製造方法 |
| KR950006343B1 (ko) * | 1992-05-16 | 1995-06-14 | 금성일렉트론주식회사 | 반도체 장치의 제조방법 |
| US5937327A (en) * | 1993-04-23 | 1999-08-10 | Ricoh Company, Ltd. | Method for improving wiring contact in semiconductor devices |
| USRE36475E (en) * | 1993-09-15 | 1999-12-28 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| KR0140646B1 (ko) * | 1994-01-12 | 1998-07-15 | 문정환 | 반도체장치의 제조방법 |
| JPH08130246A (ja) * | 1994-10-28 | 1996-05-21 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| US5726498A (en) * | 1995-05-26 | 1998-03-10 | International Business Machines Corporation | Wire shape conferring reduced crosstalk and formation methods |
| KR100252309B1 (ko) | 1997-03-03 | 2000-04-15 | 구본준, 론 위라하디락사 | 박막 트랜지스터 어레이의 금속 배선 연결 방법및 그 구조 |
| US6594894B1 (en) * | 1997-09-30 | 2003-07-22 | The United States Of America As Represented By The Secretary Of The Air Force | Planar-processing compatible metallic micro-extrusion process |
| WO2002102932A1 (en) * | 2001-06-18 | 2002-12-27 | Japan National Oil Corporation | Method for producing hydrocarbons by fischer-tropsch process |
| JP6298312B2 (ja) * | 2014-02-13 | 2018-03-20 | エイブリック株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3132809A1 (de) * | 1981-08-19 | 1983-03-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
-
1985
- 1985-06-06 JP JP60123002A patent/JPS61280638A/ja active Granted
-
1986
- 1986-06-03 US US06/870,117 patent/US4728627A/en not_active Expired - Lifetime
- 1986-06-05 KR KR1019860004508A patent/KR900001834B1/ko not_active IP Right Cessation
- 1986-06-06 EP EP86107736A patent/EP0216017B1/en not_active Expired - Lifetime
- 1986-06-06 DE DE8686107736T patent/DE3684844D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0216017B1 (en) | 1992-04-15 |
| US4728627A (en) | 1988-03-01 |
| JPS61280638A (ja) | 1986-12-11 |
| EP0216017A3 (en) | 1988-09-21 |
| KR870000758A (ko) | 1987-02-20 |
| DE3684844D1 (de) | 1992-05-21 |
| KR900001834B1 (ko) | 1990-03-24 |
| EP0216017A2 (en) | 1987-04-01 |
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