JPH08130246A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08130246A JPH08130246A JP6288844A JP28884494A JPH08130246A JP H08130246 A JPH08130246 A JP H08130246A JP 6288844 A JP6288844 A JP 6288844A JP 28884494 A JP28884494 A JP 28884494A JP H08130246 A JPH08130246 A JP H08130246A
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- contact hole
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【目的】 三次元的な構造をもった共通コンタクトのコ
ンタクト抵抗を低減させる。 【構成】 活性領域にゲート絶縁膜１４を成長させた
後、その上からＮ型ポリシリコン膜１６を形成しパター
ン化してゲート電極及びポリシリコン電極１６を形成す
る。次に全面に砒素を注入し、基板にソース・ドレイン
領域を形成する。全面に層間絶縁膜２０を形成した後、
ドレイン領域１８上でポリシリコン電極１６に一部重な
る位置に、コンタクトホール２１を形成し、コンタクト
ホール２１内にポリシリコン電極２３の表面の一部を露
出させる。その後、層間絶縁膜２０をマスクとして、コ
ンタクトホール２１を通してリン２２をイオン注入し、
熱処理を施して活性化した後、メタル配線２５を形成す
る。
ンタクト抵抗を低減させる。 【構成】 活性領域にゲート絶縁膜１４を成長させた
後、その上からＮ型ポリシリコン膜１６を形成しパター
ン化してゲート電極及びポリシリコン電極１６を形成す
る。次に全面に砒素を注入し、基板にソース・ドレイン
領域を形成する。全面に層間絶縁膜２０を形成した後、
ドレイン領域１８上でポリシリコン電極１６に一部重な
る位置に、コンタクトホール２１を形成し、コンタクト
ホール２１内にポリシリコン電極２３の表面の一部を露
出させる。その後、層間絶縁膜２０をマスクとして、コ
ンタクトホール２１を通してリン２２をイオン注入し、
熱処理を施して活性化した後、メタル配線２５を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ半導体装置とその
製造方法に関し、特にメタル配線とのコンタクトに特徴
を有するＭＯＳ半導体装置とその製造方法に関するもの
である。
製造方法に関し、特にメタル配線とのコンタクトに特徴
を有するＭＯＳ半導体装置とその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路装置（ＬＳＩ）の高集積
化にともない、ＭＯＳトランジスタのゲート長やコンタ
クトホール径が縮小されてきている。例えば、１つのＬ
ＳＩを微細化された次世代ルールで製造する場合、基本
的レイアウトは同じにして、全体の寸法をほぼ同じ割合
で縮小することにより集積化が図られてきた。全てのル
ールがこのように同じ割合で縮小（リニアシュリンク）
されれば問題はないが、必ずしもリニアシュリンクが可
能であるとは限らず、その結果十分な面積縮小が実現で
きないため、プロセス上の工夫も行なわれてきている。
化にともない、ＭＯＳトランジスタのゲート長やコンタ
クトホール径が縮小されてきている。例えば、１つのＬ
ＳＩを微細化された次世代ルールで製造する場合、基本
的レイアウトは同じにして、全体の寸法をほぼ同じ割合
で縮小することにより集積化が図られてきた。全てのル
ールがこのように同じ割合で縮小（リニアシュリンク）
されれば問題はないが、必ずしもリニアシュリンクが可
能であるとは限らず、その結果十分な面積縮小が実現で
きないため、プロセス上の工夫も行なわれてきている。
【０００３】コンタクトホールの関係でこの問題を考え
ると、コンタクトホール径はルールとして非常に重要で
あるが、図１に示されるようにコンタクトホール１の周
囲にフィールドやメタル配線との重ね合わせマージンＭ
が必ず存在する。しかも、これらのマージンはコンタク
トホール径と同等の比率で縮小することができないので
高集積化の妨げになっている。
ると、コンタクトホール径はルールとして非常に重要で
あるが、図１に示されるようにコンタクトホール１の周
囲にフィールドやメタル配線との重ね合わせマージンＭ
が必ず存在する。しかも、これらのマージンはコンタク
トホール径と同等の比率で縮小することができないので
高集積化の妨げになっている。
【０００４】コンタクトの集積度を上げる対策の１つと
して、１つのコンタクトホールで３以上の接点を接続す
るいわゆる共通コンタクトという考え方がある。いま、
一例として図２に示すように基板３に形成されたＮ型又
はＰ型の高不純物濃度の拡散領域４にポリシリコン電極
６とメタル配線８を接続することを考えてみる。図２
（Ａ）で５は基板とポリシリコン電極６の間の絶縁膜、
７はポリシリコン電極６とメタル配線８の間の絶縁膜で
ある。
して、１つのコンタクトホールで３以上の接点を接続す
るいわゆる共通コンタクトという考え方がある。いま、
一例として図２に示すように基板３に形成されたＮ型又
はＰ型の高不純物濃度の拡散領域４にポリシリコン電極
６とメタル配線８を接続することを考えてみる。図２
（Ａ）で５は基板とポリシリコン電極６の間の絶縁膜、
７はポリシリコン電極６とメタル配線８の間の絶縁膜で
ある。
【０００５】
【発明が解決しようとする課題】図２（Ａ）のような共
通コンタクトを考えた場合、共通コンタクトを形成する
コンタクトホールの径も当然のことながらルールに従っ
て他の部分と同じ割合で縮小しなければならない。しか
し、図２のように三次元的に３つ以上の接点を接続する
場合は、コンタクト抵抗を十分低く保つことが通常のコ
ンタクトより困難になってくる。図２（Ａ）の拡散領域
４内でのコンタクトホールの底面の寸法をｄとしたと
き、ｄに対するメタル配線８と拡散領域４とのコンタク
ト抵抗をケルビン法で測定した結果を図２（Ｂ）に示
す。ｄが０.４μｍ以下になるとコンタクト抵抗Ｒｃが
急激に上昇していることが分かる。本発明は、図２のよ
うな三次元的な構造をもった共通コンタクトのコンタク
ト抵抗を低減させることを目的とするものである。
通コンタクトを考えた場合、共通コンタクトを形成する
コンタクトホールの径も当然のことながらルールに従っ
て他の部分と同じ割合で縮小しなければならない。しか
し、図２のように三次元的に３つ以上の接点を接続する
場合は、コンタクト抵抗を十分低く保つことが通常のコ
ンタクトより困難になってくる。図２（Ａ）の拡散領域
４内でのコンタクトホールの底面の寸法をｄとしたと
き、ｄに対するメタル配線８と拡散領域４とのコンタク
ト抵抗をケルビン法で測定した結果を図２（Ｂ）に示
す。ｄが０.４μｍ以下になるとコンタクト抵抗Ｒｃが
急激に上昇していることが分かる。本発明は、図２のよ
うな三次元的な構造をもった共通コンタクトのコンタク
ト抵抗を低減させることを目的とするものである。
【０００６】
【課題を解決するための手段】本発明では、共通コンタ
クトにおいて、基板上に形成された下層の第１絶縁膜及
び上層の第２絶縁膜を通して拡散領域上にあけられたコ
ンタクトを有し、ポリシリコン電極が第１、第２の絶縁
膜の間に挾まれて形成されているとともに、コンタクト
ホール内に露出しており、メタル配線がそのコンタクト
ホールを介してポリシリコン電極及び拡散領域にともに
接触しており、かつポリシリコン電極のコンタクトホー
ル内への露出部には拡散領域と同一導電型の不純物が導
入されて低抵抗化されている。
クトにおいて、基板上に形成された下層の第１絶縁膜及
び上層の第２絶縁膜を通して拡散領域上にあけられたコ
ンタクトを有し、ポリシリコン電極が第１、第２の絶縁
膜の間に挾まれて形成されているとともに、コンタクト
ホール内に露出しており、メタル配線がそのコンタクト
ホールを介してポリシリコン電極及び拡散領域にともに
接触しており、かつポリシリコン電極のコンタクトホー
ル内への露出部には拡散領域と同一導電型の不純物が導
入されて低抵抗化されている。
【０００７】本発明の共通コンタクトが適用される半導
体装置は、一方のＭＯＳトランジスタのゲート電極とド
レイン電極が他方のＭＯＳトランジスタのドレイン電極
とゲート電極にそれぞれ接続された一対のＭＯＳトラン
ジスタを少なくとも含むメモリセルを備えたものであ
り、そこでは上記の拡散領域はＭＯＳトランジスタのド
レイン領域であり、ポリシリコン電極がゲート電極を兼
ねている。
体装置は、一方のＭＯＳトランジスタのゲート電極とド
レイン電極が他方のＭＯＳトランジスタのドレイン電極
とゲート電極にそれぞれ接続された一対のＭＯＳトラン
ジスタを少なくとも含むメモリセルを備えたものであ
り、そこでは上記の拡散領域はＭＯＳトランジスタのド
レイン領域であり、ポリシリコン電極がゲート電極を兼
ねている。
【０００８】そのような共通コンタクトを形成するため
に、本発明の製造方法は以下の工程（Ａ）から（Ｆ）を
含んでいる。（Ａ）第１導電型の半導体基板の表面に素
子分離領域を形成して活性領域を分離し、その活性領域
表面にゲート絶縁膜となる第１の絶縁膜を形成する工
程、（Ｂ）第１の絶縁膜上にポリシリコン膜を形成し、
そのポリシリコン膜をパターン化して活性領域に形成さ
れるＭＯＳトランジスタのゲート電極となるとともに他
のＭＯＳトランジスタのドレイン領域と接続されるポリ
シリコン電極を形成する工程、（Ｃ）ポリシリコン電極
をマスクとして基板に第２導電型不純物をイオン注入
し、ソース・ドレイン用の拡散領域を形成する工程、
（Ｄ）ポリシリコン電極上から第２の絶縁膜を形成し、
第１及び第２の絶縁膜にパターン化を施して拡散領域に
まで到達し、かつポリシリコン電極の表面の一部を内部
に露出させるコンタクトホールを形成する工程、（Ｅ）
そのコンタクトホールを通して第２導電型不純物をイオ
ン注入する工程、（Ｆ）第２の絶縁膜上からメタル膜を
形成し、そのメタル膜にパターン化を施してコンタクト
ホールを介してポリシリコン電極と拡散領域とにともに
接続されるメタル配線を形成する工程。
に、本発明の製造方法は以下の工程（Ａ）から（Ｆ）を
含んでいる。（Ａ）第１導電型の半導体基板の表面に素
子分離領域を形成して活性領域を分離し、その活性領域
表面にゲート絶縁膜となる第１の絶縁膜を形成する工
程、（Ｂ）第１の絶縁膜上にポリシリコン膜を形成し、
そのポリシリコン膜をパターン化して活性領域に形成さ
れるＭＯＳトランジスタのゲート電極となるとともに他
のＭＯＳトランジスタのドレイン領域と接続されるポリ
シリコン電極を形成する工程、（Ｃ）ポリシリコン電極
をマスクとして基板に第２導電型不純物をイオン注入
し、ソース・ドレイン用の拡散領域を形成する工程、
（Ｄ）ポリシリコン電極上から第２の絶縁膜を形成し、
第１及び第２の絶縁膜にパターン化を施して拡散領域に
まで到達し、かつポリシリコン電極の表面の一部を内部
に露出させるコンタクトホールを形成する工程、（Ｅ）
そのコンタクトホールを通して第２導電型不純物をイオ
ン注入する工程、（Ｆ）第２の絶縁膜上からメタル膜を
形成し、そのメタル膜にパターン化を施してコンタクト
ホールを介してポリシリコン電極と拡散領域とにともに
接続されるメタル配線を形成する工程。
【０００９】
（実施例１）図３と図４は一実施例を表わす。図３
（Ｅ）が請求項１に対応した実施例であり、図３（Ａ）
から（Ｅ）はその製造方法に関する請求項３に対応した
実施例である。まず、半導体装置の実施例である図３
（Ｅ）について説明する。その平面図は図４（Ｄ）にメ
タル配線を形成したものである。活性領域ではポリシリ
コンゲート電極１５を挾んでドレイン用拡散領域１８と
ソース用拡散領域１９が対向して形成され、Ｎ型ＭＯＳ
トランジスタを構成している。ドレイン領域１８には他
のＭＯＳトランジスタのゲート電極につながるポリシリ
コン電極１６が配線され、メタル配線２５とドレイン領
域１８とそのポリシリコン電極１６が１つのコンタクト
ホール２１で共通に接続されている。
（Ｅ）が請求項１に対応した実施例であり、図３（Ａ）
から（Ｅ）はその製造方法に関する請求項３に対応した
実施例である。まず、半導体装置の実施例である図３
（Ｅ）について説明する。その平面図は図４（Ｄ）にメ
タル配線を形成したものである。活性領域ではポリシリ
コンゲート電極１５を挾んでドレイン用拡散領域１８と
ソース用拡散領域１９が対向して形成され、Ｎ型ＭＯＳ
トランジスタを構成している。ドレイン領域１８には他
のＭＯＳトランジスタのゲート電極につながるポリシリ
コン電極１６が配線され、メタル配線２５とドレイン領
域１８とそのポリシリコン電極１６が１つのコンタクト
ホール２１で共通に接続されている。
【００１０】図３に従ってこの実施例のコンタクトを形
成する方法を説明する。 （Ａ）Ｐ型シリコン基板１１に活性領域以外の部分に素
子分離のために選択酸化法（ＬＯＣＯＳ法）によるフィ
ールド酸化膜１２を約４５００Åの厚さに形成する。
成する方法を説明する。 （Ａ）Ｐ型シリコン基板１１に活性領域以外の部分に素
子分離のために選択酸化法（ＬＯＣＯＳ法）によるフィ
ールド酸化膜１２を約４５００Åの厚さに形成する。
【００１１】（Ｂ）活性領域にゲート絶縁膜となる熱酸
化膜１４を約１５０Åの厚さに成長させた後、その上か
らポリシリコン膜１６をＣＶＤ法により約３５００Åの
厚さに堆積する。ポリシリコン膜１６上にリンガラス膜
を堆積し、熱処理を施すことによりポリシリコン膜１６
をＮ型化し、かつ低抵抗化する。その後、そのリンガラ
ス膜は除去する。Ｎ型化されたポリシリコン膜をフォト
リソグラフィとエッチングによりパターン化し、図３
（Ｂ）の平面図である図４（Ｂ）に示されるように、こ
のＭＯＳトランジスタ用のゲート電極１５と、他のＭＯ
Ｓトランジスタのゲート電極を兼ねこのＭＯＳトランジ
スタのドレイン領域に接続されるポリシリコン電極１６
を形成する。なお、図３（Ｂ）は図４（Ｂ）のＸ−Ｘ’
線位置での断面図である。次に、ゲート電極１５及びポ
リシリコン電極１６をマスクとして全面に砒素１７を約
５０ＫｅＶのエネルギーで約６×１０15／ｃｍ2注入
し、基板にＮ型の高濃度拡散領域１８，１９を形成す
る。１８はドレイン領域、１９はソース領域となる。
化膜１４を約１５０Åの厚さに成長させた後、その上か
らポリシリコン膜１６をＣＶＤ法により約３５００Åの
厚さに堆積する。ポリシリコン膜１６上にリンガラス膜
を堆積し、熱処理を施すことによりポリシリコン膜１６
をＮ型化し、かつ低抵抗化する。その後、そのリンガラ
ス膜は除去する。Ｎ型化されたポリシリコン膜をフォト
リソグラフィとエッチングによりパターン化し、図３
（Ｂ）の平面図である図４（Ｂ）に示されるように、こ
のＭＯＳトランジスタ用のゲート電極１５と、他のＭＯ
Ｓトランジスタのゲート電極を兼ねこのＭＯＳトランジ
スタのドレイン領域に接続されるポリシリコン電極１６
を形成する。なお、図３（Ｂ）は図４（Ｂ）のＸ−Ｘ’
線位置での断面図である。次に、ゲート電極１５及びポ
リシリコン電極１６をマスクとして全面に砒素１７を約
５０ＫｅＶのエネルギーで約６×１０15／ｃｍ2注入
し、基板にＮ型の高濃度拡散領域１８，１９を形成す
る。１８はドレイン領域、１９はソース領域となる。
【００１２】（Ｃ）ゲート電極１５及びポリシリコン電
極１６上から、ＣＶＤ法により全面にＰＳＧ膜などの層
間絶縁膜２０を約７０００Åの厚さに堆積した後、先に
イオン注入した砒素を活性化するための熱処理を施す。
極１６上から、ＣＶＤ法により全面にＰＳＧ膜などの層
間絶縁膜２０を約７０００Åの厚さに堆積した後、先に
イオン注入した砒素を活性化するための熱処理を施す。
【００１３】（Ｄ）ドレイン用拡散領域１８上でポリシ
リコン電極１６に一部重なる位置に、フォトリソグラフ
ィとエッチングによりコンタクトホール２１を形成す
る。このコンタクトホール２１は、ドライエッチングに
より層間絶縁膜２０と熱酸化膜１４が完全に除去される
まで行なう。これにより、コンタクトホール２１の底面
には拡散領域２４が露出し、かつコンタクトホール２１
内にポリシリコン電極２３の表面の一部も露出する。そ
の後、層間絶縁膜２０をマスクとして、コンタクトホー
ル２１を通してリン２２をイオン注入し、その後注入し
たリンを活性化する熱処理を施す。これによりコンタク
トホール２１の底面には拡散領域１８の表面にＮ型高濃
度領域２４が形成され、ポリシリコン電極１６のコンタ
クトホール内に露出した部分の表面にＮ型高濃度領域２
３が形成される。図３（Ｄ）の平面図を示したのが図４
（Ｄ）であり、図３（Ｄ）は図４（Ｄ）のＸ−Ｘ’線位
置での断面図である。図５に注入エネルギーをパラメー
ターに、図６に注入エネルギーをパラメーターにして条
件を変化させた場合のデータを示した。コンタクト抵抗
を充分に下げるには、注入エネルギー３０ＫｅＶ以上、
注入量３×１０15／ｃｍ2以上の条件が望ましい。
リコン電極１６に一部重なる位置に、フォトリソグラフ
ィとエッチングによりコンタクトホール２１を形成す
る。このコンタクトホール２１は、ドライエッチングに
より層間絶縁膜２０と熱酸化膜１４が完全に除去される
まで行なう。これにより、コンタクトホール２１の底面
には拡散領域２４が露出し、かつコンタクトホール２１
内にポリシリコン電極２３の表面の一部も露出する。そ
の後、層間絶縁膜２０をマスクとして、コンタクトホー
ル２１を通してリン２２をイオン注入し、その後注入し
たリンを活性化する熱処理を施す。これによりコンタク
トホール２１の底面には拡散領域１８の表面にＮ型高濃
度領域２４が形成され、ポリシリコン電極１６のコンタ
クトホール内に露出した部分の表面にＮ型高濃度領域２
３が形成される。図３（Ｄ）の平面図を示したのが図４
（Ｄ）であり、図３（Ｄ）は図４（Ｄ）のＸ−Ｘ’線位
置での断面図である。図５に注入エネルギーをパラメー
ターに、図６に注入エネルギーをパラメーターにして条
件を変化させた場合のデータを示した。コンタクト抵抗
を充分に下げるには、注入エネルギー３０ＫｅＶ以上、
注入量３×１０15／ｃｍ2以上の条件が望ましい。
【００１４】（Ｅ）メタル配線を形成するために、シリ
コンと銅を僅かに含んだＡｌＳｉＣｕ膜を約７０００Å
の厚さに堆積し、フォトリソグラフィとエッチングによ
りパターン化を施してメタル配線２５を形成する。メタ
ル配線２５はコンタクトホール２１を介して拡散領域１
８とポリシリコン電極１６にともに接続される。
コンと銅を僅かに含んだＡｌＳｉＣｕ膜を約７０００Å
の厚さに堆積し、フォトリソグラフィとエッチングによ
りパターン化を施してメタル配線２５を形成する。メタ
ル配線２５はコンタクトホール２１を介して拡散領域１
８とポリシリコン電極１６にともに接続される。
【００１５】図５，図６に示しているのはメタル配線２
５と拡散領域１８の間のコンタクト抵抗であるが、メタ
ル配線２５とポリシリコン電極１６の間のコンタクト抵
抗も高濃度不純物拡散層２３の存在により低減する。
５と拡散領域１８の間のコンタクト抵抗であるが、メタ
ル配線２５とポリシリコン電極１６の間のコンタクト抵
抗も高濃度不純物拡散層２３の存在により低減する。
【００１６】（実施例２）実施例１はＮ型ＭＯＳトラン
ジスタに関するものであるので、ドレインの拡散領域と
ポリシリコン電極の導電型が同じＮ型であり、コンタク
トホールを通してＮ型不純物を導入することによりコン
タクトホール底部にＮ型拡散層２３，２４を形成してコ
ンタクト抵抗の低減を図ったものである。これに対し、
Ｐ型ＭＯＳトランジスタ又はＣＭＯＳ半導体装置のＰＭ
ＯＳトランジスタ部分においては、ドレインの拡散領域
がＰ型であるので、ゲート電極及びポリシリコン電極を
Ｎ型としてコンタクトホールを通してＰ型不純物をイオ
ン注入した場合には、コンタクトホール内でＮ型のポリ
シリコン電極にＰ型不純物が注入されてポリシリコン電
極の抵抗が上昇し、メタル配線とポリシリコン電極の間
のコンタクト抵抗が上昇するおそれがある。
ジスタに関するものであるので、ドレインの拡散領域と
ポリシリコン電極の導電型が同じＮ型であり、コンタク
トホールを通してＮ型不純物を導入することによりコン
タクトホール底部にＮ型拡散層２３，２４を形成してコ
ンタクト抵抗の低減を図ったものである。これに対し、
Ｐ型ＭＯＳトランジスタ又はＣＭＯＳ半導体装置のＰＭ
ＯＳトランジスタ部分においては、ドレインの拡散領域
がＰ型であるので、ゲート電極及びポリシリコン電極を
Ｎ型としてコンタクトホールを通してＰ型不純物をイオ
ン注入した場合には、コンタクトホール内でＮ型のポリ
シリコン電極にＰ型不純物が注入されてポリシリコン電
極の抵抗が上昇し、メタル配線とポリシリコン電極の間
のコンタクト抵抗が上昇するおそれがある。
【００１７】そこで、第２の実施例はＰ型ＭＯＳトラン
ジスタのゲート電極とポリシリコン電極にはＰ型ポリシ
リコンを用いるものである。ＣＭＯＳ半導体装置の場合
にはＮ型ＭＯＳトランジスタのゲート電極とポリシリコ
ン電極をＮ型とし、Ｐ型ＭＯＳトランジスタのゲート電
極とポリシリコン電極をＰ型とする、いわゆるデュアル
ゲート構造となる。
ジスタのゲート電極とポリシリコン電極にはＰ型ポリシ
リコンを用いるものである。ＣＭＯＳ半導体装置の場合
にはＮ型ＭＯＳトランジスタのゲート電極とポリシリコ
ン電極をＮ型とし、Ｐ型ＭＯＳトランジスタのゲート電
極とポリシリコン電極をＰ型とする、いわゆるデュアル
ゲート構造となる。
【００１８】デュアルゲート構造のＣＭＯＳ半導体装置
に本発明を適用するために、図３の工程（Ｂ）におい
て、ポリシリコン膜を堆積した後、Ｎ型ＭＯＳトランジ
スタの活性領域に重なるポリシリコン膜にはＮ型不純物
として例えばリンイオンを約３０ＫｅＶで約６×１０15
／ｃｍ2注入し、Ｐ型ＭＯＳトランジスタの活性領域に
重なるポリシリコン膜にはＰ型不純物として例えばボロ
ンイオンを約３０ＫｅＶで５×１０15／ｃｍ2注入して
ポリシリコン膜を低抵抗化する。この工程を採用するこ
とにより、Ｐ型ＭＯＳトランジスタの場合もＮ型ＭＯＳ
トランジスタの場合と同様にメタル配線と拡散領域の間
のコンタクト抵抗だけでなく、メタル配線とポリシリコ
ン電極の間のコンタクト抵抗も低減させることができ
る。
に本発明を適用するために、図３の工程（Ｂ）におい
て、ポリシリコン膜を堆積した後、Ｎ型ＭＯＳトランジ
スタの活性領域に重なるポリシリコン膜にはＮ型不純物
として例えばリンイオンを約３０ＫｅＶで約６×１０15
／ｃｍ2注入し、Ｐ型ＭＯＳトランジスタの活性領域に
重なるポリシリコン膜にはＰ型不純物として例えばボロ
ンイオンを約３０ＫｅＶで５×１０15／ｃｍ2注入して
ポリシリコン膜を低抵抗化する。この工程を採用するこ
とにより、Ｐ型ＭＯＳトランジスタの場合もＮ型ＭＯＳ
トランジスタの場合と同様にメタル配線と拡散領域の間
のコンタクト抵抗だけでなく、メタル配線とポリシリコ
ン電極の間のコンタクト抵抗も低減させることができ
る。
【００１９】（実施例３）図７（Ａ）に本発明をＳＲＡ
Ｍのメモリセルに適用した場合を示した。同図（Ｂ）は
従来例である。従来例においては、コンタクト抵抗を充
分下げるために、ドレインの拡散領域１８とメタル配線
２５をコンタクトホール３１で接続し、またポリシリコ
ン電極１６とメタル配線２５をコンタクトホール３２で
接続している。このような構成の場合、ポリシリコン間
のスペースＣを一定値以上にしなければならないという
制約や、コンタクトホール３１，３２のように縦方向に
２つのコンタクトホールが並ぶことによってメモリセル
の縦方向の寸法縮小に限界があった。同図（Ａ）のよう
に本発明を適用した場合、コンタクトホール２１で従来
のコンタクトホール３１，３２の２個分を兼ねることが
できるので、縦方向に約１０％の寸法縮小が可能となっ
た。なお、図７（Ａ）におけるＸ−Ｘ’線位置が図４の
Ｘ−Ｘ’線位置と対応している。
Ｍのメモリセルに適用した場合を示した。同図（Ｂ）は
従来例である。従来例においては、コンタクト抵抗を充
分下げるために、ドレインの拡散領域１８とメタル配線
２５をコンタクトホール３１で接続し、またポリシリコ
ン電極１６とメタル配線２５をコンタクトホール３２で
接続している。このような構成の場合、ポリシリコン間
のスペースＣを一定値以上にしなければならないという
制約や、コンタクトホール３１，３２のように縦方向に
２つのコンタクトホールが並ぶことによってメモリセル
の縦方向の寸法縮小に限界があった。同図（Ａ）のよう
に本発明を適用した場合、コンタクトホール２１で従来
のコンタクトホール３１，３２の２個分を兼ねることが
できるので、縦方向に約１０％の寸法縮小が可能となっ
た。なお、図７（Ａ）におけるＸ−Ｘ’線位置が図４の
Ｘ−Ｘ’線位置と対応している。
【００２０】
【発明の効果】本発明ではその共通コンタクトにおい
て、基板上に形成された下層の第１絶縁膜及び上層の第
２絶縁膜を通して拡散領域上にあけられたコンタクトを
有し、ポリシリコン電極が第１、第２の絶縁膜の間に挾
まれて形成されているとともに、コンタクトホール内に
露出しており、メタル配線がそのコンタクトホールを介
してポリシリコン電極及び拡散領域にともに接触してお
り、かつポリシリコン電極のコンタクトホール内への露
出部には拡散領域と同一導電型の不純物が導入されて低
抵抗化されているので、コンタクトホールを通してポリ
シリコン電極と拡散層及びメタル配線をともに接続する
ことができ、しかもコンタクトホール内でのメタル配線
と拡散層との間のコンタクト抵抗も、メタル配線とポリ
シリコン電極との間のコンタクト抵抗もともに低減させ
ることができる。
て、基板上に形成された下層の第１絶縁膜及び上層の第
２絶縁膜を通して拡散領域上にあけられたコンタクトを
有し、ポリシリコン電極が第１、第２の絶縁膜の間に挾
まれて形成されているとともに、コンタクトホール内に
露出しており、メタル配線がそのコンタクトホールを介
してポリシリコン電極及び拡散領域にともに接触してお
り、かつポリシリコン電極のコンタクトホール内への露
出部には拡散領域と同一導電型の不純物が導入されて低
抵抗化されているので、コンタクトホールを通してポリ
シリコン電極と拡散層及びメタル配線をともに接続する
ことができ、しかもコンタクトホール内でのメタル配線
と拡散層との間のコンタクト抵抗も、メタル配線とポリ
シリコン電極との間のコンタクト抵抗もともに低減させ
ることができる。
【図１】一般的なコンタクトを示す平面図である。
【図２】（Ａ）は共通コンタクトとして考えられるもの
を示す断面図、（Ｂ）は共通コンタクトのコンタクト抵
抗をコンタクトホール底面の寸法の関係として示す図で
ある。
を示す断面図、（Ｂ）は共通コンタクトのコンタクト抵
抗をコンタクトホール底面の寸法の関係として示す図で
ある。
【図３】一実施例を製造方法とともに示す工程断面図で
ある。
ある。
【図４】図３の工程（Ｂ）と（Ｄ）での段階の半導体装
置の平面図である。
置の平面図である。
【図５】イオン注入の注入エネルギーをパラメーターに
して注入条件を変化させた場合のコンタクト抵抗を示す
図である。
して注入条件を変化させた場合のコンタクト抵抗を示す
図である。
【図６】イオン注入の注入量をパラメーターにして注入
条件を変化させた場合のコンタクト抵抗を示す図であ
る。
条件を変化させた場合のコンタクト抵抗を示す図であ
る。
【図７】ＳＲＡＭのメモリセルを示す平面図であり、
（Ａ）は本発明を適用した一実施例、（Ｂ）は従来例で
ある。
（Ａ）は本発明を適用した一実施例、（Ｂ）は従来例で
ある。
１１ Ｐ型シリコン基板 １２ フィールド酸化膜 １３ 活性領域 １４ ゲート絶縁膜としての熱酸化膜 １６ ポリシリコン電極 ２０ 層間絶縁膜 ２１ コンタクトホール ２３，２４ コンタクトホールを通して注入された不
純物による拡散層 ２５ メタル配線
純物による拡散層 ２５ メタル配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｘ (72)発明者 進藤 泰之 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 花岡 克成 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (4)
- 【請求項１】 第１導電型の半導体基板の表面に形成さ
れた第２導電型の高不純物濃度拡散領域が基板上のポリ
シリコン電極及びメタル配線に電気的に接続される接点
を有する半導体装置において、 前記接点は基板上に形成された下層の第１絶縁膜及び上
層の第２絶縁膜を通して前記拡散領域上にあけられたコ
ンタクトを有し、ポリシリコン電極が第１、第２の絶縁
膜の間に挾まれて形成されているとともに、コンタクト
ホール内に露出しており、メタル配線がそのコンタクト
ホールを介してポリシリコン電極及び拡散領域にともに
接触しており、 かつポリシリコン電極のコンタクトホール内への露出部
には拡散領域と同一導電型の不純物が導入されて低抵抗
化されていることを特徴とする半導体装置。 - 【請求項２】 一方のＭＯＳトランジスタのゲート電極
とドレイン電極が他方のＭＯＳトランジスタのドレイン
電極とゲート電極にそれぞれ接続された一対のＭＯＳト
ランジスタを少なくとも含むメモリセルを備え、 前記接点の拡散領域は前記ＭＯＳトランジスタのドレイ
ン領域であり、前記ポリシリコン電極がゲート電極を兼
ねている請求項１に記載の半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｆ）を含んでコ
ンタクトを形成することを特徴とする半導体装置の製造
方法。 （Ａ）第１導電型の半導体基板の表面に素子分離領域を
形成して活性領域を分離し、その活性領域表面にゲート
絶縁膜となる第１の絶縁膜を形成する工程、（Ｂ）第１
の絶縁膜上にポリシリコン膜を形成し、そのポリシリコ
ン膜をパターン化して活性領域に形成されるＭＯＳトラ
ンジスタのゲート電極となるとともに他のＭＯＳトラン
ジスタのドレイン領域と接続されるポリシリコン電極を
形成する工程、（Ｃ）前記ポリシリコン電極をマスクと
して基板に第２導電型不純物をイオン注入し、ソース・
ドレイン用の拡散領域を形成する工程、（Ｄ）前記ポリ
シリコン電極上から第２の絶縁膜を形成し、第１及び第
２の絶縁膜にパターン化を施して拡散領域にまで到達
し、かつポリシリコン電極の表面の一部を内部に露出さ
せるコンタクトホールを形成する工程、（Ｅ）そのコン
タクトホールを通して第２導電型不純物をイオン注入す
る工程、（Ｆ）第２の絶縁膜上からメタル膜を形成し、
そのメタル膜にパターン化を施して前記コンタクトホー
ルを介してポリシリコン電極と拡散領域とにともに接続
されるメタル配線を形成する工程。 - 【請求項４】 製造される半導体装置がＣＭＯＳ半導体
装置であり、上記工程（Ｂ）において、不純物の導入さ
れていないポリシリコン膜を堆積した後、Ｎ型ＭＯＳト
ランジスタの活性領域に重なるポリシリコン膜にはＮ型
不純物をイオン注入し、Ｐ型ＭＯＳトランジスタの活性
領域に重なるポリシリコン膜にはＰ型不純物をイオン注
入してポリシリコン膜を低抵抗化するとともに、 上記工程（Ｆ）においてはＮ型ＭＯＳトランジスタのコ
ンタクトホールを通してＮ型不純物をイオン注入し、Ｐ
型ＭＯＳトランジスタのコンタクトホールを通してＰ型
不純物をイオン注入する請求項３に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288844A JPH08130246A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とその製造方法 |
| US08/545,398 US5656841A (en) | 1994-10-28 | 1995-10-19 | Semiconductor device with contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288844A JPH08130246A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130246A true JPH08130246A (ja) | 1996-05-21 |
Family
ID=17735482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6288844A Pending JPH08130246A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5656841A (ja) |
| JP (1) | JPH08130246A (ja) |
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