JPH04218945A - 半導体回路装置とその製造方法 - Google Patents
半導体回路装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置とその製造方法および半導体回路の配線の形
成方法に関し、特にその多層配線構造に関するものであ
る。
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置とその製造方法および半導体回路の配線の形
成方法に関し、特にその多層配線構造に関するものであ
る。
【０００２】
【従来の技術】近年高集積化への努力としてゲート長が
サブミクロンオーダーのＭＯＳトランジスタの開発等、
微細加工された機能素子の実用化が望まれている。
サブミクロンオーダーのＭＯＳトランジスタの開発等、
微細加工された機能素子の実用化が望まれている。
【０００３】例えばゲート長が０．８μｍのＭＯＳトラ
ンジスタでは素子の占める面積は２０μｍ２ 程であり
高集積化に好適なものとなっている。
ンジスタでは素子の占める面積は２０μｍ２ 程であり
高集積化に好適なものとなっている。
【０００４】しかしながら、従来の構成ではＭＯＳトラ
ンジスタやバイポーラトランジスタ等の機能素子の微細
化が進み高集積化されたとしても、充分に良好な特性が
得られ難かった。これは、従来微細な機能素子形成法に
係る問題点と考えられており、必然的に製造プロセスの
改良に重点がおかれていた。
ンジスタやバイポーラトランジスタ等の機能素子の微細
化が進み高集積化されたとしても、充分に良好な特性が
得られ難かった。これは、従来微細な機能素子形成法に
係る問題点と考えられており、必然的に製造プロセスの
改良に重点がおかれていた。
【０００５】しかし、本発明者らが素子構造および製造
プロセスを詳細に研究し検討を重ねてきた結果、配線の
構成を工夫することで歩留りが大きく向上し且つ性能も
向上してくることが判明した。
プロセスを詳細に研究し検討を重ねてきた結果、配線の
構成を工夫することで歩留りが大きく向上し且つ性能も
向上してくることが判明した。
【０００６】具体的には以下に述べる従来例の構成にお
いて多層配線のうち第２層，第３層Ａｌ配線および第１
，第２のスルーホールの占める面積が増大し、微細化さ
れた素子の集積化を妨げること、および信号遅延の原因
となる寄生容量が低減できないことである。
いて多層配線のうち第２層，第３層Ａｌ配線および第１
，第２のスルーホールの占める面積が増大し、微細化さ
れた素子の集積化を妨げること、および信号遅延の原因
となる寄生容量が低減できないことである。
【０００７】図１８はこのような従来の半導体回路装置
の多層配線構造を示す模式的断面図である。２層配線構
造の場合、第１層（下層）の電極（配線）と第２層（上
層）の配線とを接続するスルーホールは１種類であるが
、３層配線以上になると、第２層と第３層（最上層）の
配線間を接続するための他の種類のスルーホール等が必
要となってくる。
の多層配線構造を示す模式的断面図である。２層配線構
造の場合、第１層（下層）の電極（配線）と第２層（上
層）の配線とを接続するスルーホールは１種類であるが
、３層配線以上になると、第２層と第３層（最上層）の
配線間を接続するための他の種類のスルーホール等が必
要となってくる。
【０００８】この場合、上層側になるほど配線の間で層
間絶縁膜の段差が大きくなるという問題がある。すなわ
ち図１８（Ａ）に示すように下層側に絶縁膜１や配線２
による段差ｈ２ができ、その上に他の絶縁膜３や配線４
による段差ｈ１が重なるような場合、段差がさらに強調
されて大きくなる。したがって上層で段差を小さくする
ことは困難であった。このような大きくなった段差を覆
うように形成された絶縁膜はその部分で膜厚（段差ｈ１
）が平坦部分より大きくなる。このような膜厚の大きい
絶縁膜に通常のホトレジストマスク６を使ってスルーホ
ール５を形成しようとすると、矢印Ｅのように、絶縁膜
３の側面方向へのエッチングは進行するがスルーホール
５の底部の開口面積Ｓ２ はホトレジストマスク６の面
積Ｓ１に比して例えば、Ｓ１ ：５×５μｍ２ ，Ｓ２
：３×３μｍ２ のように小さくなり、絶縁膜が厚い
程スルーホール５が開き難くなる。この問題を解決する
為に、従来は多層配線を有する半導体装置において、第
ｎ層と第（ｎ＋１）層の配線間を接続するスルーホール
の面積よりも第（ｎ＋１）層と第（ｎ＋２）層の配線間
を接続するスルーホールの面積を大きくとることで、配
線間のスルーホール５の適切な寸法面積を得ることがで
き段差や膜厚による配線間接続の支障をなくすことがで
き、多層配線構造を実現していた。
間絶縁膜の段差が大きくなるという問題がある。すなわ
ち図１８（Ａ）に示すように下層側に絶縁膜１や配線２
による段差ｈ２ができ、その上に他の絶縁膜３や配線４
による段差ｈ１が重なるような場合、段差がさらに強調
されて大きくなる。したがって上層で段差を小さくする
ことは困難であった。このような大きくなった段差を覆
うように形成された絶縁膜はその部分で膜厚（段差ｈ１
）が平坦部分より大きくなる。このような膜厚の大きい
絶縁膜に通常のホトレジストマスク６を使ってスルーホ
ール５を形成しようとすると、矢印Ｅのように、絶縁膜
３の側面方向へのエッチングは進行するがスルーホール
５の底部の開口面積Ｓ２ はホトレジストマスク６の面
積Ｓ１に比して例えば、Ｓ１ ：５×５μｍ２ ，Ｓ２
：３×３μｍ２ のように小さくなり、絶縁膜が厚い
程スルーホール５が開き難くなる。この問題を解決する
為に、従来は多層配線を有する半導体装置において、第
ｎ層と第（ｎ＋１）層の配線間を接続するスルーホール
の面積よりも第（ｎ＋１）層と第（ｎ＋２）層の配線間
を接続するスルーホールの面積を大きくとることで、配
線間のスルーホール５の適切な寸法面積を得ることがで
き段差や膜厚による配線間接続の支障をなくすことがで
き、多層配線構造を実現していた。
【０００９】図１８（Ｂ）において７は半導体基板、８
は絶縁膜、９は第１層Ａｌ配線、１０は第１層間絶縁膜
、１１は第１スルーホール、１２は第２層Ａｌ配線、１
３は第２層間絶縁膜、１４は第２スルーホール、１５は
第３層Ａｌ配線である。
は絶縁膜、９は第１層Ａｌ配線、１０は第１層間絶縁膜
、１１は第１スルーホール、１２は第２層Ａｌ配線、１
３は第２層間絶縁膜、１４は第２スルーホール、１５は
第３層Ａｌ配線である。
【００１０】すなわち、コンタクトホールＣＨの大きさ
ｌ１ より第１スルーホール１１の大きさｌ２ の方が
大きく、ｌ２ より第２スルーホール１４の大きさｌ３
の方が大きくなっていた。このような構成は例えば日
本特許公開公報昭５９−１１７２３６号に開示されてい
る。
ｌ１ より第１スルーホール１１の大きさｌ２ の方が
大きく、ｌ２ より第２スルーホール１４の大きさｌ３
の方が大きくなっていた。このような構成は例えば日
本特許公開公報昭５９−１１７２３６号に開示されてい
る。
【００１１】図１９は、従来の半導体回路装置の他の多
層配線構造を得るための配線の形成方法を説明する模式
図である。
層配線構造を得るための配線の形成方法を説明する模式
図である。
【００１２】ここではＭＯＳトランジスタに接続される
配線の例を挙げて説明する。
配線の例を挙げて説明する。
【００１３】半導体基体１６の主面側にはソース・ドレ
イン領域１７が形成されており、これらの間のチャネル
領域上にはゲート絶縁膜１８を介してゲート電極１９が
設けられている。
イン領域１７が形成されており、これらの間のチャネル
領域上にはゲート絶縁膜１８を介してゲート電極１９が
設けられている。
【００１４】このような基体１６上にＣＶＤ法等により
絶縁膜２０を形成し、パターニングによってソース・ド
レイン領域とコンタクトをとるための開孔（コンタクト
ホール）ＣＨを形成する（図１９（Ａ））。その後、ス
パッタリング法等によりＡｌを堆積させて所望の配線２
１形状にウェットエッチングによりパターニングする（
図１９（Ｂ））。
絶縁膜２０を形成し、パターニングによってソース・ド
レイン領域とコンタクトをとるための開孔（コンタクト
ホール）ＣＨを形成する（図１９（Ａ））。その後、ス
パッタリング法等によりＡｌを堆積させて所望の配線２
１形状にウェットエッチングによりパターニングする（
図１９（Ｂ））。
【００１５】次にＣＶＤ法等により層間絶縁膜２２を形
成し、パターニングにより開孔（スルーホール）ＴＨを
形成する（図１９（Ｃ））。そして、再びスパッタリン
グ法等によりＡｌを堆積させて所望の配線２１形状にウ
ェットエッチングによりパターニングする。その上に保
護層２３を形成する（図１９（Ｄ））。
成し、パターニングにより開孔（スルーホール）ＴＨを
形成する（図１９（Ｃ））。そして、再びスパッタリン
グ法等によりＡｌを堆積させて所望の配線２１形状にウ
ェットエッチングによりパターニングする。その上に保
護層２３を形成する（図１９（Ｄ））。
【００１６】
【発明が解決しようとする課題】しかしながらこのよう
に多層配線となるが故に配線が素子の性能に与える影響
は大きく、従来の技術的観点のようにプロセス上の問題
を考慮して配線の形状・材料を選べばよいという問題で
はなくなってきている。
に多層配線となるが故に配線が素子の性能に与える影響
は大きく、従来の技術的観点のようにプロセス上の問題
を考慮して配線の形状・材料を選べばよいという問題で
はなくなってきている。
【００１７】特にエリアセンサ等の光電変換装置におい
ては、開口率がデバイス特性を左右する重要なパラメー
タとなるので、受光部における配線の占める面積をより
一層低減できる構成が望まれることになる。さらに、半
導体装置の表面平坦化を進めないと１．多層配線をさら
に積み重ねる際、層を重ねる毎に拡大するスルーホール
の直径、配線の幅および厚さが必要となる。
ては、開口率がデバイス特性を左右する重要なパラメー
タとなるので、受光部における配線の占める面積をより
一層低減できる構成が望まれることになる。さらに、半
導体装置の表面平坦化を進めないと１．多層配線をさら
に積み重ねる際、層を重ねる毎に拡大するスルーホール
の直径、配線の幅および厚さが必要となる。
【００１８】２．表面の大きな凹凸に準じて最上部に積
層する保護膜にクラックが生じ、不良の原因となる。
層する保護膜にクラックが生じ、不良の原因となる。
【００１９】３．半導体表面にさらにカラーフィルター
，反射防止膜等の膜を堆積する場合、表面凹凸のためそ
れ等の膜を微細にパターニングすることが困難になる。
，反射防止膜等の膜を堆積する場合、表面凹凸のためそ
れ等の膜を微細にパターニングすることが困難になる。
【００２０】等の問題があるため、表面の平坦化は微細
化、高機能化のために絶対必要条件となる。
化、高機能化のために絶対必要条件となる。
【００２１】また配線に対してもこれまでにない厳しい
要求が出されるようになってきている。例えばゲート長
が０．８μｍ以下となるように高集積化された４Ｍｂｉ
ｔや１６ＭｂｉｔのダイナミックＲＡＭなどでは、Ａｌ
等の金属を堆積しなければならない開孔（ビアホール）
のアスペクト比（開孔の深さ÷開孔の直径）は１．０以
上である。そして開孔の直径自体も１μｍ以下となり、
アスペクト比の大きい開孔にもＡｌを堆積できる技術が
必要とされる。
要求が出されるようになってきている。例えばゲート長
が０．８μｍ以下となるように高集積化された４Ｍｂｉ
ｔや１６ＭｂｉｔのダイナミックＲＡＭなどでは、Ａｌ
等の金属を堆積しなければならない開孔（ビアホール）
のアスペクト比（開孔の深さ÷開孔の直径）は１．０以
上である。そして開孔の直径自体も１μｍ以下となり、
アスペクト比の大きい開孔にもＡｌを堆積できる技術が
必要とされる。
【００２２】しかも半導体集積回路装置に関して商業的
に成功をおさめるためには低コストで大量生産できるも
のでなくてはならない。
に成功をおさめるためには低コストで大量生産できるも
のでなくてはならない。
【００２３】また、図１９に示すような手順で得られた
配線のうちコンタクトホールＣＨ上の部分には凹部ＲＣ
が形成されており、また、スルーホールＴＨの上にも凹
部ＲＴが形成されている。
配線のうちコンタクトホールＣＨ上の部分には凹部ＲＣ
が形成されており、また、スルーホールＴＨの上にも凹
部ＲＴが形成されている。
【００２４】しかしながら、このような凹部の形成は激
しい段差を生じさせるので好ましいものではない。特に
、多層配線構造を採用しようとすると歩留り低下の原因
となり、光電変換装置に適用しようとすると迷光による
ノイズの原因となる。
しい段差を生じさせるので好ましいものではない。特に
、多層配線構造を採用しようとすると歩留り低下の原因
となり、光電変換装置に適用しようとすると迷光による
ノイズの原因となる。
【００２５】また、開孔内の埋込みと絶縁層上の堆積膜
形成とを同時に行うために、従来の成膜方法を採用する
と図２０の符号Ｓに示されるような「巣」と呼ばれる空
隙部分が形成され半導体装置の歩留りを極端に悪くする
。
形成とを同時に行うために、従来の成膜方法を採用する
と図２０の符号Ｓに示されるような「巣」と呼ばれる空
隙部分が形成され半導体装置の歩留りを極端に悪くする
。
【００２６】さらにＡｌをウェットエッチングによって
パターニングするので、配線の端部形状がサイドエッチ
されてバラツキが生じる。
パターニングするので、配線の端部形状がサイドエッチ
されてバラツキが生じる。
【００２７】本発明は上述した技術的課題に鑑みなされ
たものであり、高性能で高集積化された半導体回路装置
およびその製造方法を提供することを目的とする。
たものであり、高性能で高集積化された半導体回路装置
およびその製造方法を提供することを目的とする。
【００２８】また、本発明は、配線の大部分を形成する
層（第２配線部）を、エッチングによるパターニングな
しで自己整合的に形成し均一な断面形状が得られる半導
体回路の配線の形成方法を提供することを目的とする。
層（第２配線部）を、エッチングによるパターニングな
しで自己整合的に形成し均一な断面形状が得られる半導
体回路の配線の形成方法を提供することを目的とする。
【００２９】さらにまた、本発明は膜質の優れた配線を
形成し、信号遅延の小さい半導体装置を製造可能とする
ための半導体回路の配線の形成方法を提供することを目
的とする。
形成し、信号遅延の小さい半導体装置を製造可能とする
ための半導体回路の配線の形成方法を提供することを目
的とする。
【００３０】
【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体回路装置は半導体基体の主面
上に形成された絶縁膜のコンタクトホールを介して該半
導体基体に接続する第１配線層と、該第１配線層上に形
成された層間絶縁層のスルーホールを介して前記第１配
線層と接続する第２配線層と、を有する半導体回路装置
において、前記コンタクトホール上の前記第１配線は実
質的に平坦であり、前記スルーホール面積が前記コンタ
クトホール面積より小さいことを特徴とする。
るために、本発明の半導体回路装置は半導体基体の主面
上に形成された絶縁膜のコンタクトホールを介して該半
導体基体に接続する第１配線層と、該第１配線層上に形
成された層間絶縁層のスルーホールを介して前記第１配
線層と接続する第２配線層と、を有する半導体回路装置
において、前記コンタクトホール上の前記第１配線は実
質的に平坦であり、前記スルーホール面積が前記コンタ
クトホール面積より小さいことを特徴とする。
【００３１】本発明の半導体回路装置は半導体基体の主
面上に形成された絶縁膜のコンタクトホールを介して該
半導体基体に接続する第１配線層と、該第１配線層上に
形成された第１層間絶縁層の第１スルーホールを介して
前記第１配線層と接続する第２配線層と、該第２配線層
上に形成された第２層間絶縁層の第２スルーホールを介
して前記第２配線層と接続する第３配線層と、を有する
半導体回路装置において、前記コンタクトホール上の前
記第１配線は実質的に平坦であり、前記第１のスルーホ
ール面積が前記コンタクトホール面積より小さいことを
特徴とする。
面上に形成された絶縁膜のコンタクトホールを介して該
半導体基体に接続する第１配線層と、該第１配線層上に
形成された第１層間絶縁層の第１スルーホールを介して
前記第１配線層と接続する第２配線層と、該第２配線層
上に形成された第２層間絶縁層の第２スルーホールを介
して前記第２配線層と接続する第３配線層と、を有する
半導体回路装置において、前記コンタクトホール上の前
記第１配線は実質的に平坦であり、前記第１のスルーホ
ール面積が前記コンタクトホール面積より小さいことを
特徴とする。
【００３２】さらに本発明の半導体回路装置は半導体基
体の主面上に形成された絶縁膜のコンタクトホールを介
して該半導体基体に接続する第１配線層と、該第１配線
層上に形成された層間絶縁層のスルーホールを介して前
記第１配線層と接続する第２配線層と、を有する半導体
回路装置において、前記コンタクトホール上の前記第１
配線は実質的に平坦であることを特徴とする。
体の主面上に形成された絶縁膜のコンタクトホールを介
して該半導体基体に接続する第１配線層と、該第１配線
層上に形成された層間絶縁層のスルーホールを介して前
記第１配線層と接続する第２配線層と、を有する半導体
回路装置において、前記コンタクトホール上の前記第１
配線は実質的に平坦であることを特徴とする。
【００３３】本発明の製造方法は半導体基体の主面上に
形成された絶縁膜のコンタクトホールを介して該半導体
基体に接続する第１配線層と、該第１配線層上に形成さ
れた層間絶縁層のスルーホールを介して前記第１配線層
と接続する第２配線層と、を有する半導体回路装置の製
造方法において、前記絶縁膜に前記コンタクトホールを
形成した後、前記コンタクトホール内に選択的に導電材
料を堆積させ、次いで前記コンタクトホール上および前
記絶縁膜上に導電材料を堆積させた後パターニングを行
って前記第１配線層を形成することを特徴とする。
形成された絶縁膜のコンタクトホールを介して該半導体
基体に接続する第１配線層と、該第１配線層上に形成さ
れた層間絶縁層のスルーホールを介して前記第１配線層
と接続する第２配線層と、を有する半導体回路装置の製
造方法において、前記絶縁膜に前記コンタクトホールを
形成した後、前記コンタクトホール内に選択的に導電材
料を堆積させ、次いで前記コンタクトホール上および前
記絶縁膜上に導電材料を堆積させた後パターニングを行
って前記第１配線層を形成することを特徴とする。
【００３４】本発明の半導体回路の配線の形成方法は、
絶縁層に設けられた開孔を介して下地表面と接続する配
線の形成方法において、前記開孔内に選択的に第１の導
電物質を堆積させる第１の工程と、前記絶縁層および前
記導電物質に第２の導電物質からなる第１の配線部を形
成する第２の工程と、前記第１の配線部上に選択的に第
３の導電物質を堆積させる第２の配線部を形成する第３
の工程と、を含むことを特徴とする。
絶縁層に設けられた開孔を介して下地表面と接続する配
線の形成方法において、前記開孔内に選択的に第１の導
電物質を堆積させる第１の工程と、前記絶縁層および前
記導電物質に第２の導電物質からなる第１の配線部を形
成する第２の工程と、前記第１の配線部上に選択的に第
３の導電物質を堆積させる第２の配線部を形成する第３
の工程と、を含むことを特徴とする。
【００３５】
【作用】本発明によれば、コンタクトホールの面積より
第１のスルーホールの面積を小さくすることにより、寄
生容量を十分に低減することができる。さらにスルーホ
ール部および第２の配線部によってしめられる平面積を
大幅に低減することができ、チップ面積の縮小化つまり
コストダウンを達成できる。
第１のスルーホールの面積を小さくすることにより、寄
生容量を十分に低減することができる。さらにスルーホ
ール部および第２の配線部によってしめられる平面積を
大幅に低減することができ、チップ面積の縮小化つまり
コストダウンを達成できる。
【００３６】本発明によれば、配線の大部分を形成する
層が、エッチングによるパターニングなしで自己整合的
に形成されるので、均一な断面形状が得られる。
層が、エッチングによるパターニングなしで自己整合的
に形成されるので、均一な断面形状が得られる。
【００３７】さらに本発明によれば、良好な選択性のも
とで、良質の配線となる材料を堆積させることができる
ので、耐マイグレーションに優れ、耐久性の向上した配
線を形成することができる。
とで、良質の配線となる材料を堆積させることができる
ので、耐マイグレーションに優れ、耐久性の向上した配
線を形成することができる。
【００３８】また、コンタクト抵抗が低く、平坦性に優
れた配線を形成できるので、段差被覆（ステップカバレ
ッジ）性に優れ絶縁膜による耐久性を向上させ信号遅延
の小さい配線を形成することができる。
れた配線を形成できるので、段差被覆（ステップカバレ
ッジ）性に優れ絶縁膜による耐久性を向上させ信号遅延
の小さい配線を形成することができる。
【００３９】
【実施例】本発明を詳細に説明する前に、まず本発明に
好適なＡｌを主成分とする金属膜（純Ａｌも含む）の成
膜方法（Ａｌ−ＣＶＤ法）について以下に説明する。
好適なＡｌを主成分とする金属膜（純Ａｌも含む）の成
膜方法（Ａｌ−ＣＶＤ法）について以下に説明する。
【００４０】この方法は、例えばアスペクト比が１以上
の微細かつ深い開孔（コンタクトホール，スルーホール
）内への金属材料を埋め込みに適した方法であり、また
選択性に優れた堆積方法である。
の微細かつ深い開孔（コンタクトホール，スルーホール
）内への金属材料を埋め込みに適した方法であり、また
選択性に優れた堆積方法である。
【００４１】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成されるように極めて結晶性に優れ、炭
素等の含有もほとんどない。
単結晶Ａｌが形成されるように極めて結晶性に優れ、炭
素等の含有もほとんどない。
【００４２】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。特
に、原料ガスとしてモノメチルアルミニウムハイドライ
ド（ＭＭＡＨ）またはジメチルアルミニウムハイドライ
ド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニウ
ムハイドライドを用い、反応ガスとしてＨ２ ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することができる。
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。特
に、原料ガスとしてモノメチルアルミニウムハイドライ
ド（ＭＭＡＨ）またはジメチルアルミニウムハイドライ
ド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニウ
ムハイドライドを用い、反応ガスとしてＨ２ ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することができる。
【００４３】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。
【００４４】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。
【００４５】電子供与性材料の具体例としては、例えば
、ＩＩＩ族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系のＩＩＩ−Ｖ族
化合物半導体、または、単結晶シリコン，非晶質シリコ
ンなどのＰ型，Ｉ型、Ｎ型等の半導体材料、あるいは以
下に示す金属，合金，シリサイド等であり、例えば、タ
ングステン，モリブデン，タンタル銅，チタン，アルミ
ニウム，チタンアルミニウム，チタンナイトライド，ア
ルミニウムシリコン銅，アルミニウムパラジウム，タン
グステンシリサイド，チタンシリサイド，アルミニウム
シリサイド，モリブデンシリサイドタンタルシリサイド
等が挙げられる。
、ＩＩＩ族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系のＩＩＩ−Ｖ族
化合物半導体、または、単結晶シリコン，非晶質シリコ
ンなどのＰ型，Ｉ型、Ｎ型等の半導体材料、あるいは以
下に示す金属，合金，シリサイド等であり、例えば、タ
ングステン，モリブデン，タンタル銅，チタン，アルミ
ニウム，チタンアルミニウム，チタンナイトライド，ア
ルミニウムシリコン銅，アルミニウムパラジウム，タン
グステンシリサイド，チタンシリサイド，アルミニウム
シリサイド，モリブデンシリサイドタンタルシリサイド
等が挙げられる。
【００４６】これに対して、Ａｌあるいは、Ａｌ−Ｓｉ
が選択的に堆積しない表面を形成する材料、すなわち非
電子供与性材料としては、熱酸化，ＣＶＤ等により形成
された酸化シリコン，ＢＳＧ，ＰＳＧ，ＢＰＳＧ等のガ
ラスまたは酸化膜，熱窒化膜や、プラズマＣＶＤ法，減
圧ＣＶＤ法，ＥＣＲ−ＣＶＤ法などにより形成されたシ
リコン窒化膜等が挙げられる。
が選択的に堆積しない表面を形成する材料、すなわち非
電子供与性材料としては、熱酸化，ＣＶＤ等により形成
された酸化シリコン，ＢＳＧ，ＰＳＧ，ＢＰＳＧ等のガ
ラスまたは酸化膜，熱窒化膜や、プラズマＣＶＤ法，減
圧ＣＶＤ法，ＥＣＲ−ＣＶＤ法などにより形成されたシ
リコン窒化膜等が挙げられる。
【００４７】このＡｌ−ＣＶＤ法によれば以下のような
修飾原子を含み、Ａｌを主成分とする金属膜をも選択的
に堆積でき、その膜質も優れた特性を示すのである。
修飾原子を含み、Ａｌを主成分とする金属膜をも選択的
に堆積でき、その膜質も優れた特性を示すのである。
【００４８】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えて、ＳｉＨ４ ，Ｓｉ２ Ｈ
６ ，Ｓｉ３ Ｈ８ ，Ｓｉ（ＣＨ３ ）４ ，ＳｉＣ
ｌ４，ＳｉＨ２ Ｃｌ２ ，ＳｉＨＣｌ３ 等のＳｉ原
子を含むガスや、ＴｉＣｌ４ ，ＴｉＢｒ４ ，Ｔｉ（
／ＣＨ３ ）４ 等のＴｉ原子を含むガスや、ビスアセ
チルアセトナト銅Ｃｕ（Ｃ５Ｈ７ Ｏ２ ）２ ，ビス
ジピバロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２ ）
２ ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（
Ｃ５ ＨＦ６ Ｏ２ ）２ 等のＣｕ原子を含むガスを
適宜組み合わせて導入して混合ガス雰囲気として、例え
ばＡｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−
Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積さ
せて電極を形成してもよい。
イドのガスと水素とに加えて、ＳｉＨ４ ，Ｓｉ２ Ｈ
６ ，Ｓｉ３ Ｈ８ ，Ｓｉ（ＣＨ３ ）４ ，ＳｉＣ
ｌ４，ＳｉＨ２ Ｃｌ２ ，ＳｉＨＣｌ３ 等のＳｉ原
子を含むガスや、ＴｉＣｌ４ ，ＴｉＢｒ４ ，Ｔｉ（
／ＣＨ３ ）４ 等のＴｉ原子を含むガスや、ビスアセ
チルアセトナト銅Ｃｕ（Ｃ５Ｈ７ Ｏ２ ）２ ，ビス
ジピバロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２ ）
２ ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（
Ｃ５ ＨＦ６ Ｏ２ ）２ 等のＣｕ原子を含むガスを
適宜組み合わせて導入して混合ガス雰囲気として、例え
ばＡｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−
Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積さ
せて電極を形成してもよい。
【００４９】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法でありかつ堆積した膜の表面性が良好であ
るために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ２ 等の上にもＡｌまたはＡｌを主成分とする金属
膜を形成することにより、半導体装置の配線として汎用
性の高い好適な金属膜を得ることができる。この方法に
ついては本発明の好適な実施態様例として後述する。
れた成膜方法でありかつ堆積した膜の表面性が良好であ
るために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ２ 等の上にもＡｌまたはＡｌを主成分とする金属
膜を形成することにより、半導体装置の配線として汎用
性の高い好適な金属膜を得ることができる。この方法に
ついては本発明の好適な実施態様例として後述する。
【００５０】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。非選択堆積のための成膜方法と
しては上述したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッ
タリング法等がある。
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。非選択堆積のための成膜方法と
しては上述したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッ
タリング法等がある。
【００５１】また、非選択堆積させる金属膜としては、
Ｃｕ，Ｗ，Ｍｏ等を主成分とする金属であってもよい。
Ｃｕ，Ｗ，Ｍｏ等を主成分とする金属であってもよい。
【００５２】金属膜形成装置の説明（１）まず、本発明
を適用するに好ましい金属膜形成装置として、ランプに
よる直接加熱方式を採用した例について説明する。
を適用するに好ましい金属膜形成装置として、ランプに
よる直接加熱方式を採用した例について説明する。
【００５３】図１は本発明を適用するに好適な金属膜形
成装置を示す。
成装置を示す。
【００５４】加熱手段１００１はハロゲンランプ１００
２と反射鏡１００３との組み合わせを基体１００４表面
側と裏面側とに複数有する構成となっており、ランプに
供給する電流を不図示の電源に接続されたコントローラ
ー１００５により制御することで基体表面の温度を任意
に設定することができる。
２と反射鏡１００３との組み合わせを基体１００４表面
側と裏面側とに複数有する構成となっており、ランプに
供給する電流を不図示の電源に接続されたコントローラ
ー１００５により制御することで基体表面の温度を任意
に設定することができる。
【００５５】金属膜を形成すべき基体１００４は溶融石
英等からなる透明かつ絶縁性の反応室１００６内の基体
ホルダー１００７上に載置される。ガスの供給系は、混
合器１００８と、バブラー１００９とを含み、さらにＤ
ＭＡＨを収容するバブラー１００９を介して混合器１０
０８に通じる第１のガスラインであるバブリング用の水
素供給管１０１０と混合器１００８に連通する第２のガ
スラインである水素供給管１０１０Ａとを有するガス供
給ラインと、ＤＭＡＨのガスと水素ガスとをガス導入孔
１０１１を通して反応室１００６内に導入するためのガ
ス導入ライン１０１１とを含む構成となっている。加え
て１０１５は他のガスを導入する時に用いるガス導入ラ
インである。排気系１０１２は排気ポンプを有し、排気
孔１０１３に連通する排気ライン１０１４を含む構成と
なっている。１０１６はシール用のリングである。
英等からなる透明かつ絶縁性の反応室１００６内の基体
ホルダー１００７上に載置される。ガスの供給系は、混
合器１００８と、バブラー１００９とを含み、さらにＤ
ＭＡＨを収容するバブラー１００９を介して混合器１０
０８に通じる第１のガスラインであるバブリング用の水
素供給管１０１０と混合器１００８に連通する第２のガ
スラインである水素供給管１０１０Ａとを有するガス供
給ラインと、ＤＭＡＨのガスと水素ガスとをガス導入孔
１０１１を通して反応室１００６内に導入するためのガ
ス導入ライン１０１１とを含む構成となっている。加え
て１０１５は他のガスを導入する時に用いるガス導入ラ
インである。排気系１０１２は排気ポンプを有し、排気
孔１０１３に連通する排気ライン１０１４を含む構成と
なっている。１０１６はシール用のリングである。
【００５６】この成膜装置を用いることにより、５秒以
下の加熱で基体表面温度を所望の温度に安定させること
ができる。また、この装置は、５インチウェハを１時間
あたり１５〜３０枚処理可能な程に高スループットも得
られる構成である。
下の加熱で基体表面温度を所望の温度に安定させること
ができる。また、この装置は、５インチウェハを１時間
あたり１５〜３０枚処理可能な程に高スループットも得
られる構成である。
【００５７】そして、直接加熱を行うための直接加熱手
段としてはハロゲンランプ，キセノンランプ等の光源が
挙げられる。
段としてはハロゲンランプ，キセノンランプ等の光源が
挙げられる。
【００５８】すなわち、抵抗加熱のように、基体を載置
するステージを介して伝達された熱が基体を裏面から表
面に伝達されて基体表面が加熱される手段ではなく、加
熱手段からのエネルギーが直接基体表面にて熱に変換さ
れて加熱するような手段である。これは紫外線を利用す
る光励起作用を生ずる光ＣＶＤ法とは異なることに注意
されたい。
するステージを介して伝達された熱が基体を裏面から表
面に伝達されて基体表面が加熱される手段ではなく、加
熱手段からのエネルギーが直接基体表面にて熱に変換さ
れて加熱するような手段である。これは紫外線を利用す
る光励起作用を生ずる光ＣＶＤ法とは異なることに注意
されたい。
【００５９】金属膜形成方法の説明（１）次に、図２を
参照しながら本発明が好ましく適用できる金属膜形成方
法について具体的に説明する。
参照しながら本発明が好ましく適用できる金属膜形成方
法について具体的に説明する。
【００６０】電子供与性の表面を有し、半導体や導電体
材料からなる基体４０１上に各種口径の開孔（ＶＨ１，
ＶＨ２）を有する絶縁膜４０２の形成された被堆積基体
を用意する。ここで絶縁膜２の表面は非電子供与性の面
となっている（図２（Ａ））。
材料からなる基体４０１上に各種口径の開孔（ＶＨ１，
ＶＨ２）を有する絶縁膜４０２の形成された被堆積基体
を用意する。ここで絶縁膜２の表面は非電子供与性の面
となっている（図２（Ａ））。
【００６１】次にアルキルアルミニウムハイドライドと
水素とを利用したＣＶＤ法によりＡｌを主成分とする金
属膜を形成する。そのためには、基体を反応室１００６
内に配置し、該反応室を減圧した後アルキルアルミニウ
ムハイドライドと水素との混合ガスを反応室内に導入す
る。ランプを点燈し基体表面の温度を２６０℃〜４４０
℃より好ましくは２７０℃〜４４０℃に保持するとＡｌ
が開孔内に選択的に堆積する。実験により予め求めた堆
積速度を基にして、絶縁膜表面とほぼ同じ高さまでＡｌ
膜４０３を堆積させる（図２（Ｂ））。
水素とを利用したＣＶＤ法によりＡｌを主成分とする金
属膜を形成する。そのためには、基体を反応室１００６
内に配置し、該反応室を減圧した後アルキルアルミニウ
ムハイドライドと水素との混合ガスを反応室内に導入す
る。ランプを点燈し基体表面の温度を２６０℃〜４４０
℃より好ましくは２７０℃〜４４０℃に保持するとＡｌ
が開孔内に選択的に堆積する。実験により予め求めた堆
積速度を基にして、絶縁膜表面とほぼ同じ高さまでＡｌ
膜４０３を堆積させる（図２（Ｂ））。
【００６２】次に半導体装置用の配線を形成するために
全面にＡｌを堆積させる。そのために、図１の反応室よ
り基体をとり出し、別の堆積膜形成装置の反応室に入れ
て、周知のスパッタリング法あるいはＣＶＤ法によりＡ
ｌ膜４０６を堆積させる（図２（Ｃ））。
全面にＡｌを堆積させる。そのために、図１の反応室よ
り基体をとり出し、別の堆積膜形成装置の反応室に入れ
て、周知のスパッタリング法あるいはＣＶＤ法によりＡ
ｌ膜４０６を堆積させる（図２（Ｃ））。
【００６３】そして、このＡｌ膜４０６を図２（Ｄ）の
ようにパターニングすることにより所望の形状の配線を
得ることができる。
ようにパターニングすることにより所望の形状の配線を
得ることができる。
【００６４】Ａｌ堆積のメカニズムは現在のところ以下
のように考えられる。
のように考えられる。
【００６５】電子供与性の基体すなわち電子を有する基
体上に水素原子が付着している状態（図８（Ａ））のと
ころにＤＭＡＨがメチル基を基体側に向けて到達してく
ると、基体の電子がＡｌとメチル基１個のボンドを切断
する（図８（Ｂ），（Ｃ））。この時の反応式は以下の
通りになる。
体上に水素原子が付着している状態（図８（Ａ））のと
ころにＤＭＡＨがメチル基を基体側に向けて到達してく
ると、基体の電子がＡｌとメチル基１個のボンドを切断
する（図８（Ｂ），（Ｃ））。この時の反応式は以下の
通りになる。
【００６６】
【化１】
【００６７】さらに自由電子を有する堆積したＡｌ上に
残っている水素原子に対して、同様に反応が進行する（
図８（Ｄ））。ここで水素原子が不足したときには反応
ガスである水素分子が基体上で分解し水素原子として供
給される。また、非電子供与性の表面には電子がないの
で上述した反応が進行せずＡｌが堆積しない。
残っている水素原子に対して、同様に反応が進行する（
図８（Ｄ））。ここで水素原子が不足したときには反応
ガスである水素分子が基体上で分解し水素原子として供
給される。また、非電子供与性の表面には電子がないの
で上述した反応が進行せずＡｌが堆積しない。
【００６８】すなわち、高堆積速度を得るためには水素
分子を水素原子に分解し電子供与性の表面上に吸着させ
る解離吸着反応を促進することが重要である。この役目
をになうのが直接可能であり選択堆積を推進することに
なる。
分子を水素原子に分解し電子供与性の表面上に吸着させ
る解離吸着反応を促進することが重要である。この役目
をになうのが直接可能であり選択堆積を推進することに
なる。
【００６９】アルキルアルミニウムハイドライドとして
、ＤＭＡＨとＨ２とを用いて、ランプ等による直接加熱
によるＡｌ膜と、図３に示す装置を用いて抵抗加熱によ
り基体を２６０℃に加熱したＡｌ膜とを比較してみた。
、ＤＭＡＨとＨ２とを用いて、ランプ等による直接加熱
によるＡｌ膜と、図３に示す装置を用いて抵抗加熱によ
り基体を２６０℃に加熱したＡｌ膜とを比較してみた。
【００７０】抵抗加熱法で得られたＡｌ膜は炭素の含有
がみられず、抵抗率は良好なものではあったが、膜の堆
積速度の最大は８００Å／分であり、決して高いもので
はなかった。そこで基体温度を上げることにより堆積速
度の向上を試みたが、表面モロフォロジーの悪化や抵抗
率の低下，選択性がなくなるといったサンプルが発生し
た。すなわち、本発明者らによれば単に基体温度を上げ
るだけでは再現性に問題がでてくることが判明したので
ある。
がみられず、抵抗率は良好なものではあったが、膜の堆
積速度の最大は８００Å／分であり、決して高いもので
はなかった。そこで基体温度を上げることにより堆積速
度の向上を試みたが、表面モロフォロジーの悪化や抵抗
率の低下，選択性がなくなるといったサンプルが発生し
た。すなわち、本発明者らによれば単に基体温度を上げ
るだけでは再現性に問題がでてくることが判明したので
ある。
【００７１】また、本発明者らはＤＭＡＨのガス流量を
大きくし堆積速度を高める工夫もしてみたが、やはり表
面モロフォロジーが悪化したサンプルが見られ、この方
法でも再現性に疑問が残ることが判明した。
大きくし堆積速度を高める工夫もしてみたが、やはり表
面モロフォロジーが悪化したサンプルが見られ、この方
法でも再現性に疑問が残ることが判明した。
【００７２】これに対して上述した方法により開孔内に
堆積された純Ａｌは単結晶構造となっており、（１）ヒ
ルロックの発生確率の低減 （２）アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性および微細加工に優れた堆積方法であるので、次の堆
積工程として非選択性の堆積方法を適用し、前述した純
Ａｌの場合と同様にランプ等による直接加熱との比較の
ために、本発明者らはまたアルキルアルミニウムハイド
ライドとしてのＤＭＡＨと、シリコン原子を含むガスと
、Ｈ２ とを用いて、抵抗加熱により基体を２６０℃に
加熱しＡｌ−Ｓｉ膜を形成してみた。
堆積された純Ａｌは単結晶構造となっており、（１）ヒ
ルロックの発生確率の低減 （２）アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性および微細加工に優れた堆積方法であるので、次の堆
積工程として非選択性の堆積方法を適用し、前述した純
Ａｌの場合と同様にランプ等による直接加熱との比較の
ために、本発明者らはまたアルキルアルミニウムハイド
ライドとしてのＤＭＡＨと、シリコン原子を含むガスと
、Ｈ２ とを用いて、抵抗加熱により基体を２６０℃に
加熱しＡｌ−Ｓｉ膜を形成してみた。
【００７３】この方法で得られたＡｌ−Ｓｉ膜は炭素の
含有がみられず、抵抗率は良好なものであったが、膜の
堆積速度の最大は８００Å／分であり、決して高いもの
ではなかった。そこで基体温度を上げることにより堆積
速度の向上を試みたが、表面モロフォロジーの悪化や抵
抗率の低下、選択性がなくなるといったサンプルが発生
した。
含有がみられず、抵抗率は良好なものであったが、膜の
堆積速度の最大は８００Å／分であり、決して高いもの
ではなかった。そこで基体温度を上げることにより堆積
速度の向上を試みたが、表面モロフォロジーの悪化や抵
抗率の低下、選択性がなくなるといったサンプルが発生
した。
【００７４】これに対して直接加熱方式により開孔内に
堆積されたＡｌ−Ｓｉ膜は良好な結晶構造を示し、ヒロ
ックの発生確率が低く、アロイスパイクの発生確率も低
くなっている。そして上述した方法は選択性に優れた堆
積方法であるので、次の堆積工程として非選択性の堆積
方法を適用し、上述の選択堆積したＡｌ−Ｓｉ膜および
絶縁膜であるＳｉＯ２ 等の上にもＡｌ−Ｓｉを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。
堆積されたＡｌ−Ｓｉ膜は良好な結晶構造を示し、ヒロ
ックの発生確率が低く、アロイスパイクの発生確率も低
くなっている。そして上述した方法は選択性に優れた堆
積方法であるので、次の堆積工程として非選択性の堆積
方法を適用し、上述の選択堆積したＡｌ−Ｓｉ膜および
絶縁膜であるＳｉＯ２ 等の上にもＡｌ−Ｓｉを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。
【００７５】シリコン原子含有ガスは、第３のガスライ
ンである供給管１１５を介して混合器１０４に導入され
る。
ンである供給管１１５を介して混合器１０４に導入され
る。
【００７６】この成膜装置を用いることにより、純Ａｌ
の場合同様に５秒以下の加熱で基体表面温度を所望の温
度に安定させることができる。また、この装置では５イ
ンチウェハを１時間あたり１５〜３０枚処理可能な程に
高いスループットも得られる。
の場合同様に５秒以下の加熱で基体表面温度を所望の温
度に安定させることができる。また、この装置では５イ
ンチウェハを１時間あたり１５〜３０枚処理可能な程に
高いスループットも得られる。
【００７７】さらに別の例は、マルチチャンバを有する
金属膜形成装置を用いて、まず、第１の成膜室において
アルキルアルミニウムハイドライドと水素とを利用する
ＣＶＤ法により基体上に選択的にＡｌを主成分とする金
属膜を堆積させ、その後、外気にさらすことなく第２の
成膜室に基体を移し基体全面に金属膜を形成するもので
ある。
金属膜形成装置を用いて、まず、第１の成膜室において
アルキルアルミニウムハイドライドと水素とを利用する
ＣＶＤ法により基体上に選択的にＡｌを主成分とする金
属膜を堆積させ、その後、外気にさらすことなく第２の
成膜室に基体を移し基体全面に金属膜を形成するもので
ある。
【００７８】図３は、金属膜形成装置の変形例を示す模
式図である。
式図である。
【００７９】金属膜を形成するための基体３００２は反
応室３００１内の基台３００４上に載置される。３００
３は基体３００２を加熱するためのコイルである。ガス
の供給系は、混合器３００７とバブラー３００６とを含
み、さらにＤＭＡＨを収容するバブラー３００６を介し
て混合器３００７に通じる第１のガスラインであるバブ
リング用の水素供給管３００８と混合器３００７に連通
する第２のガスラインである水素供給管３００５Ａとを
有するガス供給ラインと、ＤＭＡＨのガスと水素ガスと
をガス導入孔３００８を通して反応室３００１内に導入
するためのガス導入ライン３００９とを含む構成となっ
ている。加えて排気系３０１０は排気ポンプを有し、排
気孔３０１１に連通する排気ライン３０１２を含む構成
となっている。
応室３００１内の基台３００４上に載置される。３００
３は基体３００２を加熱するためのコイルである。ガス
の供給系は、混合器３００７とバブラー３００６とを含
み、さらにＤＭＡＨを収容するバブラー３００６を介し
て混合器３００７に通じる第１のガスラインであるバブ
リング用の水素供給管３００８と混合器３００７に連通
する第２のガスラインである水素供給管３００５Ａとを
有するガス供給ラインと、ＤＭＡＨのガスと水素ガスと
をガス導入孔３００８を通して反応室３００１内に導入
するためのガス導入ライン３００９とを含む構成となっ
ている。加えて排気系３０１０は排気ポンプを有し、排
気孔３０１１に連通する排気ライン３０１２を含む構成
となっている。
【００８０】金属膜形成装置の説明（２）本発明を適用
するに好ましい金属膜形成装置の別の例としてマルチチ
ャンバを有する装置について説明する。
するに好ましい金属膜形成装置の別の例としてマルチチ
ャンバを有する装置について説明する。
【００８１】図４ないし図６に本発明を適用するに好適
な金属膜連続形成装置を示す。
な金属膜連続形成装置を示す。
【００８２】この金属膜連続形成装置は、図４に示すよ
うに、ゲートバルブ４００１によって互いに連続外気遮
断下で連通可能に連接されているロードロック室４００
２，ＣＶＤ反応室（第１の成膜室）４００３，ＲＦエッ
チング室４００４，スパッタ室（第２の成膜室）４００
５，ロードロック室４００６とから構成されており、各
室はそれぞれ排気系４００７ａ〜４００７ｅによって排
気もしくは減圧されるように構成されている。前記ロー
ドロック室４００２は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にＨ２ 雰囲気に
置き換える室である。次のＣＶＤ反応室４００３は基体
上に常圧または減圧下で選択堆積を行う室であり、抵抗
加熱体（２００〜４３０℃に加熱）４００８を有する基
体ホルダ４００９が内部に設けられるとともに、ＣＶＤ
用ガス導入ライン４０１０によって室内にＣＶＤ用ガス
が導入されるように構成されている。次のＲＦエッチン
グ室４００４は選択堆積後の基体表面のクリーニング（
エッチング）をＡｒ雰囲気下で行う室であり、内部には
１００℃〜２５０℃に加熱される基体ホルダ４０１１と
ＲＦエッチング用電極ライン４０１２とが設けられると
ともに、Ａｒガス供給ライン４０１３が接続されている
。 次のスパッタ室４００５は基体表面にＡｒ雰囲気下でス
パッタリングにより金属膜を非選択的に堆積する室であ
り、内部に２００℃〜２５０℃に加熱される基体ホルダ
４０１４とスパッタターゲット材４０１５ａを取りつけ
るターゲット電極４０１５とが設けられるとともに、Ａ
ｒガス供給ライン４０１６が接続されている。最後のロ
ードロック室４００６は金属膜堆積完了後の基体を外気
中に出す前の調整室であり、雰囲気をＮ２ に置換する
ように構成されている。
うに、ゲートバルブ４００１によって互いに連続外気遮
断下で連通可能に連接されているロードロック室４００
２，ＣＶＤ反応室（第１の成膜室）４００３，ＲＦエッ
チング室４００４，スパッタ室（第２の成膜室）４００
５，ロードロック室４００６とから構成されており、各
室はそれぞれ排気系４００７ａ〜４００７ｅによって排
気もしくは減圧されるように構成されている。前記ロー
ドロック室４００２は、スループット性を向上させるた
めに堆積処理前の基体雰囲気を排気後にＨ２ 雰囲気に
置き換える室である。次のＣＶＤ反応室４００３は基体
上に常圧または減圧下で選択堆積を行う室であり、抵抗
加熱体（２００〜４３０℃に加熱）４００８を有する基
体ホルダ４００９が内部に設けられるとともに、ＣＶＤ
用ガス導入ライン４０１０によって室内にＣＶＤ用ガス
が導入されるように構成されている。次のＲＦエッチン
グ室４００４は選択堆積後の基体表面のクリーニング（
エッチング）をＡｒ雰囲気下で行う室であり、内部には
１００℃〜２５０℃に加熱される基体ホルダ４０１１と
ＲＦエッチング用電極ライン４０１２とが設けられると
ともに、Ａｒガス供給ライン４０１３が接続されている
。 次のスパッタ室４００５は基体表面にＡｒ雰囲気下でス
パッタリングにより金属膜を非選択的に堆積する室であ
り、内部に２００℃〜２５０℃に加熱される基体ホルダ
４０１４とスパッタターゲット材４０１５ａを取りつけ
るターゲット電極４０１５とが設けられるとともに、Ａ
ｒガス供給ライン４０１６が接続されている。最後のロ
ードロック室４００６は金属膜堆積完了後の基体を外気
中に出す前の調整室であり、雰囲気をＮ２ に置換する
ように構成されている。
【００８３】図４では上記構成の金属膜連続形成装置を
その工程をもとに時系列的に示しているが、実際的には
、図５に示すように、搬送室４０１７を中継室として前
記ロードロック室４００２，ＣＶＤ反応室４００３，Ｒ
Ｆエッチング室４００４，スパッタ室４００５，ロード
ロック室４００６が相互に連結された構造となっている
。この構成ではロードロック室４００２はロードロック
室４００６を兼ねている。大気と遮断された前記搬送室
４０１７には、図に示すように、ＡＡ方向に正逆回転可
能かつＢＢ方向に伸縮可能なアーム（搬送手段）４０１
８が設けられており、このアーム４０１８によって、図
６中に矢印で示すように、基体を工程に従って順次ロー
ドロック室４００２からＣＶＤ反応室４００３，ＲＦエ
ッチング室４００４，スパッタ室４００５，ロードロッ
ク室４００６へと、外気にさらすことなく連続的に移動
させることができるようになっている。
その工程をもとに時系列的に示しているが、実際的には
、図５に示すように、搬送室４０１７を中継室として前
記ロードロック室４００２，ＣＶＤ反応室４００３，Ｒ
Ｆエッチング室４００４，スパッタ室４００５，ロード
ロック室４００６が相互に連結された構造となっている
。この構成ではロードロック室４００２はロードロック
室４００６を兼ねている。大気と遮断された前記搬送室
４０１７には、図に示すように、ＡＡ方向に正逆回転可
能かつＢＢ方向に伸縮可能なアーム（搬送手段）４０１
８が設けられており、このアーム４０１８によって、図
６中に矢印で示すように、基体を工程に従って順次ロー
ドロック室４００２からＣＶＤ反応室４００３，ＲＦエ
ッチング室４００４，スパッタ室４００５，ロードロッ
ク室４００６へと、外気にさらすことなく連続的に移動
させることができるようになっている。
【００８４】図７は金属膜連続形成装置の他の構成例を
示しており、前述の図４と同じものについては同一符号
とする。図７の装置が図４の装置と異なる点は基体表面
を加熱する手段としてハロゲンランプ４０２１を用いて
直接加熱する点である。このように直接加熱することで
堆積速度をより一層向上させることができるのである。 また、直接加熱を行うために基体ホルダ４００９には基
体を浮かした状態で保持するツメ４０２０が配設されて
いる。
示しており、前述の図４と同じものについては同一符号
とする。図７の装置が図４の装置と異なる点は基体表面
を加熱する手段としてハロゲンランプ４０２１を用いて
直接加熱する点である。このように直接加熱することで
堆積速度をより一層向上させることができるのである。 また、直接加熱を行うために基体ホルダ４００９には基
体を浮かした状態で保持するツメ４０２０が配設されて
いる。
【００８５】また、この方法に適用可能な加熱方式のう
ち直接加熱（加熱手段からのエネルギーが直接基体に伝
達されて基体自体を加熱する）の方法としては、例えば
ハロゲンランプ，キセノンランプ等によるランプ加熱が
挙げられる。ちなみに、抵抗加熱としては、堆積膜を形
成すべき基体を支持するための堆積膜形成用の空間に配
設された基体支持部材に設けられた発熱体等である。
ち直接加熱（加熱手段からのエネルギーが直接基体に伝
達されて基体自体を加熱する）の方法としては、例えば
ハロゲンランプ，キセノンランプ等によるランプ加熱が
挙げられる。ちなみに、抵抗加熱としては、堆積膜を形
成すべき基体を支持するための堆積膜形成用の空間に配
設された基体支持部材に設けられた発熱体等である。
【００８６】修飾原子を含むアルミ膜を堆積させる場合
にも前述したように図４ないし図７に示した金属膜形成
装置を用いることができる。つまり有機アルミニウムの
ガス以外のガスを導入するガスラインを付設すればよい
のである。
にも前述したように図４ないし図７に示した金属膜形成
装置を用いることができる。つまり有機アルミニウムの
ガス以外のガスを導入するガスラインを付設すればよい
のである。
【００８７】以上説明してきた金属膜形成装置に好適に
用いられるガス供給系について図９を挙げて説明する。
用いられるガス供給系について図９を挙げて説明する。
【００８８】ＣＶＤ反応室９００１のガス導入ライン９
００２は混合器９００３に接続されている。混合器９０
０３にガスを導入するラインは複数あり、一方は水素ガ
ス導入用のライン９００４であり、これは冷却器９００
５に接続されている。もう一方は原料ガス導入ライン９
０１６であり、バブラー９００７に接続されている。こ
のバブラーは液体原料をバブリングするためのキャリア
ガス導入ライン９００８に接続されてライン９００４同
様冷却器９００５に接続されている。
００２は混合器９００３に接続されている。混合器９０
０３にガスを導入するラインは複数あり、一方は水素ガ
ス導入用のライン９００４であり、これは冷却器９００
５に接続されている。もう一方は原料ガス導入ライン９
０１６であり、バブラー９００７に接続されている。こ
のバブラーは液体原料をバブリングするためのキャリア
ガス導入ライン９００８に接続されてライン９００４同
様冷却器９００５に接続されている。
【００８９】さらに上流側にはガス導入ライン９００９
を介して水素精製器４０１０が設けられている。
を介して水素精製器４０１０が設けられている。
【００９０】この水素精製器９０１０内はパラジウム膜
によって精製筒と１次室との２つの室に分離されている
。原料水素供給ライン９０１１はこの２つの室のうちパ
ラジウム膜外側の１次室に連通している。また、この１
次室にはガス放出ライン９０１１も連通可能に設けられ
ており、１次室内の原料水素の一部を外部に放出するよ
うに構成されている。９０１２は加熱コイルである。 ９０１３は原料水素の予備加熱室であり加熱コイル９０
１４により原料水素を加熱できる。
によって精製筒と１次室との２つの室に分離されている
。原料水素供給ライン９０１１はこの２つの室のうちパ
ラジウム膜外側の１次室に連通している。また、この１
次室にはガス放出ライン９０１１も連通可能に設けられ
ており、１次室内の原料水素の一部を外部に放出するよ
うに構成されている。９０１２は加熱コイルである。 ９０１３は原料水素の予備加熱室であり加熱コイル９０
１４により原料水素を加熱できる。
【００９１】ここまでのガス供給系と、排気系９０１５
と、反応室とが集合体としてＣＶＤ装置を構成している
。
と、反応室とが集合体としてＣＶＤ装置を構成している
。
【００９２】そして水素精製器９０１０をＣＶＤ装置本
体内に組み込み、精製筒９０１６からＣＶＤ反応室９０
０１までの配管の長さを１．５ｍ以下となるように設計
することが好ましい。
体内に組み込み、精製筒９０１６からＣＶＤ反応室９０
０１までの配管の長さを１．５ｍ以下となるように設計
することが好ましい。
【００９３】もちろん、配管の接合部およびバルブは必
要最小限にとどめる。
要最小限にとどめる。
【００９４】このようにＣＶＤ装置をクリーンルームに
入れ、原料水素を収容したボンベ９０１８はクリーンル
ーム外に配置する。そしてガスライン９０１９で両者を
連通可能に接続する。これらの配管はＳＵＳ製とし電解
研摩されたものを用いる。
入れ、原料水素を収容したボンベ９０１８はクリーンル
ーム外に配置する。そしてガスライン９０１９で両者を
連通可能に接続する。これらの配管はＳＵＳ製とし電解
研摩されたものを用いる。
【００９５】原料ガスの供給は上記装置を用いて次のよ
うに行われる。ボンベ９０１８より１０ｍ以上のライン
９０１９を介して予備加熱器９０１３に供給された水素
は、ここで４００℃程に加熱される。加熱された原料水
素は４２０℃程に加熱されたパラジウム膜により精製さ
れる。つまり精製筒９０１６内には純度９９．９９９９
５％以上の水素が存在し、１次室には不純物濃度の高い
水素が存在する。ここでは、水素の不純物濃度が高くな
らないよう放出ライン９０２０を通じて適度な量を外部
に放出させる。
うに行われる。ボンベ９０１８より１０ｍ以上のライン
９０１９を介して予備加熱器９０１３に供給された水素
は、ここで４００℃程に加熱される。加熱された原料水
素は４２０℃程に加熱されたパラジウム膜により精製さ
れる。つまり精製筒９０１６内には純度９９．９９９９
５％以上の水素が存在し、１次室には不純物濃度の高い
水素が存在する。ここでは、水素の不純物濃度が高くな
らないよう放出ライン９０２０を通じて適度な量を外部
に放出させる。
【００９６】精製された水素は冷却器９００５にて冷却
され一部は混合器９００３へ直接送り、もう一方はバブ
リング用の水素としてバブラー９００７に供給される。
され一部は混合器９００３へ直接送り、もう一方はバブ
リング用の水素としてバブラー９００７に供給される。
【００９７】金属膜形成方法の説明（２）次に図２およ
び図４を挙げて本発明による金属膜形成方法の別の実施
態様例について具体的に説明する。
び図４を挙げて本発明による金属膜形成方法の別の実施
態様例について具体的に説明する。
【００９８】前述の説明文（１）の箇所で説明したよう
に図２（Ａ）に示すような被堆積基体を用意する。この
基体を図４のＣＶＤ反応室３００３に入れ、ガス導入ラ
イン３０１０よりアルキルアルミニウムハイドライドの
ガスと水素とを導入する。
に図２（Ａ）に示すような被堆積基体を用意する。この
基体を図４のＣＶＤ反応室３００３に入れ、ガス導入ラ
イン３０１０よりアルキルアルミニウムハイドライドの
ガスと水素とを導入する。
【００９９】基体の温度を２６０℃〜４４０℃、より好
ましくは２７０℃〜４４０℃に保持するとＡｌが開孔内
に選択的に堆積する（図２（Ｂ））。
ましくは２７０℃〜４４０℃に保持するとＡｌが開孔内
に選択的に堆積する（図２（Ｂ））。
【０１００】次に選択堆積したＡｌを有する基体を図４
のエッチング室４００４に外気との遮断状態のまま移動
させ、表面を軽くエッチングする。同様に外気との遮断
状態のままＣＶＤ反応室３００３に移し、スパッタリン
グ法等により基体全面に金属膜を堆積させる（図２（Ｃ
））。
のエッチング室４００４に外気との遮断状態のまま移動
させ、表面を軽くエッチングする。同様に外気との遮断
状態のままＣＶＤ反応室３００３に移し、スパッタリン
グ法等により基体全面に金属膜を堆積させる（図２（Ｃ
））。
【０１０１】上述した方法により開孔内に堆積されたＡ
ｌは単結晶構造となっており、 （１）ヒルロックの発生確率の低減 （２）アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性に優れた堆積方法であるので、次の堆積工程として非
選択性の堆積方法を適用し、上述の選択堆積したＡｌ膜
および絶縁膜であるＳｉＯ２ 等の上にもＡｌを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。
ｌは単結晶構造となっており、 （１）ヒルロックの発生確率の低減 （２）アロイスパイク発生確率の低減 に優れた特性をもっている。そして上述した方法は選択
性に優れた堆積方法であるので、次の堆積工程として非
選択性の堆積方法を適用し、上述の選択堆積したＡｌ膜
および絶縁膜であるＳｉＯ２ 等の上にもＡｌを主成分
とする金属膜を形成することにより、半導体装置の配線
として好適な金属膜を得ることができる。
【０１０２】同様にＡｌ−Ｓｉについても優れた結晶構
造を示す。
造を示す。
【０１０３】従って次の堆積工程として非選択性の堆積
方法を適用し、上述の選択堆積したＡｌ−Ｓｉ膜および
絶縁膜であるＳｉＯ２ 等の上にもＡｌもしくはＡｌを
主成分とする金属膜を形成することにより、半導体装置
の配線として好適な金属膜を得ることができる。
方法を適用し、上述の選択堆積したＡｌ−Ｓｉ膜および
絶縁膜であるＳｉＯ２ 等の上にもＡｌもしくはＡｌを
主成分とする金属膜を形成することにより、半導体装置
の配線として好適な金属膜を得ることができる。
【０１０４】このように本発明によれば開孔中のＡｌと
絶縁膜上のＡｌとの界面特性が向上し十分低い接触抵抗
が得られる配線用金属膜となる。
絶縁膜上のＡｌとの界面特性が向上し十分低い接触抵抗
が得られる配線用金属膜となる。
【０１０５】以下本発明の好適な実施態様例について説
明する。
明する。
【０１０６】＜実施例１＞図１０は本発明による多層配
線構造を示す模式的断面図である。
線構造を示す模式的断面図である。
【０１０７】半導体基板１０１上に設けられた絶縁膜２
０１にはコンタクトホールＣＨが形成されている。この
コンタクトホールを埋める導電体１０２を介して半導体
基板１０１と接触している第１層配線１０３が絶縁膜２
０１上に設けられている。さらに第１層配線１０３上に
は第１層間絶縁膜２０２が設けられ、第１スルーホール
ＴＨ１を埋める導電体１０４を介してその上の第２層配
線１０５と接触している。加えてその上には第２層間絶
縁膜２０３が設けられ、そこに形成された第２スルーホ
ールＴＨ２を埋める導電体１０６を介して第２層配線層
１０５に接触する第３層配線層１０７が形成され、保護
膜２０４により覆われている（図１０（Ａ））。
０１にはコンタクトホールＣＨが形成されている。この
コンタクトホールを埋める導電体１０２を介して半導体
基板１０１と接触している第１層配線１０３が絶縁膜２
０１上に設けられている。さらに第１層配線１０３上に
は第１層間絶縁膜２０２が設けられ、第１スルーホール
ＴＨ１を埋める導電体１０４を介してその上の第２層配
線１０５と接触している。加えてその上には第２層間絶
縁膜２０３が設けられ、そこに形成された第２スルーホ
ールＴＨ２を埋める導電体１０６を介して第２層配線層
１０５に接触する第３層配線層１０７が形成され、保護
膜２０４により覆われている（図１０（Ａ））。
【０１０８】コンタクトホールＣＨ，第１スルーホール
ＴＨ１，第２スルーホールＴＨ２の大きさはＣＨ＞ＴＨ
１＞ＴＨ２の関係を満足する。このように上方にある開
孔径を下方の開孔径より小さくすることによりコンタク
ト部の占める面積が小さくなり配線の高密度化が可能と
なると共に配線の形状の自由度が拡大する。
ＴＨ１，第２スルーホールＴＨ２の大きさはＣＨ＞ＴＨ
１＞ＴＨ２の関係を満足する。このように上方にある開
孔径を下方の開孔径より小さくすることによりコンタク
ト部の占める面積が小さくなり配線の高密度化が可能と
なると共に配線の形状の自由度が拡大する。
【０１０９】図１０（Ｂ）は本発明の他の例を示してお
り、コンタクトホールＣＨ，第１スルーホールＴＨ１，
第２スルーホールＴＨ２の面積の関係は以下のようにな
っている。
り、コンタクトホールＣＨ，第１スルーホールＴＨ１，
第２スルーホールＴＨ２の面積の関係は以下のようにな
っている。
【０１１０】ＣＨ＞ＴＨ１≦ＴＨ２
ここでＣＨとＴＨ２との関係はＣＨ≧ＴＨ２となること
が望ましい。
が望ましい。
【０１１１】図１０（Ｃ）は、本発明の他の例を示して
おり、コンタクトホールＣＨ， 第１スルーホールＴＨ
１，第２スルーホールＴＨ２の位置関係は略々同一線上
にあり、その面積の関係は以下のようになっている。
おり、コンタクトホールＣＨ， 第１スルーホールＴＨ
１，第２スルーホールＴＨ２の位置関係は略々同一線上
にあり、その面積の関係は以下のようになっている。
【０１１２】ＣＨ＞ＴＨ１≦ＴＨ２
ここで、ＣＨ≧ＴＨ２が望ましい。この例に示すように
ＣＨ，ＴＨ１，ＴＨ２を略々同一線上に配置することに
より他の例と比較して設計の自由度はさらに増加し、ま
たより高集積にトランジスターを設置することができる
ようになる。
ＣＨ，ＴＨ１，ＴＨ２を略々同一線上に配置することに
より他の例と比較して設計の自由度はさらに増加し、ま
たより高集積にトランジスターを設置することができる
ようになる。
【０１１３】ここでコンタクトホールの大きさとしては
高集積化の為に接触抵抗を実用範囲に設定すると０．６
〜０．８μｍ２ が好適であり、アスペクト比は０．８
〜１．４が望ましい。
高集積化の為に接触抵抗を実用範囲に設定すると０．６
〜０．８μｍ２ が好適であり、アスペクト比は０．８
〜１．４が望ましい。
【０１１４】同様に上述した関係式を満たしつつ、第１
スルーホールの面積は０．４〜０．６μｍ２ が好適で
、アスペクト比は１．０〜２．５が望ましい。また、第
２スルーホールについてはその面積は０．５〜０．７μ
ｍ２ が好適でアスペクト比は１．０〜２．５が望まし
い。
スルーホールの面積は０．４〜０．６μｍ２ が好適で
、アスペクト比は１．０〜２．５が望ましい。また、第
２スルーホールについてはその面積は０．５〜０．７μ
ｍ２ が好適でアスペクト比は１．０〜２．５が望まし
い。
【０１１５】以上に示した図１０（Ａ），（Ｂ）の例で
はコンタクトホールおよび／または第１，第２のスルー
ホールを選択堆積法によって埋め込み、その後、非選択
的に導電材料を堆積させて第１〜第３配線層を形成して
いる。
はコンタクトホールおよび／または第１，第２のスルー
ホールを選択堆積法によって埋め込み、その後、非選択
的に導電材料を堆積させて第１〜第３配線層を形成して
いる。
【０１１６】従ってコンタクトホールおよび／またはス
ルーホール上に従来のような凹凸が現われることがない
ので各配線層上は平坦となり、上述したような開孔径の
関係をもつようにコンタクトホールおよび／またはスル
ーホールを設計しても歩留まりを落とすことはない。
ルーホール上に従来のような凹凸が現われることがない
ので各配線層上は平坦となり、上述したような開孔径の
関係をもつようにコンタクトホールおよび／またはスル
ーホールを設計しても歩留まりを落とすことはない。
【０１１７】以上説明した半導体回路装置を構成する各
部分は以下のような材料からなる。
部分は以下のような材料からなる。
【０１１８】半導体基板１０１には、ＭＯＳトランジス
タやバイポーラトランジスタ，蓄積容量，拡散抵抗等を
構成する素子の半導体領域がイオン注入法あるいは熱拡
散法等により形成されている。
タやバイポーラトランジスタ，蓄積容量，拡散抵抗等を
構成する素子の半導体領域がイオン注入法あるいは熱拡
散法等により形成されている。
【０１１９】絶縁膜２０１としては熱酸化法によるＳｉ
Ｏ２ 膜や窒化シリコン膜が用いられる。
Ｏ２ 膜や窒化シリコン膜が用いられる。
【０１２０】第１，第２の層間絶縁膜２０２，２０３と
しては熱酸化法，ＣＶＤ法あるいはスパッタリング法に
より形成された酸化シリコン膜やＰＳＧ，ＢＳＧ，ＢＰ
ＳＧおよび、熱窒化法あるいはスパッタリング法による
窒化シリコン膜や窒化酸化シリコン膜といった無機材料
やＳＯＧやポリイミド等の有機絶縁膜が好ましく用いら
れる。保護層２０４についても同様である。これらはさ
らにエッチバックすることで、より一層の平坦化を計る
ことができる。
しては熱酸化法，ＣＶＤ法あるいはスパッタリング法に
より形成された酸化シリコン膜やＰＳＧ，ＢＳＧ，ＢＰ
ＳＧおよび、熱窒化法あるいはスパッタリング法による
窒化シリコン膜や窒化酸化シリコン膜といった無機材料
やＳＯＧやポリイミド等の有機絶縁膜が好ましく用いら
れる。保護層２０４についても同様である。これらはさ
らにエッチバックすることで、より一層の平坦化を計る
ことができる。
【０１２１】配線を形成する材料としてはＡｌ，Ｃｕ，
Ｍｏ，Ｗ，Ａｕ，Ｔａ，Ｐｄ、あるいはＡｌ−Ｓｉ，Ａ
ｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ
−Ｃｕ，Ａｌ−Ｐｄ等のＡｌを主成分とする導電体やま
たは低抵抗の多結晶シリコン，単結晶シリコン，ＷＳｉ
−ＴｉＳｉ２ ，ＴａＳｉ２ ，ＭｏＳｉ等のシリサイ
ド等が用いられる。とりわけ本発明に好適な材料はＡｌ
系であり、なかでも単結晶ＡｌあるいはＡｌ−Ｓｉ，
Ａｌ−Ｃｕ等のＡｌを主成分とする導電体である。
Ｍｏ，Ｗ，Ａｕ，Ｔａ，Ｐｄ、あるいはＡｌ−Ｓｉ，Ａ
ｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ
−Ｃｕ，Ａｌ−Ｐｄ等のＡｌを主成分とする導電体やま
たは低抵抗の多結晶シリコン，単結晶シリコン，ＷＳｉ
−ＴｉＳｉ２ ，ＴａＳｉ２ ，ＭｏＳｉ等のシリサイ
ド等が用いられる。とりわけ本発明に好適な材料はＡｌ
系であり、なかでも単結晶ＡｌあるいはＡｌ−Ｓｉ，
Ａｌ−Ｃｕ等のＡｌを主成分とする導電体である。
【０１２２】以上の絶縁膜２０１，２０２，２０３や第
１，第２，第３の配線層は夫々単一の層構成であるが、
もちろん夫々が複数の４層構成を有するものであっても
よい。
１，第２，第３の配線層は夫々単一の層構成であるが、
もちろん夫々が複数の４層構成を有するものであっても
よい。
【０１２３】このようなＡｌ系の材料からなる配線を形
成する為の堆積膜形成方法について説明する。
成する為の堆積膜形成方法について説明する。
【０１２４】この方法を採用すればコンタクトホール内
、さらにはスルーホール内に良質の配線材料を埋め込む
ことができ、かつ表面が平坦な膜となるので多層配線と
した場合にコンタクトホール上やスルーホール上の絶縁
膜に凹凸がほとんど形成されない。従って従来例ではコ
ンタクトホールやスルーホールを形成する毎に対応して
増加していた凹凸部が本発明では増加することなく結局
極めて少くなり歩留りを低下させるどころか大きく向上
するのである。
、さらにはスルーホール内に良質の配線材料を埋め込む
ことができ、かつ表面が平坦な膜となるので多層配線と
した場合にコンタクトホール上やスルーホール上の絶縁
膜に凹凸がほとんど形成されない。従って従来例ではコ
ンタクトホールやスルーホールを形成する毎に対応して
増加していた凹凸部が本発明では増加することなく結局
極めて少くなり歩留りを低下させるどころか大きく向上
するのである。
【０１２５】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
【０１２６】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ２ を形成し
、０．２５μｍ×０．２５μｍ角から１００μｍ×１０
０μｍ角の各種口径の開孔をパターニングして下地のＳ
ｉ単結晶を露出させたものを複数個用意した（サンプル
１−１）。
ーの表面を熱酸化して８０００ÅのＳｉＯ２ を形成し
、０．２５μｍ×０．２５μｍ角から１００μｍ×１０
０μｍ角の各種口径の開孔をパターニングして下地のＳ
ｉ単結晶を露出させたものを複数個用意した（サンプル
１−１）。
【０１２７】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。
【０１２８】その結果を表１に示す。
【０１２９】
【表１】
【０１３０】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。
【０１３１】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。
【０１３２】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／ｈｒ
と比較的低かった。
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／ｈｒ
と比較的低かった。
【０１３３】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４ ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４ ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。
【０１３４】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。
【０１３５】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。
ホール／スルーホール構造にも好ましく適用されるので
ある。
【０１３６】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
【０１３７】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。
【０１３８】このときの熱酸化ＳｉＯ２ 膜の膜厚は８
０００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した（
以下このようなサンプルを“ＣＶＤＳｉＯ２ （以下Ｓ
ｉＯ２ と略す）／単結晶シリコン”と表記することと
する）。
０００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した（
以下このようなサンプルを“ＣＶＤＳｉＯ２ （以下Ｓ
ｉＯ２ と略す）／単結晶シリコン”と表記することと
する）。
【０１３９】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。
【０１４０】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２ ，ＳｉＯ２ ，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２ ，ＳｉＯ２ ，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。
【０１４１】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。
【０１４２】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【０１４３】図１１は本発明を適用するに好ましい半導
体集積回路の一部を示す回路図である。
体集積回路の一部を示す回路図である。
【０１４４】本発明は図１１のインバーター回路のコン
タクトホール，第１スルーホール，第２スルーホールの
金属配線の埋め込みに採用される。
タクトホール，第１スルーホール，第２スルーホールの
金属配線の埋め込みに採用される。
【０１４５】図１２は図１１に示すインバーター回路の
模式的平面図であり、図１３は図１２のＡＡ′線による
模式的断面図である。
模式的平面図であり、図１３は図１２のＡＡ′線による
模式的断面図である。
【０１４６】以下図１４および図１５に示す半導体回路
装置の製造方法について順を追って詳述する。配線層の
堆積方法は前述した通りであるのでここでは極く簡単に
説明する。
装置の製造方法について順を追って詳述する。配線層の
堆積方法は前述した通りであるのでここでは極く簡単に
説明する。
【０１４７】従来技術を用いて選択酸化法によって作ら
れたフィールド酸化膜５０１およびアクティブ部分５０
２を形成した。アクティブ部分にはゲート酸化膜５０３
を通して形成されたＰＭＯＳのソース・ドレイン部５０
４およびＰウエル５０５の中にＮＭＯＳのソース・ドレ
イン部５０６が設置されている。その上に層間絶縁膜５
０７をＣＶＤ等によって堆積した（図１４（Ａ）） 。 層間絶縁膜５０７およびゲート酸化膜５０３を部分的に
従来のフォトリソグラフィ技術によって開孔したコンタ
クトホール５０８によりソース・ドレイン５０４および
５０６を露出させた後、前記Ａｌ−ＣＶＤ法を用いてＡ
ｌ膜５０９をコンタクトホール５０８内に堆積させた。 堆積条件は基体温度２７０℃，ＤＭＡＨ分圧４×１０−
３Ｔｏｒｒ，全圧１．２Ｔｏｒｒである。
れたフィールド酸化膜５０１およびアクティブ部分５０
２を形成した。アクティブ部分にはゲート酸化膜５０３
を通して形成されたＰＭＯＳのソース・ドレイン部５０
４およびＰウエル５０５の中にＮＭＯＳのソース・ドレ
イン部５０６が設置されている。その上に層間絶縁膜５
０７をＣＶＤ等によって堆積した（図１４（Ａ）） 。 層間絶縁膜５０７およびゲート酸化膜５０３を部分的に
従来のフォトリソグラフィ技術によって開孔したコンタ
クトホール５０８によりソース・ドレイン５０４および
５０６を露出させた後、前記Ａｌ−ＣＶＤ法を用いてＡ
ｌ膜５０９をコンタクトホール５０８内に堆積させた。 堆積条件は基体温度２７０℃，ＤＭＡＨ分圧４×１０−
３Ｔｏｒｒ，全圧１．２Ｔｏｒｒである。
【０１４８】堆積はコンタクトホール５０８を完全に埋
めた状況で停止した。層間絶縁膜５０７とコンタクトホ
ール中に堆積したＡｌ膜５０９の表面はほぼ平坦であっ
た（図１４（Ｂ）） 。
めた状況で停止した。層間絶縁膜５０７とコンタクトホ
ール中に堆積したＡｌ膜５０９の表面はほぼ平坦であっ
た（図１４（Ｂ）） 。
【０１４９】さらに前述したようにスパッタ法により基
体全体にＡｌ−Ｃｕ（１．５％）を堆積させ、従来のフ
ォトリソグラフィー技術で選択的にＡｌ−Ｃｕを除去し
、Ａｌの第１層目の配線５１０を終了する（図１４（Ｃ
）） 。
体全体にＡｌ−Ｃｕ（１．５％）を堆積させ、従来のフ
ォトリソグラフィー技術で選択的にＡｌ−Ｃｕを除去し
、Ａｌの第１層目の配線５１０を終了する（図１４（Ｃ
）） 。
【０１５０】次に基体表面をプラズマＣＶＤ装置により
ＳｉＯＮを４０００Å堆積し、ＳＯＧ（ スピンオング
ラス） をスピンコートした後４２０℃のベーク，平坦
部のＳＯＧを除去した後、常圧ＣＶＤによりＰＳＧを３
０００Å堆積し、第２の層間膜５１１を形成した。次に
前記手法により、第１のスルーホール５１２を開孔した
（図１４（Ｄ）） 。
ＳｉＯＮを４０００Å堆積し、ＳＯＧ（ スピンオング
ラス） をスピンコートした後４２０℃のベーク，平坦
部のＳＯＧを除去した後、常圧ＣＶＤによりＰＳＧを３
０００Å堆積し、第２の層間膜５１１を形成した。次に
前記手法により、第１のスルーホール５１２を開孔した
（図１４（Ｄ）） 。
【０１５１】第１のスルーホール５１２には前記Ａｌ−
ＣＶＤ法と同一の条件によりＡｌ膜５１３を形成した
（図１５（Ａ）） 。
ＣＶＤ法と同一の条件によりＡｌ膜５１３を形成した
（図１５（Ａ）） 。
【０１５２】前記スパッタ法によりＡｌ−Ｃｕ（１．５
％） からなる第２層の配線５１４を設置した（図１５
（Ｂ）） 。
％） からなる第２層の配線５１４を設置した（図１５
（Ｂ）） 。
【０１５３】次にプラズマＣＶＤ装置によりＳｉＯＮを
６０００Å堆積し、第３の層間絶縁膜５１５を形成し、
前述の手法で第２のスルーホール５１６を開孔し、スル
ーホール５１６内にＡｌ−ＣＶＤ法によりＡｌ膜５１７
を埋めこんだ（図１５（Ｃ）） 。
６０００Å堆積し、第３の層間絶縁膜５１５を形成し、
前述の手法で第２のスルーホール５１６を開孔し、スル
ーホール５１６内にＡｌ−ＣＶＤ法によりＡｌ膜５１７
を埋めこんだ（図１５（Ｃ）） 。
【０１５４】その後前述のスパッタ法により第３層の配
線５１８を形成した（図１５（Ｄ）） 。
線５１８を形成した（図１５（Ｄ）） 。
【０１５５】最後に常法に従って絶縁保護膜５１９を形
成した。
成した。
【０１５６】図１４および図１５から明らかなように開
孔部にのみＡｌまたはＡｌ合金を完全に埋め込むため、
開孔上のＡｌ系配線に従来見られたＡｌの埋没はまった
く見られずＡｌ配線は平坦に設置されている。
孔部にのみＡｌまたはＡｌ合金を完全に埋め込むため、
開孔上のＡｌ系配線に従来見られたＡｌの埋没はまった
く見られずＡｌ配線は平坦に設置されている。
【０１５７】本発明にもとづいて製造された論理回路Ｉ
Ｃは３．８×４．２ｍｍ２ のチップサイズを有し歩留
まり８４％を確保できた。かつ−４０℃〜８０℃のヒー
トサイクル試験は１００サイクルのくり返し後不良は発
生しなかった。使用したマスク寸法は以下の如くである
。
Ｃは３．８×４．２ｍｍ２ のチップサイズを有し歩留
まり８４％を確保できた。かつ−４０℃〜８０℃のヒー
トサイクル試験は１００サイクルのくり返し後不良は発
生しなかった。使用したマスク寸法は以下の如くである
。
【０１５８】コンタクトホールの寸法 ０．８μ
ｍ角第１のスルーホールの寸法 ０．５μｍ角第１の
スルーホールの寸法 ０．６μｍ角（比較例１） 前述した従来の製造工程により コンタクトホールの寸法を０．８μｍ角第１スルーホー
ルの寸法を１．４μｍ角第２スルーホールの寸法を２．
０μｍ角としたコンタクトホールおよび第１，第２のス
ルーホール上に凹凸のある半導体回路装置を作製した。
ｍ角第１のスルーホールの寸法 ０．５μｍ角第１の
スルーホールの寸法 ０．６μｍ角（比較例１） 前述した従来の製造工程により コンタクトホールの寸法を０．８μｍ角第１スルーホー
ルの寸法を１．４μｍ角第２スルーホールの寸法を２．
０μｍ角としたコンタクトホールおよび第１，第２のス
ルーホール上に凹凸のある半導体回路装置を作製した。
【０１５９】その結果、チップサイズは３．９×４．５
ｍｍ２ と本実施例に比較して約１０％のサイズが増大
した。また歩留まりは２０〜２５％であった。また前述
のヒートサイクル試験では５０サイクル目で１個／１０
０個の不良が発生した。
ｍｍ２ と本実施例に比較して約１０％のサイズが増大
した。また歩留まりは２０〜２５％であった。また前述
のヒートサイクル試験では５０サイクル目で１個／１０
０個の不良が発生した。
【０１６０】（参考例）前述した選択・非選択堆積法に
より コンタクトホールの寸法を０．８μｍ角第１スルーホー
ルの寸法を１．４μｍ角第２スルーホールの寸法を２．
０μｍ角としたコンタクトホールおよび第１，第２のス
ルーホール上に凹凸のない半導体回路装置を作製した。
より コンタクトホールの寸法を０．８μｍ角第１スルーホー
ルの寸法を１．４μｍ角第２スルーホールの寸法を２．
０μｍ角としたコンタクトホールおよび第１，第２のス
ルーホール上に凹凸のない半導体回路装置を作製した。
【０１６１】その結果、前述の論理ＩＣの歩留まりは６
０〜６５％でありヒートサイクル試験では５０サイクル
で１個／１００個、１００サイクルで２個／１００個の
不良が発生した。
０〜６５％でありヒートサイクル試験では５０サイクル
で１個／１００個、１００サイクルで２個／１００個の
不良が発生した。
【０１６２】論理ＩＣのみでなく、光電変換素子および
画像処理用高速増幅器を、それぞれ本発明方法および従
来法によって作製した。光電変換素子の開口率（配線で
遮光されていない部分の割合）および画像処理用高速増
幅器の応答速度について、本発明実施例１を比較例１，
２と比較して表２に示す。
画像処理用高速増幅器を、それぞれ本発明方法および従
来法によって作製した。光電変換素子の開口率（配線で
遮光されていない部分の割合）および画像処理用高速増
幅器の応答速度について、本発明実施例１を比較例１，
２と比較して表２に示す。
【０１６３】
【表２】
【０１６４】表２に示すように、本発明実施例は、従来
法による比較例１，２に比し、すぐれた特性を示す。
法による比較例１，２に比し、すぐれた特性を示す。
【０１６５】＜実施例２＞以下、半導体装置としてＭＯ
ＳＦＥＴ，バイポーラトランジスタ，抵抗体，容量素子
等の機能素子を接続して集積回路となす場合の配線につ
いて図１６を参照しながら説明する。
ＳＦＥＴ，バイポーラトランジスタ，抵抗体，容量素子
等の機能素子を接続して集積回路となす場合の配線につ
いて図１６を参照しながら説明する。
【０１６６】図１６は本実施例による半導体集積回路の
配線の形成方法を説明するための模式的断面図であり、
半導体基体表面と接続する２層の金属配線を例にしてい
る。
配線の形成方法を説明するための模式的断面図であり、
半導体基体表面と接続する２層の金属配線を例にしてい
る。
【０１６７】まず次のような半導体基体６０１を用意し
た。
た。
【０１６８】単結晶Ｓｉからなる半導体基体６０１上の
主面にはトランジスタ等の半導体機能素子が形成された
ものである。
主面にはトランジスタ等の半導体機能素子が形成された
ものである。
【０１６９】上記素子上には上層のＢＰＳＧおよび下層
の熱酸化膜からなる層間絶縁膜６０２を形成した。この
絶縁膜６０２を貫通して開孔であるコンタクトホールＣ
Ｈを形成した。
の熱酸化膜からなる層間絶縁膜６０２を形成した。この
絶縁膜６０２を貫通して開孔であるコンタクトホールＣ
Ｈを形成した。
【０１７０】コンタクトホールＣＨ内に前記Ａｌ−ＣＶ
Ｄ法により第１の導電物質としてＡｌ−Ｓｉ６０３を選
択的に堆積し、層間絶縁膜６０２とほぼ平行な面となる
まで埋込んだ（図１６（Ａ））。
Ｄ法により第１の導電物質としてＡｌ−Ｓｉ６０３を選
択的に堆積し、層間絶縁膜６０２とほぼ平行な面となる
まで埋込んだ（図１６（Ａ））。
【０１７１】この時の選択堆積の条件は以下の如くであ
る。
る。
【０１７２】ＤＭＡＨ分圧 ５×１０−３Ｔｏｒ
ｒＨ２ 分圧 １．５Ｔｏｒｒ基体温度
２７０℃ Ｓｉ２ Ｈ６ 分圧 ２×１０−６Ｔｏｒｒ上記条件
において、Ａｌ−Ｓｉはコンタクトホールに完全に充填
されており、そのＡｌ−Ｓｉ膜６０３は比抵抗３．０〜
３．１μΩｃｍを有する炭素，酸素を含まない良質な膜
質であった。かつ層間絶縁膜６０２上にはまったく堆積
が見られず良好な選択性も得られていた。
ｒＨ２ 分圧 １．５Ｔｏｒｒ基体温度
２７０℃ Ｓｉ２ Ｈ６ 分圧 ２×１０−６Ｔｏｒｒ上記条件
において、Ａｌ−Ｓｉはコンタクトホールに完全に充填
されており、そのＡｌ−Ｓｉ膜６０３は比抵抗３．０〜
３．１μΩｃｍを有する炭素，酸素を含まない良質な膜
質であった。かつ層間絶縁膜６０２上にはまったく堆積
が見られず良好な選択性も得られていた。
【０１７３】上記基体上にＳｉＨ４ とＰＨ３ とを用
いた減圧ＣＶＤ法により第２の導電物質としてのＮ型多
結晶Ｓｉ６０４を全面に４５０Å堆積した。
いた減圧ＣＶＤ法により第２の導電物質としてのＮ型多
結晶Ｓｉ６０４を全面に４５０Å堆積した。
【０１７４】従来のフォトリソグラフィ法を用いて上記
多結晶Ｓｉを電極部および配線部を残してＣＣｌ２ Ｆ
２ ＋Ｎ２ なる雰囲気中で反応性イオンエッチング（
ＲＩＥ）により部分的に削除して、第１配線部としての
下びき配線層を形成した。その後Ｎ型多結晶Ｓｉの上に
のみ前記Ａｌ−ＣＶＤ法により第３の導電物質としてＡ
ｌ−Ｃｕ６０５を選択堆積させた。
多結晶Ｓｉを電極部および配線部を残してＣＣｌ２ Ｆ
２ ＋Ｎ２ なる雰囲気中で反応性イオンエッチング（
ＲＩＥ）により部分的に削除して、第１配線部としての
下びき配線層を形成した。その後Ｎ型多結晶Ｓｉの上に
のみ前記Ａｌ−ＣＶＤ法により第３の導電物質としてＡ
ｌ−Ｃｕ６０５を選択堆積させた。
【０１７５】この時の条件は、
ＤＭＡＨ分圧 ５×１０−
３ＴｏｒｒＨ２ 分圧
１．５Ｔｏｒｒ基体温度
２７０℃Ｃｕ（Ｃ２ Ｈ７ Ｏ２ ）２
５×１０−６Ｔｏｒｒとした。
３ＴｏｒｒＨ２ 分圧
１．５Ｔｏｒｒ基体温度
２７０℃Ｃｕ（Ｃ２ Ｈ７ Ｏ２ ）２
５×１０−６Ｔｏｒｒとした。
【０１７６】この条件下では、完全な選択性を有するＡ
ｌ−Ｃｕ（Ｃｕ含有率１．５％）膜が残された多結晶Ｓ
ｉ上にのみ堆積し、第１の配線を形成することができた
（図１６（Ｂ））。
ｌ−Ｃｕ（Ｃｕ含有率１．５％）膜が残された多結晶Ｓ
ｉ上にのみ堆積し、第１の配線を形成することができた
（図１６（Ｂ））。
【０１７７】上記基体の表面上にプラズマＣＶＤ法によ
りＳｉＯＮを５０００Å堆積し、平坦化のためＳＯＧを
全面に塗布し、４２０℃のＮ２ 雰囲気で熱処理を行い
さらに常圧ＣＶＤ法によりＰＳＧを３０００Å堆積し第
２の層間絶縁膜６０６を形成し、所望の部分にスルーホ
ールＴＨを形成した（図１６（Ｃ））。
りＳｉＯＮを５０００Å堆積し、平坦化のためＳＯＧを
全面に塗布し、４２０℃のＮ２ 雰囲気で熱処理を行い
さらに常圧ＣＶＤ法によりＰＳＧを３０００Å堆積し第
２の層間絶縁膜６０６を形成し、所望の部分にスルーホ
ールＴＨを形成した（図１６（Ｃ））。
【０１７８】上記スルーホール内部にのみ前記Ａｌ−Ｃ
ＶＤ法を用いてＡｌ−Ｃｕ（Ｃｕ含有率１．５％）を埋
込み、第２の層間絶縁膜６０６とほぼ平行な面にまで堆
積させてスルーホールＴＨ内にＡｌ−Ｃｕ膜６０７を形
成した（図１６（Ｄ））。
ＶＤ法を用いてＡｌ−Ｃｕ（Ｃｕ含有率１．５％）を埋
込み、第２の層間絶縁膜６０６とほぼ平行な面にまで堆
積させてスルーホールＴＨ内にＡｌ−Ｃｕ膜６０７を形
成した（図１６（Ｄ））。
【０１７９】上記基体の表面上にＣｕをスパッタリング
法により２０００Å堆積した。この時の堆積条件は、Ｄ
Ｃパワー ７ＫＷ 基板温度 ２００℃ Ａｒ分圧 ２×１０−３Ｔｏｒｒとした。
法により２０００Å堆積した。この時の堆積条件は、Ｄ
Ｃパワー ７ＫＷ 基板温度 ２００℃ Ａｒ分圧 ２×１０−３Ｔｏｒｒとした。
【０１８０】上記Ｃｕ膜６０８をフォトリソグラフィ技
術を用いて一部除去して第２の配線を構成する下びき配
線層を形成した。
術を用いて一部除去して第２の配線を構成する下びき配
線層を形成した。
【０１８１】前記Ａｌ−ＣＶＤ法を用いてＣｕ膜６０８
上にのみＡｌ−Ｃｕ（Ｃｕ含有率１．５％）を５００Å
選択的に堆積させ第２の配線を形成した（図１６（Ｅ）
）。
上にのみＡｌ−Ｃｕ（Ｃｕ含有率１．５％）を５００Å
選択的に堆積させ第２の配線を形成した（図１６（Ｅ）
）。
【０１８２】こうして多層配線構造を得た。
【０１８３】以上詳述したように本実施例では前述した
Ａｌ−ＣＶＤ法が優れた選択性のもとに良質の金属膜を
形成できる点を生かして、簡単なプロセスで半導体材料
の表面や導電体材料の表面および絶縁層上に配線を形成
することができる。この配線は結晶性に優れた膜である
ために低抵抗であり、かつ耐マイグレーシアン性が良い
ためにサブミクロンルールで設計され高集積化された半
導体装置の配線として非常に優れたものとなる。
Ａｌ−ＣＶＤ法が優れた選択性のもとに良質の金属膜を
形成できる点を生かして、簡単なプロセスで半導体材料
の表面や導電体材料の表面および絶縁層上に配線を形成
することができる。この配線は結晶性に優れた膜である
ために低抵抗であり、かつ耐マイグレーシアン性が良い
ためにサブミクロンルールで設計され高集積化された半
導体装置の配線として非常に優れたものとなる。
【０１８４】また、開孔上に凹部が形成され難いために
配線の歩留り向上，耐久性向上だけではなく絶縁層の被
覆性もよくなることから絶縁層の歩留り向上および耐久
性向上も達成され、相乗的な素子の歩留り向上および耐
久性向上が達成される。
配線の歩留り向上，耐久性向上だけではなく絶縁層の被
覆性もよくなることから絶縁層の歩留り向上および耐久
性向上も達成され、相乗的な素子の歩留り向上および耐
久性向上が達成される。
【０１８５】＜実施例３＞以上説明した実施例２ではＡ
ｌ−ＣＶＤ法によりＡｌ−Ｃｕを堆積させたものである
が、本例はＣｕ原子を含むガスを用いることなくＡｌを
堆積させた。
ｌ−ＣＶＤ法によりＡｌ−Ｃｕを堆積させたものである
が、本例はＣｕ原子を含むガスを用いることなくＡｌを
堆積させた。
【０１８６】その他の工程は実施例２と同じにした。
【０１８７】本例によるＡｌは少なくともコンタクトホ
ール内で単結晶化しており極めて優れた配線特性を示す
ものであった。
ール内で単結晶化しており極めて優れた配線特性を示す
ものであった。
【０１８８】＜実施例４＞本例は下びき配線層を形成す
るために、光を利用する成膜方法を用いたものである。
るために、光を利用する成膜方法を用いたものである。
【０１８９】図１７は本例を実施するための成膜装置を
示す模式図である。
示す模式図である。
【０１９０】７０１は反応室としてのチャンバーで、レ
ーザー光透過窓７０２が上部に設けられ光源７０３より
発せられたレーザー光をポリゴンミラーによってレーザ
ー光透過窓７０２を介して基体７０８の表面に照射でき
るようになっている。
ーザー光透過窓７０２が上部に設けられ光源７０３より
発せられたレーザー光をポリゴンミラーによってレーザ
ー光透過窓７０２を介して基体７０８の表面に照射でき
るようになっている。
【０１９１】このチャンバー７０１には原料ガスや反応
ガスを導入するためのガス導入管７０５が設けられ、ま
た、排気装置７０６によりチャンバー内を排気できるよ
う構成されている。
ガスを導入するためのガス導入管７０５が設けられ、ま
た、排気装置７０６によりチャンバー内を排気できるよ
う構成されている。
【０１９２】７０７は可動ステージ、７１０は基体が熱
のための予備ヒーター、７０４は基体搬入のためのゲー
トバルブである。
のための予備ヒーター、７０４は基体搬入のためのゲー
トバルブである。
【０１９３】このような成膜装置を用いて以下のような
手順により配線を形成することできる。
手順により配線を形成することできる。
【０１９４】コンタクトホールの形成された絶縁膜を有
する半導体基体に前述したＡｌ−ＣＶＤ法により選択堆
積を行いコンタクトホール内にＡｌを埋込む。
する半導体基体に前述したＡｌ−ＣＶＤ法により選択堆
積を行いコンタクトホール内にＡｌを埋込む。
【０１９５】次に図１３に示す成膜装置を用いてＷＦ６
雰囲気でレーザー光により形成すべき配線パターンに
応じてレーザー光を走査する。こうしてレーザー照射を
受けた部分が昇温しこの部分にＷを堆積することができ
る。次にチャンバー内をＤＭＡＨのガスと水素との混合
雰囲気に置換して前述したＡｌ−ＣＶＤ法により配線パ
ターン上に堆積したＷ上にＡｌを堆積させて配線を形成
する。
雰囲気でレーザー光により形成すべき配線パターンに
応じてレーザー光を走査する。こうしてレーザー照射を
受けた部分が昇温しこの部分にＷを堆積することができ
る。次にチャンバー内をＤＭＡＨのガスと水素との混合
雰囲気に置換して前述したＡｌ−ＣＶＤ法により配線パ
ターン上に堆積したＷ上にＡｌを堆積させて配線を形成
する。
【０１９６】このように本例ではフォトリソグラフィー
を用いることなく配線を形成することができる。
を用いることなく配線を形成することができる。
【０１９７】以下具体的に本実施例を説明する。
【０１９８】チャンバー５０１に、ＷＦ６ ３０ｃｃ／
分，ＳｉＨ４ ８ｃｃ／分，Ｈ２ １０００ｃｃ／分を
流し、全圧を１０−３Ｔｏｒｒなる雰囲気に保った。基
体７０８上の配線を形成すべき部分にはレーザー光源７
０３からポリゴンミラー７０９によって偏光されたレー
ザー光７１１を到達させ、極小的に基体７０８の表面温
度を上昇させた。上記極小的に昇温された部分にはＷが
、１０００〜１５００Å選択的に堆積した。さらにチャ
ンバー内を１０−６Ｔｏｒｒ台に排気しガスライン７０
５よりバブリングされたＤＭＡＨとＨ２ を流し、予備
ヒーター７１０にて基体全体を２７０℃に昇温した。こ
うして、堆積したＷ上にＡｌを堆積することができた。 このように本実施例によれば基体上に所望の低抵抗金属
配線をリソグラフィーなしに行うことができた。
分，ＳｉＨ４ ８ｃｃ／分，Ｈ２ １０００ｃｃ／分を
流し、全圧を１０−３Ｔｏｒｒなる雰囲気に保った。基
体７０８上の配線を形成すべき部分にはレーザー光源７
０３からポリゴンミラー７０９によって偏光されたレー
ザー光７１１を到達させ、極小的に基体７０８の表面温
度を上昇させた。上記極小的に昇温された部分にはＷが
、１０００〜１５００Å選択的に堆積した。さらにチャ
ンバー内を１０−６Ｔｏｒｒ台に排気しガスライン７０
５よりバブリングされたＤＭＡＨとＨ２ を流し、予備
ヒーター７１０にて基体全体を２７０℃に昇温した。こ
うして、堆積したＷ上にＡｌを堆積することができた。 このように本実施例によれば基体上に所望の低抵抗金属
配線をリソグラフィーなしに行うことができた。
【０１９９】
【発明の効果】以上説明したように、本発明によれば、
上層配線の高密度集積化，寄生容量の低減が可能であっ
て、半導体回路装置の特性を従来より格段に向上でき、
さらに生産歩留りを改善することができる。
上層配線の高密度集積化，寄生容量の低減が可能であっ
て、半導体回路装置の特性を従来より格段に向上でき、
さらに生産歩留りを改善することができる。
【０２００】さらに、本発明によれば、第２の配線部を
エッチングによるパターニングなしで自己整合的に形成
するので簡単なプロセスで均一な断面形状が得られる。
エッチングによるパターニングなしで自己整合的に形成
するので簡単なプロセスで均一な断面形状が得られる。
【図１】本発明を実施するに好適な金属形成装置の一例
を示す模式図である。
を示す模式図である。
【図２】金属膜形成法を説明するための模式図である。
【図３】金属膜形成装置の一例を示す模式図である。
【図４】金属膜形成工程順に整列して示した模式図であ
る。
る。
【図５】図４に示した概略平面構成図である。
【図６】基体の移動順序を矢印で付加した図４の概略平
面構成図である。
面構成図である。
【図７】本発明を実施するに好適な金属膜連続形成装置
の他の例を示す模式図である。
の他の例を示す模式図である。
【図８】Ａｌの選択堆積の様子を示す模式図である。
【図９】本発明に好適に用いられるＣＶＤ装置を示す模
式図である。
式図である。
【図１０】本発明による半導体回路装置の多層配線部を
説明するための模式的断面図である。
説明するための模式的断面図である。
【図１１】本発明を適用するのに好ましい半導体集積回
路の一部を示す回路図である。
路の一部を示す回路図である。
【図１２】図１１に示すインバーター回路の模式的平面
図である。
図である。
【図１３】図１２のＡＡ′線による模式的断面図である
。
。
【図１４】図１３に示した実施例の製造工程を説明する
ための模式的断面図である。
ための模式的断面図である。
【図１５】図１３に示した実施例の製造工程を説明する
ための模式的断面図である。
ための模式的断面図である。
【図１６】本発明の実施例２による配線の形成方法を説
明するための模式的断面図である。
明するための模式的断面図である。
【図１７】本発明の実施例４による配線の形成方法に適
用可能な成膜装置を説明するための模式図である。
用可能な成膜装置を説明するための模式図である。
【図１８】従来の半導体回路装置の模式的断面図である
。
。
【図１９】従来の配線の形成方法を説明するための模式
的断面図である。
的断面図である。
【図２０】従来の配線を説明するための模式的断面図で
ある。
ある。
１ 絶縁膜
２ 配線
３ 絶縁膜
４ 配線
５ スルーホール
６ ホトレジストマスク
７ 半導体基板
８ 絶縁膜
９ 第１層Ａｌ配線
１０ 第１層絶縁膜
１１ 第１スルーホール
１２ 第２層Ａｌ配線
１３ 第２層間絶縁膜
１４ 第２スルーホール
１５ 第３層Ａｌ配線
１６ 半導体基板
１７ ソース・ドレイン領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ 絶縁膜
２１ 配線
２２ 層間絶縁膜
２３ 保護層
１０１ 半導体基板
１０２ 導電体
１０３ 第１層配線
１０４ 導電体
１０５ 第２層配線
１０６ 導電体
１０７ 第３層配線
２０１ 絶縁膜
２０２ 第１層間絶縁膜
２０２ 第２層間絶縁膜
２０３ 第３層間絶縁膜
２０４ 保護膜
４０１ 基体
４０２ 絶縁膜
４０３，４０６ Ａｌ膜
７０１ チャンバー
７０２ レーザー光透過窓
７０３ 光源
７０４ ゲートバルブ
７０５ ガス導入管
７０６ 排気装置
７０７ 可動ステージ
７０８ 基体
７０９ ポリゴンミラー
７１０ 予備ヒーター
７１１ レーザー光
１００１ 加熱手段
１００２ ハロゲンランプ
１００３ 反射鏡
１００４ 基体
１００５ コントローラ
１００６ 反応室
１００７ 基体ホルダー
１００８ 混合器
１００９ バブラー
１０１０ 水素供給管
１０１０Ａ 水素供給管
１０１１ ガス導入孔
１０１２ 排気系
１０１３ 排気孔
１０１４ 排気ライン
１０１５ ガス導入ライン
１０１６ シール用のリング
３００１ 反応室
３００２ 基体
３００３ 加熱用コイル
３００４ 基台
３００５Ａ 水素供給管
３００６ バブラー
３００７ 混合器
３００８ 水素供給管
３００９ ガス導入ライン
３０１０ 排気系
３０１１ 排気孔
３０１２ 排気ライン
４００１ ゲートバルブ
４００２ ロードロック室
４００３ ＣＶＤ反応室
４００４ ＲＦエッチング室
４００５ スパッタ室
４００６ ロードロック室
４００７ａ〜３００７ｅ 排気系
４００８ 抵抗加熱体
４００９ 基体ホルダ
４０１０ ＣＶＤ用ガス導入ライン
４０１１ 基体ホルダ
４０１２ ＲＦエッチング用電極ライン４０１３
Ａｒガス供給ライン ４０１４ 基体ホルダ ４０１５ ターゲット電極 ４０１６ Ａｒガス供給ライン ４０１７ 搬送室 ４０１８ アーム ４０１９ 基体ホルダ ４０２０ ツメ ９００１ 反応室 ９００２ ガス導入ライン ９００３ 混合器 ９００４ 水素ガス導入用のライン ９００５ 冷却器 ９００６ 原料ガス導入ライン ９００７ バブラー ９００８ キャリアガス導入ライン ９００９ ガス導入ライン ９０１０ 水素精製器 ９０１１ ガス放出ライン ９０１２ 加熱コイル ９０１３ 予備加熱室 ９０１４ 加熱コイル ９０１５ 排気系 ９０１６ 精製筒 ９０１７ ＣＶＤ反応室 ９０１８ ボンベ ９０１９ ガスライン ９０２０ 放出ライン
Ａｒガス供給ライン ４０１４ 基体ホルダ ４０１５ ターゲット電極 ４０１６ Ａｒガス供給ライン ４０１７ 搬送室 ４０１８ アーム ４０１９ 基体ホルダ ４０２０ ツメ ９００１ 反応室 ９００２ ガス導入ライン ９００３ 混合器 ９００４ 水素ガス導入用のライン ９００５ 冷却器 ９００６ 原料ガス導入ライン ９００７ バブラー ９００８ キャリアガス導入ライン ９００９ ガス導入ライン ９０１０ 水素精製器 ９０１１ ガス放出ライン ９０１２ 加熱コイル ９０１３ 予備加熱室 ９０１４ 加熱コイル ９０１５ 排気系 ９０１６ 精製筒 ９０１７ ＣＶＤ反応室 ９０１８ ボンベ ９０１９ ガスライン ９０２０ 放出ライン
Claims (16)
- 【請求項１】 半導体基体の主面上に形成された絶縁
膜のコンタクトホールを介して該半導体基体に接続する
第１配線層と、該第１配線層上に形成された層間絶縁層
のスルーホールを介して前記第１配線層と接続する第２
配線層と、を有する半導体回路装置において、前記コン
タクトホール上の前記第１配線は実質的に平坦であり、
前記スルーホール面積が前記コンタクトホール面積より
小さいことを特徴とする半導体回路装置。 - 【請求項２】 半導体基体の主面上に形成された絶縁
膜のコンタクトホールを介して該半導体基体に接続する
第１配線層と、該第１配線層上に形成された第１層間絶
縁層の第１スルーホールを介して前記第１配線層と接続
する第２配線層と、該第２配線層上に形成された第２層
間絶縁層の第２スルーホールを介して前記第２配線層と
接続する第３配線層と、を有する半導体回路装置におい
て、前記コンタクトホール上の前記第１配線は実質的に
平坦であり、前記第１のスルーホール面積が前記コンタ
クトホール面積より小さいことを特徴とする半導体回路
装置。 - 【請求項３】 前記第２のスルーホール面積は前記第
１のスルーホール面積と等しいことを特徴とする請求項
２に記載の半導体回路装置。 - 【請求項４】 前記第２のスルーホール面積は前記第
１のスルーホール面積より小さいことを特徴とする請求
項２に記載の半導体回路装置。 - 【請求項５】 前記第２のスルーホール面積は前記第
１のスルーホール面積より大きく、かつ前記コンタクト
ホール面積より大きくないことを特徴とする請求項２に
記載の半導体回路装置。 - 【請求項６】 前記コンタクトホールと前記スルーホ
ールとは重なって形成されていることを特徴とする請求
項２ないし５のいずれかに記載の半導体回路装置。 - 【請求項７】 前記コンタクトホールと前記スルーホ
ールとは互いに重ならない離間した位置に形成されてい
ることを特徴とする請求項２ないし５のいずれかに記載
の半導体回路装置。 - 【請求項８】 半導体基体の主面上に形成された絶縁
膜のコンタクトホールを介して該半導体基体に接続する
第１配線層と、該第１配線層上に形成された層間絶縁層
のスルーホールを介して前記第１配線層と接続する第２
配線層と、を有する半導体回路装置において、前記コン
タクトホール上の前記第１配線は実質的に平坦であるこ
とを特徴とする半導体回路装置。 - 【請求項９】 半導体基体の主面上に形成された絶縁
膜のコンタクトホールを介して該半導体基体に接続する
第１配線層と、該第１配線層上に形成された層間絶縁層
のスルーホールを介して前記第１配線層と接続する第２
配線層と、を有する半導体回路装置の製造方法において
、前記絶縁膜に前記コンタクトホールを形成した後、前
記コンタクトホール内に選択的に導電材料を堆積させ、
次いで前記コンタクトホール上および前記絶縁膜上に導
電材料を堆積させた後パターニングを行って前記第１配
線層を形成することを特徴とする半導体回路装置の製造
方法。 - 【請求項１０】 前記コンタクトホール内に導電材料
を堆積させる工程は、アルキルアルミニウムハイドライ
ドのガスと水素ガスとを利用したＣＶＤ法により行うこ
とを特徴とする請求項９に記載の半導体回路装置の製造
方法。 - 【請求項１１】 絶縁層に設けられた開孔を介して下
地表面と接続する配線の形成方法において、前記開孔内
に選択的に第１の導電物質を堆積させる第１の工程と、
前記絶縁層および前記導電物質に第２の導電物質からな
る第１の配線部を形成する第２の工程と、前記第１の配
線部上に選択的に第３の導電物質を堆積させる第２の配
線部を形成する第３の工程と、を含むことを特徴とする
半導体回路の配線の形成方法。 - 【請求項１２】 前記第１の導電物質と前記第２の導
電物質とは同一原子を主成分とすることを特徴とする請
求項１１に記載の半導体回路の配線の形成方法。 - 【請求項１３】 前記第１の導電物質と前記第３の導
電物質とは同一原子を主成分とすることを特徴とする請
求項１１に記載の半導体回路の配線の形成方法。 - 【請求項１４】 前記第２の導電物質と前記第３の導
電物質とは同一原子を主成分とすることを特徴とする請
求項１１に記載の半導体回路の配線の形成方法。 - 【請求項１５】 前記第１の工程と前記第２の工程と
は、少なくともアルキルアルミニウムハイドライドのガ
スと水素とを利用したＣＶＤ法による堆積工程を含むこ
とを特徴とする請求項１１に記載の半導体回路の配線の
形成方法。 - 【請求項１６】 前記第１，第２，第３の工程を複数
回くり返して多層配線構造を得ることを特徴とする請求
項１１に記載の半導体回路の配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7649291A JPH04218945A (ja) | 1990-05-31 | 1991-04-09 | 半導体回路装置とその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-139611 | 1990-05-31 | ||
| JP2-143731 | 1990-05-31 | ||
| JP14373190 | 1990-05-31 | ||
| JP13961190 | 1990-05-31 | ||
| JP7649291A JPH04218945A (ja) | 1990-05-31 | 1991-04-09 | 半導体回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218945A true JPH04218945A (ja) | 1992-08-10 |
Family
ID=27302171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7649291A Pending JPH04218945A (ja) | 1990-05-31 | 1991-04-09 | 半導体回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656841A (en) * | 1994-10-28 | 1997-08-12 | Ricoh Company, Ltd. | Semiconductor device with contact hole |
-
1991
- 1991-04-09 JP JP7649291A patent/JPH04218945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656841A (en) * | 1994-10-28 | 1997-08-12 | Ricoh Company, Ltd. | Semiconductor device with contact hole |
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