JPH1012732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012732A JPH1012732A JP8167903A JP16790396A JPH1012732A JP H1012732 A JPH1012732 A JP H1012732A JP 8167903 A JP8167903 A JP 8167903A JP 16790396 A JP16790396 A JP 16790396A JP H1012732 A JPH1012732 A JP H1012732A
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Abstract
(57)【要約】
【課題】Ｗ膜形成時にパーティクルが発生し、生産性が
低下する。 【解決手段】層間絶縁膜にコンタクトホールを形成し、
このコンタクトホールをＷ膜で埋める場合、ＳｉＨ4 と
ＷＦ6 ガスを同時に導入して第１のＷ膜を形成し、次で
Ｈ2 とＷＦ6 ガスとにより厚い第２のＷ膜を形成する。
低下する。 【解決手段】層間絶縁膜にコンタクトホールを形成し、
このコンタクトホールをＷ膜で埋める場合、ＳｉＨ4 と
ＷＦ6 ガスを同時に導入して第１のＷ膜を形成し、次で
Ｈ2 とＷＦ6 ガスとにより厚い第２のＷ膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にコンタクトホール等へのタングステン
（Ｗ）膜の形成方法に関する。
法に関し、特にコンタクトホール等へのタングステン
（Ｗ）膜の形成方法に関する。
【０００２】
【従来の技術】近年、高集積化が進むＬＳＩデバイスに
おいては、拡散層上に形成されるコンタクトホールや配
線層上に形成されるビアホールのアスペクト比が大きく
なり、従来のアルミニウム（Ａｌ）単層配線では拡散層
や下層配線との良好な接続が難しくなってきている。こ
の為、気相成長（ＣＶＤ）法により形成されるＷ膜がコ
ンタクトホール等の埋込みに使用されてきている。
おいては、拡散層上に形成されるコンタクトホールや配
線層上に形成されるビアホールのアスペクト比が大きく
なり、従来のアルミニウム（Ａｌ）単層配線では拡散層
や下層配線との良好な接続が難しくなってきている。こ
の為、気相成長（ＣＶＤ）法により形成されるＷ膜がコ
ンタクトホール等の埋込みに使用されてきている。
【０００３】コンタクトホール等にＷ膜を埋込む方法と
しては、層間絶縁膜に形成したコンタクトホールやビア
ホール内のみにＷ膜を形成する選択成長法（例えば特開
平４−２９８０３１号公報，特開平５−９０１９９号公
報）と、コンタクトホールやビアホールを含む全面にＷ
膜を形成したのちエッチバックして層間絶縁膜上のＷ膜
を除去するブランケット法が主に用いられている。
しては、層間絶縁膜に形成したコンタクトホールやビア
ホール内のみにＷ膜を形成する選択成長法（例えば特開
平４−２９８０３１号公報，特開平５−９０１９９号公
報）と、コンタクトホールやビアホールを含む全面にＷ
膜を形成したのちエッチバックして層間絶縁膜上のＷ膜
を除去するブランケット法が主に用いられている。
【０００４】選択法は、ブランケット法に比べコストが
安い、工程数が短いなどの特徴を持っているが、表面状
態の違いを利用していることから生ずるプロセスの不安
定性（非選択成長、電気特性の劣化）が量産技術として
の大きなネックとなっている。
安い、工程数が短いなどの特徴を持っているが、表面状
態の違いを利用していることから生ずるプロセスの不安
定性（非選択成長、電気特性の劣化）が量産技術として
の大きなネックとなっている。
【０００５】これに対しブランケット法は、従来のＡｌ
配線の形成法で用いてきたバリアメタルを密着層として
使え、下地の違いを気にせず埋め込みメタルとしての役
割だけを果たさせればよいことや、深さの異なるコンタ
クトホール等を埋め込めるなどの長所から量産技術とし
て現在主流となっている。以下ブランケット法によるＷ
膜の形成方法について図５及び図７を用いて説明する。
配線の形成法で用いてきたバリアメタルを密着層として
使え、下地の違いを気にせず埋め込みメタルとしての役
割だけを果たさせればよいことや、深さの異なるコンタ
クトホール等を埋め込めるなどの長所から量産技術とし
て現在主流となっている。以下ブランケット法によるＷ
膜の形成方法について図５及び図７を用いて説明する。
【０００６】まず、図５（ａ）に示すように、シリコン
基板１上にフィールド酸化膜２とゲート酸化膜を介して
ポリシリコン膜等からなるゲート電極４を形成したのち
不純物を導入してソース・ドーレインとなる拡散層３を
形成する。次でＢＰＳＧ膜等からなる層間絶縁膜５Ａを
形成したのちパターニングし、拡散層３に接続するコン
タクトホール６を形成する。次にバリア層としてＴｉ−
ＴｉＮ膜９を形成したのち、リーク電流の防止の為にＳ
ｉＨ4 の熱分解により（図７のｔS1〜ｔS2）Ｓｉ膜１３
を全面に形成する。
基板１上にフィールド酸化膜２とゲート酸化膜を介して
ポリシリコン膜等からなるゲート電極４を形成したのち
不純物を導入してソース・ドーレインとなる拡散層３を
形成する。次でＢＰＳＧ膜等からなる層間絶縁膜５Ａを
形成したのちパターニングし、拡散層３に接続するコン
タクトホール６を形成する。次にバリア層としてＴｉ−
ＴｉＮ膜９を形成したのち、リーク電流の防止の為にＳ
ｉＨ4 の熱分解により（図７のｔS1〜ｔS2）Ｓｉ膜１３
を全面に形成する。
【０００７】次に図５（ｂ）に示すように、ＳｉＨ4 と
ＷＦ6 ガスとを同時に（図７のｔ1〜ｔ2 ）装置内に導
入するＣＶＤ法により密着性の良い薄い第１のＷ膜１０
を均一に形成する。次でＨ2 とＷＦ6 ガスを用いるＣＶ
Ｄ法により（図７のｔ3 〜ｔ4 ）厚い第２のＷ膜１１を
形成してコンタクトホール６を埋める。Ｈ２を用いる場
合はＳｉＨ4 を用いる場合に比べＷの成膜速度は速い。
次にこの第２及び第１のＷ膜をＴｉ−ＴｉＮ膜９が露出
するまでエッチバックしたのち全面にＡｌ膜を形成す
る。次でこのＡｌ膜とＴｉ−ＴｉＮ膜９とをパターニン
グし、Ｗ膜等を介して拡散層３に接続するアルミ配線１
２を形成する。
ＷＦ6 ガスとを同時に（図７のｔ1〜ｔ2 ）装置内に導
入するＣＶＤ法により密着性の良い薄い第１のＷ膜１０
を均一に形成する。次でＨ2 とＷＦ6 ガスを用いるＣＶ
Ｄ法により（図７のｔ3 〜ｔ4 ）厚い第２のＷ膜１１を
形成してコンタクトホール６を埋める。Ｈ２を用いる場
合はＳｉＨ4 を用いる場合に比べＷの成膜速度は速い。
次にこの第２及び第１のＷ膜をＴｉ−ＴｉＮ膜９が露出
するまでエッチバックしたのち全面にＡｌ膜を形成す
る。次でこのＡｌ膜とＴｉ−ＴｉＮ膜９とをパターニン
グし、Ｗ膜等を介して拡散層３に接続するアルミ配線１
２を形成する。
【０００８】下層配線上のビアホール内にＷ膜を埋める
場合も同様の操作を行う。すなわち図６に示すように、
シリコン基板１上にＢＰＳＧ膜等の絶縁膜１４を介して
Ａｌ等からなる下層配線１５をを形成する。次で全面に
層間絶縁膜５Ａを形成したのちパターニングし、下層配
線に接続するビアホール１６を形成する。
場合も同様の操作を行う。すなわち図６に示すように、
シリコン基板１上にＢＰＳＧ膜等の絶縁膜１４を介して
Ａｌ等からなる下層配線１５をを形成する。次で全面に
層間絶縁膜５Ａを形成したのちパターニングし、下層配
線に接続するビアホール１６を形成する。
【０００９】以下図５（ａ），（ｂ）で説明したのと同
様に操作し、Ｔｉ−ＴｉＮ膜９，Ｓｉ膜１３，第１のＷ
膜１０，第２のＷ膜１１及び上層のアルミ配線１２を形
成する。
様に操作し、Ｔｉ−ＴｉＮ膜９，Ｓｉ膜１３，第１のＷ
膜１０，第２のＷ膜１１及び上層のアルミ配線１２を形
成する。
【００１０】
【発明が解決しようとする課題】第１の問題点は、従来
の半導体装置の製造方法ではタングステン膜を成膜する
際、パーティクルが多く発生する為Ｗ膜をエッチバック
してもこのパーティクルが残り、アルミ配線間のショー
トの原因となることである。
の半導体装置の製造方法ではタングステン膜を成膜する
際、パーティクルが多く発生する為Ｗ膜をエッチバック
してもこのパーティクルが残り、アルミ配線間のショー
トの原因となることである。
【００１１】その理由は、従来の方法ではリーク電流を
防止するために成膜装置内にＳｉＨ4 を導入しＳｉ膜を
形成した後ＷＦ6 を導入してタングステン膜を形成して
いる為、ＷＦ6 が所望の流量に達するまでのＷＦ6 導入
初期段階でＷＦ6 とＳｉＨ4の流量比がＳｉＨ4 過多な
状態となり、気相反応を起こしてＷとＳｉの結晶等から
なるパーティクルとなって半導体基板上に付着するため
である。
防止するために成膜装置内にＳｉＨ4 を導入しＳｉ膜を
形成した後ＷＦ6 を導入してタングステン膜を形成して
いる為、ＷＦ6 が所望の流量に達するまでのＷＦ6 導入
初期段階でＷＦ6 とＳｉＨ4の流量比がＳｉＨ4 過多な
状態となり、気相反応を起こしてＷとＳｉの結晶等から
なるパーティクルとなって半導体基板上に付着するため
である。
【００１２】第２の問題点はタングステ成膜の際、配線
間を接続するためのビアホールから下層の配線が針状に
突出するためにタングステン膜と下層配線との接触抵抗
が大きくなり、半導体装置の歩留り及び信頼性が低下す
るということである。
間を接続するためのビアホールから下層の配線が針状に
突出するためにタングステン膜と下層配線との接触抵抗
が大きくなり、半導体装置の歩留り及び信頼性が低下す
るということである。
【００１３】その理由は、従来のタングステン成膜方法
ではリーク電流の防止を目的としてＳｉ膜を形成する為
にＷＦ6 導入前にＳｉＨ4 を所望の時間導入している
が、このため半導体基板がタングステン成膜前に受ける
熱履歴はＳｉＨ4 を導入している時間だけ長くなる。つ
まりタングステン成膜前に熱履歴を長く受けることによ
って下層の配線が熱膨張し、ビアホール内に突出するの
である。
ではリーク電流の防止を目的としてＳｉ膜を形成する為
にＷＦ6 導入前にＳｉＨ4 を所望の時間導入している
が、このため半導体基板がタングステン成膜前に受ける
熱履歴はＳｉＨ4 を導入している時間だけ長くなる。つ
まりタングステン成膜前に熱履歴を長く受けることによ
って下層の配線が熱膨張し、ビアホール内に突出するの
である。
【００１４】第３の問題点はスループットが低いという
ことである。この理由はＷＦ6 導入前にＳｉＨ4 を導入
するために処理時間が長くなるからである。
ことである。この理由はＷＦ6 導入前にＳｉＨ4 を導入
するために処理時間が長くなるからである。
【００１５】本発明の目的は、パーティクルの発生が低
く、下層配線に針状の突出物を発生させることなく、し
かも生産性の向上したＷ膜を形成できる半導体装置の製
造方法を提供することにある。
く、下層配線に針状の突出物を発生させることなく、し
かも生産性の向上したＷ膜を形成できる半導体装置の製
造方法を提供することにある。
【００１６】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上に拡散層を形成したのち全
面に薄い第１の層間絶縁膜を形成する工程と、この第１
の層間絶縁膜をパターニングし前記拡散層に達するコン
タクトホールを形成する工程と、このコンタクトホール
の表面を含む全面にバリア層を形成したのちパターニン
グしコンタクトホール内のみに残す工程と、このコンタ
クトホール内のバリア層の表面を含む全面に厚い第２の
層間絶縁膜を形成したのちパターニングし、前記第１の
コンタクトホール内を含む第２のコンタクトホールを形
成し前記拡散層上の前記バリア層を露出させる工程と、
この第２のコンタクトホール表面を含む全面に導電体膜
を形成したのち、ＳｉＨ4 とＷＦ6 ガスとを装置内に導
入する気相成長法により全面に薄い第１のＷ膜を形成す
る工程と、Ｈ2 とＷＦ6 ガスを用いる気相成長法により
前記第１のＷ膜上に厚い第２のＷ膜を形成し前記第２の
コンタクトホールを埋める工程とを含むことを特徴とす
るものである。
の製造方法は、半導体基板上に拡散層を形成したのち全
面に薄い第１の層間絶縁膜を形成する工程と、この第１
の層間絶縁膜をパターニングし前記拡散層に達するコン
タクトホールを形成する工程と、このコンタクトホール
の表面を含む全面にバリア層を形成したのちパターニン
グしコンタクトホール内のみに残す工程と、このコンタ
クトホール内のバリア層の表面を含む全面に厚い第２の
層間絶縁膜を形成したのちパターニングし、前記第１の
コンタクトホール内を含む第２のコンタクトホールを形
成し前記拡散層上の前記バリア層を露出させる工程と、
この第２のコンタクトホール表面を含む全面に導電体膜
を形成したのち、ＳｉＨ4 とＷＦ6 ガスとを装置内に導
入する気相成長法により全面に薄い第１のＷ膜を形成す
る工程と、Ｈ2 とＷＦ6 ガスを用いる気相成長法により
前記第１のＷ膜上に厚い第２のＷ膜を形成し前記第２の
コンタクトホールを埋める工程とを含むことを特徴とす
るものである。
【００１７】第２の発明の半導体装置の製造方法は、半
導体基板上に絶縁膜を介して配線を形成する工程と、こ
の配線上に層間絶縁膜を形成したのちパターニングし前
記配線に接続するビアホールを形成する工程と、ＳｉＨ
4 とＷＦ6 ガスとを装置内に導入する気相成長法により
前記ビアホール表面を含む全面に薄い第１のＷ膜を形成
する工程と、Ｈ2 とＷＦ6 ガスを用いる気相成長法によ
り前記第１のＷ膜上に厚い第２のＷ膜を形成し前記ビア
ホールを埋める工程とを含むことを特徴とするものであ
る。
導体基板上に絶縁膜を介して配線を形成する工程と、こ
の配線上に層間絶縁膜を形成したのちパターニングし前
記配線に接続するビアホールを形成する工程と、ＳｉＨ
4 とＷＦ6 ガスとを装置内に導入する気相成長法により
前記ビアホール表面を含む全面に薄い第１のＷ膜を形成
する工程と、Ｈ2 とＷＦ6 ガスを用いる気相成長法によ
り前記第１のＷ膜上に厚い第２のＷ膜を形成し前記ビア
ホールを埋める工程とを含むことを特徴とするものであ
る。
【００１８】
【作用】本発明は成膜装置内にＳｉＨ4 とＷＦ6 を同時
に導入するか、あるいはＷＦ6導入後にＳｉＨ4 を導入
してタングステン膜を形成するようにしたので、ＷＦ6
とＳｉＨ4 の流量比がＳｉＨ4 過多になって気相成長が
起きることはない。このためパーティクルの発生を極め
て少くすることができる。
に導入するか、あるいはＷＦ6導入後にＳｉＨ4 を導入
してタングステン膜を形成するようにしたので、ＷＦ6
とＳｉＨ4 の流量比がＳｉＨ4 過多になって気相成長が
起きることはない。このためパーティクルの発生を極め
て少くすることができる。
【００１９】またＳｉＨ4 とＷＦ6 によるタングステン
膜を形成する前にＳｉＨ4 を流さないようにしたので、
半導体基板がタングステン成膜前に受ける熱履歴が短く
なるとともに処理時間も短縮される。このためビアホー
ル内の下層配線の突出を防ぐことができ、タングステン
膜と下層配線との接触抵抗が低下するとともにタングス
テン成膜装置の処理能力（生産性）が向上する。
膜を形成する前にＳｉＨ4 を流さないようにしたので、
半導体基板がタングステン成膜前に受ける熱履歴が短く
なるとともに処理時間も短縮される。このためビアホー
ル内の下層配線の突出を防ぐことができ、タングステン
膜と下層配線との接触抵抗が低下するとともにタングス
テン成膜装置の処理能力（生産性）が向上する。
【００２０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）及び図２は本発明の第
１の実施の形態を説明する為の半導体チップの断面図及
びＷ膜形成時のガス導入のタイミングチャートである。
て説明する。図１（ａ）〜（ｄ）及び図２は本発明の第
１の実施の形態を説明する為の半導体チップの断面図及
びＷ膜形成時のガス導入のタイミングチャートである。
【００２１】まず図１（ａ）に示すように、シリコン基
板１上にフィールド酸化膜２，拡散層３，ゲート電極４
等からなる素子を形成したのち、全面にＢＰＳＧ膜等か
らなる第１の層間絶縁膜５を約２００ｎｍの厚さに形成
する。次でこの第１の層間絶縁膜５をパターニングし拡
散層３に達する第１のコンタクトホール６Ａを形成す
る。次で全面にスパッタ法やメタライズ技術により約５
０ｎｍのタングステンシリサイド膜７を形成したのちパ
ターニングし、コンタクトホール６Ａの内面にのみ残
す。
板１上にフィールド酸化膜２，拡散層３，ゲート電極４
等からなる素子を形成したのち、全面にＢＰＳＧ膜等か
らなる第１の層間絶縁膜５を約２００ｎｍの厚さに形成
する。次でこの第１の層間絶縁膜５をパターニングし拡
散層３に達する第１のコンタクトホール６Ａを形成す
る。次で全面にスパッタ法やメタライズ技術により約５
０ｎｍのタングステンシリサイド膜７を形成したのちパ
ターニングし、コンタクトホール６Ａの内面にのみ残
す。
【００２２】次に図１（ｂ）に示すように、全面にＢＳ
Ｇ膜等からなる厚さ５００〜１μｍの第２の層間絶縁膜
８を形成したのちパターニングし、第１のコンタクトホ
ール６Ａを含む第２のコンタクトホール６Ｂを形成す
る。次に温度３００〜４００℃圧力３〜５ｍｔｏｒｒ，
パワー２〜３ＫＷの条件によるメタライズ技術により全
面にＴｉ−ＴｉＮ膜９を１００〜１５０ｎｍの厚さに形
成する。
Ｇ膜等からなる厚さ５００〜１μｍの第２の層間絶縁膜
８を形成したのちパターニングし、第１のコンタクトホ
ール６Ａを含む第２のコンタクトホール６Ｂを形成す
る。次に温度３００〜４００℃圧力３〜５ｍｔｏｒｒ，
パワー２〜３ＫＷの条件によるメタライズ技術により全
面にＴｉ−ＴｉＮ膜９を１００〜１５０ｎｍの厚さに形
成する。
【００２３】次に図１（ｃ）に示すように、ＷＦ6 ／Ｓ
ｉＨ4 の流量比１〜２、温度４００〜５００℃、圧力数
Ｔｏｒｒ〜数十Ｔｏｒｒの減圧ＣＶＤ法により厚さ約５
０ｎｍの第１のＷ膜１０を全面に形成する。この際図２
に示すように、ＳｉＨ4 とＷＦ6 を時間ｔ1 に同時にＣ
ＶＤ装置内に導入し、時間ｔ2 迄流して第１のＷ膜１０
を形成する。続いて同一装置により、ＷＦ6 ／Ｈ2 の流
量比０．１〜０．２、温度４００〜５００℃、圧力８０
〜１２０Ｔｏｒｒの減圧ＣＶＤ法により第２のＷ膜１１
を０．５〜１．０μｍの厚さに形成し第２のコンタクト
ホール６Ｂを埋める。
ｉＨ4 の流量比１〜２、温度４００〜５００℃、圧力数
Ｔｏｒｒ〜数十Ｔｏｒｒの減圧ＣＶＤ法により厚さ約５
０ｎｍの第１のＷ膜１０を全面に形成する。この際図２
に示すように、ＳｉＨ4 とＷＦ6 を時間ｔ1 に同時にＣ
ＶＤ装置内に導入し、時間ｔ2 迄流して第１のＷ膜１０
を形成する。続いて同一装置により、ＷＦ6 ／Ｈ2 の流
量比０．１〜０．２、温度４００〜５００℃、圧力８０
〜１２０Ｔｏｒｒの減圧ＣＶＤ法により第２のＷ膜１１
を０．５〜１．０μｍの厚さに形成し第２のコンタクト
ホール６Ｂを埋める。
【００２４】この際図２に示すように、時間ｔ3 からｔ
4 までの間ＷＦ6 とＨ2 を成膜装置内に導入して第２の
Ｗ膜１１を堆積するが、ここではＷＦ6 とＨ2 の導入あ
るいは止めるタイミングを同時にする必要はない。
4 までの間ＷＦ6 とＨ2 を成膜装置内に導入して第２の
Ｗ膜１１を堆積するが、ここではＷＦ6 とＨ2 の導入あ
るいは止めるタイミングを同時にする必要はない。
【００２５】次に図１（ｄ）に示すように、Ｔｉ−Ｔｉ
Ｎ膜９が露出するまで第２のＷ膜１１と第１のＷ膜１０
をエッチングする。続いてスパッタ法やメタライズ技術
によりアルミ膜を被着した後、フォトリソグラフィー技
術とエッチング技術によりアルミ配線１２を形成する。
Ｎ膜９が露出するまで第２のＷ膜１１と第１のＷ膜１０
をエッチングする。続いてスパッタ法やメタライズ技術
によりアルミ膜を被着した後、フォトリソグラフィー技
術とエッチング技術によりアルミ配線１２を形成する。
【００２６】以上説明したように第１の実施の形態によ
れば、第１のＷ膜１０を堆積する際、成膜装置内にＷＦ
6 を導入する前にＳｉＨ4 を導入しないので、ＷＦ6 と
ＳｉＨ4 の流量比が気相成長の起こるＳｉＨ4 過多な状
況になることはない。このためタングステン成膜時に発
生するパーティクルを従来よりも１５％低減させること
ができた。またＷＦ6 を導入する前にＳｉＨ4 を導入す
ることがないので、ＳｉＨ4 を導入していた従来例に比
べ、成膜シーケンス時間が短くなり、タングステン成膜
装置の処理能力（生産性）がスループットにして５％向
上した。
れば、第１のＷ膜１０を堆積する際、成膜装置内にＷＦ
6 を導入する前にＳｉＨ4 を導入しないので、ＷＦ6 と
ＳｉＨ4 の流量比が気相成長の起こるＳｉＨ4 過多な状
況になることはない。このためタングステン成膜時に発
生するパーティクルを従来よりも１５％低減させること
ができた。またＷＦ6 を導入する前にＳｉＨ4 を導入す
ることがないので、ＳｉＨ4 を導入していた従来例に比
べ、成膜シーケンス時間が短くなり、タングステン成膜
装置の処理能力（生産性）がスループットにして５％向
上した。
【００２７】図３は本発明の第２の実施の形態を説明す
るためのＷ膜形成時のガス導入タイミングチャートであ
る。第２の実施の形態が第１の実施の形態と異なる点
は、Ｗ膜形成時のガス導入のタイミングだけであり、そ
れ以外は同様であるので図１を併用して説明する。
るためのＷ膜形成時のガス導入タイミングチャートであ
る。第２の実施の形態が第１の実施の形態と異なる点
は、Ｗ膜形成時のガス導入のタイミングだけであり、そ
れ以外は同様であるので図１を併用して説明する。
【００２８】すなわち、第１の実施の形態と同様に図１
（ｂ）迄の工程のように、メタライズ技術によりＴｉ−
ＴｉＮ膜９を被着させた後、第１の実施の形態記載の条
件を用いた減圧ＣＶＤ法により第１のＷ膜１０を堆積す
るが、この際図３に示すように時間ｔ1 にＷＦ6 を成膜
装置内に導入した後、遅れて時間ｔ11にＳｉＨ4 を導入
し、その後、時間ｔ2 まで流すことで第１のＷ膜１０を
堆積する。ここでは第１の実施の形態と同様に、ＷＦ6
導入前にＳｉＨ4 を導入してはいけない。
（ｂ）迄の工程のように、メタライズ技術によりＴｉ−
ＴｉＮ膜９を被着させた後、第１の実施の形態記載の条
件を用いた減圧ＣＶＤ法により第１のＷ膜１０を堆積す
るが、この際図３に示すように時間ｔ1 にＷＦ6 を成膜
装置内に導入した後、遅れて時間ｔ11にＳｉＨ4 を導入
し、その後、時間ｔ2 まで流すことで第１のＷ膜１０を
堆積する。ここでは第１の実施の形態と同様に、ＷＦ6
導入前にＳｉＨ4 を導入してはいけない。
【００２９】第２のＷ膜１１を堆積する工程以降は第１
の実施の形態と同様である。
の実施の形態と同様である。
【００３０】この第２の実施の形態もスルーブットが５
％向上する。また第２の実施の形態では、ＷＦ6 を導入
し所望の流量を確保した後、ＳｉＨ4 を導入するため、
ＷＦ6 が所望の流量に達するまでにある程度時間を要し
ても、ＳｉＨ4 過多な状態は起こらない。このため第２
の実施の形態では従来よりもパーティクルを２０％低減
できるという点で第１の実施の形態よりも優れている。
％向上する。また第２の実施の形態では、ＷＦ6 を導入
し所望の流量を確保した後、ＳｉＨ4 を導入するため、
ＷＦ6 が所望の流量に達するまでにある程度時間を要し
ても、ＳｉＨ4 過多な状態は起こらない。このため第２
の実施の形態では従来よりもパーティクルを２０％低減
できるという点で第１の実施の形態よりも優れている。
【００３１】図４（ａ）〜（ｃ）は本発明の第３の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００３２】まず図４（ａ）に示すように、シリコン基
板１上にＢＰＳＧ膜等の絶縁膜１４を介してＡｌ等から
なる下層配線１５を形成する。次で厚さ約１μｍのＢＰ
ＳＧ膜等からなる層間絶縁膜５Ａを形成したのちパター
ニングし、下層配線１５に達するビアホール１６を形成
する。
板１上にＢＰＳＧ膜等の絶縁膜１４を介してＡｌ等から
なる下層配線１５を形成する。次で厚さ約１μｍのＢＰ
ＳＧ膜等からなる層間絶縁膜５Ａを形成したのちパター
ニングし、下層配線１５に達するビアホール１６を形成
する。
【００３３】次に図４（ｂ）に示すように、ＷＦ6 とＳ
ｉＨ4 を用いる減圧ＣＶＤ法により厚さ約５０ｎｍの第
１のＷ膜１０を形成したのち、ＷＦ6 とＨ2 を用いる減
圧ＣＶＤ法により厚さ０．５〜１．０μｍの第２のＷ膜
１１を形成する。これらのＷ膜形成時のガス導入のタイ
ミングは図２又は図３に示したとおりとし、成膜時の条
件も第１の実施の形態の場合と同様である。
ｉＨ4 を用いる減圧ＣＶＤ法により厚さ約５０ｎｍの第
１のＷ膜１０を形成したのち、ＷＦ6 とＨ2 を用いる減
圧ＣＶＤ法により厚さ０．５〜１．０μｍの第２のＷ膜
１１を形成する。これらのＷ膜形成時のガス導入のタイ
ミングは図２又は図３に示したとおりとし、成膜時の条
件も第１の実施の形態の場合と同様である。
【００３４】次に図４（ｃ）に示すように、第２のＷ膜
１１及び第１のＷ膜１０をエッチバッグしビアホール１
６の内部にのみ残す。次で全面にアルミ膜を形成したの
ちパターニングし、アルミ配線１２を形成する。
１１及び第１のＷ膜１０をエッチバッグしビアホール１
６の内部にのみ残す。次で全面にアルミ膜を形成したの
ちパターニングし、アルミ配線１２を形成する。
【００３５】このように第３の実施の形態においても第
１のＷ膜の形成はＷＦ6 ガスとＳｉＨ4 ガスを同時に導
入するか、又はＳｉＨ4 ガスを遅く導入している為、パ
ーティクルの発生を従来よりも１５〜２０％低減でき
る。
１のＷ膜の形成はＷＦ6 ガスとＳｉＨ4 ガスを同時に導
入するか、又はＳｉＨ4 ガスを遅く導入している為、パ
ーティクルの発生を従来よりも１５〜２０％低減でき
る。
【００３６】従来のタングステン成膜時のガスタイミン
グチャートは図７に示したものであり、この条件により
Ｗ膜をビアホール内に形成させようとすると図７の時間
ｔs1からｔs2に示されるリーク電流の防止を目的とした
ＳｉＨ4 を導入する時間だけ熱履歴が長くなる。第１の
実施の形態で明記したように、タングステン成膜時の成
膜装置の温度は４００〜５００℃になる為、図６で説明
したように、ビアホール底部バリアメタルとしてのＴｉ
−ＴｉＮ膜下部の配線が溶融しやすい状態になり針状に
突出する問題が起こる。
グチャートは図７に示したものであり、この条件により
Ｗ膜をビアホール内に形成させようとすると図７の時間
ｔs1からｔs2に示されるリーク電流の防止を目的とした
ＳｉＨ4 を導入する時間だけ熱履歴が長くなる。第１の
実施の形態で明記したように、タングステン成膜時の成
膜装置の温度は４００〜５００℃になる為、図６で説明
したように、ビアホール底部バリアメタルとしてのＴｉ
−ＴｉＮ膜下部の配線が溶融しやすい状態になり針状に
突出する問題が起こる。
【００３７】これに対して本第３の実施の形態において
用いる図２又は図３のタングステン成膜時のガス導入タ
イミングチャートによると、リーク電流防止を目的とし
たＳｉＨ4 を導入する時間を削除している為に熱履歴が
短くなり、ビアホール底部の下層配線の溶融を防止する
ことが可能になる。従って第３の実施の形態によれば、
パーティクルの低減の他にタングステンと下層配線との
接触抵抗を約２０％低下させることができると共に、半
導体装置の歩留り及び信頼性を向上させることができ
る。
用いる図２又は図３のタングステン成膜時のガス導入タ
イミングチャートによると、リーク電流防止を目的とし
たＳｉＨ4 を導入する時間を削除している為に熱履歴が
短くなり、ビアホール底部の下層配線の溶融を防止する
ことが可能になる。従って第３の実施の形態によれば、
パーティクルの低減の他にタングステンと下層配線との
接触抵抗を約２０％低下させることができると共に、半
導体装置の歩留り及び信頼性を向上させることができ
る。
【００３８】
【発明の効果】以上説明したように本発明は、ＳｉＨ4
とＷＦ6 の気相成長が起こらないようにしたのでタング
ステン成膜時のパーティクルを１５〜２０％低減でき、
半導体装置の歩留りおよび信頼性を向上させることがで
きるという効果を有する。
とＷＦ6 の気相成長が起こらないようにしたのでタング
ステン成膜時のパーティクルを１５〜２０％低減でき、
半導体装置の歩留りおよび信頼性を向上させることがで
きるという効果を有する。
【００３９】またタングステン成膜前にＳｉＨ4 を成膜
装置内に導入しないようにすることでタングステン成膜
前に半導体基板が受ける熱履歴を短くしたので、ビアホ
ールからの下層配線の突出がなくなりタングステン膜と
下層配線との接触抵抗を低下させることができる。また
半導体装置の歩留りおよび信頼性を向上させ、かつタン
グステン成膜装置の処理能力（生産性）を向上させるこ
とができるという効果を有する。
装置内に導入しないようにすることでタングステン成膜
前に半導体基板が受ける熱履歴を短くしたので、ビアホ
ールからの下層配線の突出がなくなりタングステン膜と
下層配線との接触抵抗を低下させることができる。また
半導体装置の歩留りおよび信頼性を向上させ、かつタン
グステン成膜装置の処理能力（生産性）を向上させるこ
とができるという効果を有する。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の実施の形態を説明する為のタングステ
ン成膜時のガス導入のタイミングチャート。
ン成膜時のガス導入のタイミングチャート。
【図３】本発明の実施の形態を説明する為のタングステ
ン成膜時のガス導入のタイミングチャート。
ン成膜時のガス導入のタイミングチャート。
【図４】本発明の第３の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図５】従来例を説明する為の半導体チップの断面図。
【図６】他の従来例を説明する為の半導体チップの断面
図。
図。
【図７】従来例を説明する為のタングステン成膜時のガ
ス導入のタイミングチャート。
ス導入のタイミングチャート。
１ シリコン基板 ２ フィールド酸化膜 ３ 拡散層 ４ ゲート電極 ５ 第１の層間絶縁膜 ６，６Ａ，６Ｂ コンタクトホール ７ タングステンシリサイド膜 ８ 第２の層間絶縁膜 ９ Ｔｉ−ＴｉＮ膜 １０ 第１のＷ膜 １１ 第２のＷ膜 １２ アルミ配線 １３ Ｓｉ膜 １４ 絶縁膜 １５ 下層配線 １６ ビアホール
Claims (6)
- 【請求項１】 半導体基板上に拡散層を形成したのち全
面に薄い第１の層間絶縁膜を形成する工程と、この第１
の層間絶縁膜をパターニングし前記拡散層に達するコン
タクトホールを形成する工程と、このコンタクトホール
の表面を含む全面にバリア層を形成したのちパターニン
グしコンタクトホール内のみに残す工程と、このコンタ
クトホール内のバリア層の表面を含む全面に厚い第２の
層間絶縁膜を形成したのちパターニングし、前記第１の
コンタクトホール内を含む第２のコンタクトホールを形
成し前記拡散層上の前記バリア層を露出させる工程と、
この第２のコンタクトホール表面を含む全面に導電体膜
を形成したのち、ＳｉＨ4 とＷＦ6 ガスとを装置内に導
入する気相成長法により全面に薄い第１のＷ膜を形成す
る工程と、Ｈ2 とＷＦ6 ガスを用いる気相成長法により
前記第１のＷ膜上に厚い第２のＷ膜を形成し前記第２の
コンタクトホールを埋める工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 ＳｉＨ4 とＷＦ6 ガスを装置内に同時に
導入する請求項１記載の半導体装置の製造方法。 - 【請求項３】 ＷＦ6 ガスを装置内に導入した後にＳｉ
Ｈ4 ガスを導入する請求項１記載の半導体装置の製造方
法。 - 【請求項４】 半導体基板上に絶縁膜を介して配線を形
成する工程と、この配線上に層間絶縁膜を形成したのち
パターニングし前記配線に接続するビアホールを形成す
る工程と、ＳｉＨ4 とＷＦ6 ガスとを装置内に導入する
気相成長法により前記ビアホール表面を含む全面に薄い
第１のＷ膜を形成する工程と、Ｈ2 とＷＦ6 ガスを用い
る気相成長法により前記第１のＷ膜上に厚い第２のＷ膜
を形成し前記ビアホールを埋める工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項５】 ＳｉＨ4 とＷＦ6 ガスを装置内に同時に
導入する請求項４記載の半導体装置の製造方法。 - 【請求項６】 ＷＦ6 ガスを装置内に導入した後にＳｉ
Ｈ4 ガスを導入する請求項４記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167903A JP2800788B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
| US08/881,100 US6048792A (en) | 1996-06-27 | 1997-06-24 | Method for manufacturing an interconnection structure in a semiconductor device |
| EP97110409A EP0817258A3 (en) | 1996-06-27 | 1997-06-25 | Method for manufacturing an interconnection structure in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167903A JP2800788B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012732A true JPH1012732A (ja) | 1998-01-16 |
| JP2800788B2 JP2800788B2 (ja) | 1998-09-21 |
Family
ID=15858197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167903A Expired - Fee Related JP2800788B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6048792A (ja) |
| EP (1) | EP0817258A3 (ja) |
| JP (1) | JP2800788B2 (ja) |
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- 1997-06-24 US US08/881,100 patent/US6048792A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11393719B2 (en) | 2018-03-26 | 2022-07-19 | Kokusai Electric Corporation | Method of manufacturing semiconductor device, substrate processing apparatus and recording medium |
| US11908737B2 (en) | 2018-03-26 | 2024-02-20 | Kokusai Electric Corporation | Method of manufacturing semiconductor device, substrate processing apparatus and recording medium |
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|---|---|
| JP2800788B2 (ja) | 1998-09-21 |
| EP0817258A3 (en) | 1998-01-21 |
| US6048792A (en) | 2000-04-11 |
| EP0817258A2 (en) | 1998-01-07 |
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