JPH07106281A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07106281A JPH07106281A JP24257193A JP24257193A JPH07106281A JP H07106281 A JPH07106281 A JP H07106281A JP 24257193 A JP24257193 A JP 24257193A JP 24257193 A JP24257193 A JP 24257193A JP H07106281 A JPH07106281 A JP H07106281A
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Abstract
(57)【要約】 （修正有）
【目的】 絶縁層下の導電体領域に通じる接続孔の空隙
をできるだけ占有しないように、絶縁層および接続孔を
覆うチタン層の厚さを均一に、かつ厚くできる半導体装
置の製造方法を提供する。 【構成】 導電体領域１３が設けられた半導体基板１１
を覆う絶縁層１４に、導電体領域へ通じる接続孔１５を
形成する第１の工程と、第１の工程の後、高温に半導体
基板を加熱した状態で上記絶縁層上および接続孔にスパ
ッタリング技術を用いて、チタン層１６を形成する第２
の工程と、第２の工程の後、窒素雰囲気中の熱処理によ
り上記チタン層上に窒化チタン膜１７を形成するのと同
時に接続孔底部にチタンシリサイド層を形成する第３の
工程と、均一タングステン気相成長法により、上記窒化
チタン膜上にタングステン層を形成する第４の工程とか
らなる。
をできるだけ占有しないように、絶縁層および接続孔を
覆うチタン層の厚さを均一に、かつ厚くできる半導体装
置の製造方法を提供する。 【構成】 導電体領域１３が設けられた半導体基板１１
を覆う絶縁層１４に、導電体領域へ通じる接続孔１５を
形成する第１の工程と、第１の工程の後、高温に半導体
基板を加熱した状態で上記絶縁層上および接続孔にスパ
ッタリング技術を用いて、チタン層１６を形成する第２
の工程と、第２の工程の後、窒素雰囲気中の熱処理によ
り上記チタン層上に窒化チタン膜１７を形成するのと同
時に接続孔底部にチタンシリサイド層を形成する第３の
工程と、均一タングステン気相成長法により、上記窒化
チタン膜上にタングステン層を形成する第４の工程とか
らなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造に関
し、特に半導体基板上の絶縁層に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線を形成する半導体の製造方法に関する。
し、特に半導体基板上の絶縁層に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線を形成する半導体の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集化に伴い半導体
基板に設けられた導電体領域と電気的接続を得るための
接続孔のアトペクト比が高くなってきた。このため、ス
パッタリング法を用いたアルミニウム主体の金属層によ
る配線では、上記接続孔内部で段切れが生じ、電気的な
接続が得られなくなってきた。このため、スパッタリン
グ法によるアルミニウム主体の金属層の代わりに、均一
タングステン気相成長法によるタングステン層による配
線が採用されるようになってきた。
基板に設けられた導電体領域と電気的接続を得るための
接続孔のアトペクト比が高くなってきた。このため、ス
パッタリング法を用いたアルミニウム主体の金属層によ
る配線では、上記接続孔内部で段切れが生じ、電気的な
接続が得られなくなってきた。このため、スパッタリン
グ法によるアルミニウム主体の金属層の代わりに、均一
タングステン気相成長法によるタングステン層による配
線が採用されるようになってきた。
【０００３】このような変化に伴い従来は、図３（ａ）
に示すように、シリコンからなる半導体基板３１の表面
に形成された素子分離領域３２、導電体領域３３上に絶
縁層３４を堆積し、リソグラフィーおよび、エッチング
技術により絶縁層３４の所望の位置に接続孔３５を形成
した。その後、図３（ｂ）のようにスパッタリング法に
より、チタン層３６を形成し（例えば特開平０３−４２
８３７）、窒素雰囲気中の熱処理により、チタン層３６
の表面に窒化チタン膜３７を形成するのと同時に接続孔
３５の底部に、チタンシリサイド層３８を形成していた
（例えば特開平０３−４０４３３）。そして、均一タン
グステン気相成長法を用い、タングステン層３９を形成
していた。
に示すように、シリコンからなる半導体基板３１の表面
に形成された素子分離領域３２、導電体領域３３上に絶
縁層３４を堆積し、リソグラフィーおよび、エッチング
技術により絶縁層３４の所望の位置に接続孔３５を形成
した。その後、図３（ｂ）のようにスパッタリング法に
より、チタン層３６を形成し（例えば特開平０３−４２
８３７）、窒素雰囲気中の熱処理により、チタン層３６
の表面に窒化チタン膜３７を形成するのと同時に接続孔
３５の底部に、チタンシリサイド層３８を形成していた
（例えば特開平０３−４０４３３）。そして、均一タン
グステン気相成長法を用い、タングステン層３９を形成
していた。
【０００４】
【発明が解決しようとする課題】この従来のスパッタリ
ング法によるチタン層形成時は、半導体基板の加熱を行
っていない。このため、接続孔の直径が０．３５μｍ以
下で、接続孔底部でのチタン層の厚みを確保するため
に、絶縁層上のチタン層の厚さを５０ｎｍ以上とする場
合には、接続後部でのチタン層のグレインが大きく凹凸
が激しい。この結果、接続孔の上部での空隙が狭くな
り、均一タングステン気相成長法を用いても、接続孔を
隙間なく埋め込むことができない。また、均一タングス
テン気相成長法における成長速度を上げるために、タン
グステン層形成時の半導体基板の温度を４５０℃に上げ
ると、接続孔の開孔部において、チタン層の薄い部分が
できているため、この部分からチタン層の剥離が生じ
る。
ング法によるチタン層形成時は、半導体基板の加熱を行
っていない。このため、接続孔の直径が０．３５μｍ以
下で、接続孔底部でのチタン層の厚みを確保するため
に、絶縁層上のチタン層の厚さを５０ｎｍ以上とする場
合には、接続後部でのチタン層のグレインが大きく凹凸
が激しい。この結果、接続孔の上部での空隙が狭くな
り、均一タングステン気相成長法を用いても、接続孔を
隙間なく埋め込むことができない。また、均一タングス
テン気相成長法における成長速度を上げるために、タン
グステン層形成時の半導体基板の温度を４５０℃に上げ
ると、接続孔の開孔部において、チタン層の薄い部分が
できているため、この部分からチタン層の剥離が生じ
る。
【０００５】本発明は上記問題点に鑑み、チタン層が均
一に形成でき、かつ接続孔の空隙をできるだけ占有しな
いようにチタン層の厚みを厚くできる半導体装置の製造
方法を提供することを目的とする。
一に形成でき、かつ接続孔の空隙をできるだけ占有しな
いようにチタン層の厚みを厚くできる半導体装置の製造
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、導電体領域へ通じる接続孔を形成する第１の工
程と、第１の工程の後、高温に半導体基板を加熱した状
態で上記絶縁層上および接続孔にスパッタリング技術を
用いて、チタン層を形成する第２の工程と、第２の工程
の後、窒素雰囲気中の熱処理により上記チタン層上に窒
化チタン膜を形成するのと同時に接続孔底部にチタンシ
リサイド層を形成する第３の工程と、 均一タングステ
ン気相成長法により、上記窒化チタン膜上にタングステ
ン層を形成する第４の工程とを有する。
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、導電体領域へ通じる接続孔を形成する第１の工
程と、第１の工程の後、高温に半導体基板を加熱した状
態で上記絶縁層上および接続孔にスパッタリング技術を
用いて、チタン層を形成する第２の工程と、第２の工程
の後、窒素雰囲気中の熱処理により上記チタン層上に窒
化チタン膜を形成するのと同時に接続孔底部にチタンシ
リサイド層を形成する第３の工程と、 均一タングステ
ン気相成長法により、上記窒化チタン膜上にタングステ
ン層を形成する第４の工程とを有する。
【０００７】
【作用】チタン層を形成する際に、半導体基板を加熱す
るので、接続孔に沿って、薄い部分のない滑らかなチタ
ン層が形成され、チタン層が厚くできる割には接続孔の
空間をあまり占有することがない。接続孔内に空間が充
分残ることにより、この空間を経て行なわれる後続の接
続工程も良好に行なわれる。
るので、接続孔に沿って、薄い部分のない滑らかなチタ
ン層が形成され、チタン層が厚くできる割には接続孔の
空間をあまり占有することがない。接続孔内に空間が充
分残ることにより、この空間を経て行なわれる後続の接
続工程も良好に行なわれる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）は、本発明の半導体装
置の製造方法の第１の実施例を示す工程図である。シリ
コンからなる半導体基板１１上に素子分離領域１２、お
よび導電体領域１３を形成した後に気相成長法により、
厚さ１μｍの絶縁層１４を形成し、リソグラフィーおよ
びエッチング技術により導電体領域１３に通じる位置
に、直径０．３５μｍの接続孔１５を形成する（図１
（ａ））。
て説明する。図１（ａ）〜（ｃ）は、本発明の半導体装
置の製造方法の第１の実施例を示す工程図である。シリ
コンからなる半導体基板１１上に素子分離領域１２、お
よび導電体領域１３を形成した後に気相成長法により、
厚さ１μｍの絶縁層１４を形成し、リソグラフィーおよ
びエッチング技術により導電体領域１３に通じる位置
に、直径０．３５μｍの接続孔１５を形成する（図１
（ａ））。
【０００９】その後、半導体基板を３５０℃〜４５０℃
に保った状態で、スパッタリング法により、絶縁層１４
上に厚さが０．１５μｍのチタン層１６を形成する。こ
のように高温でチタン層１６を形成することにより、接
続孔１５でのチタン層の表面はスムーズで、開口部での
空隙が広くなる。ここで温度を上記のように限定したの
は、この温度より低いと表面があらくなり、この温度よ
りも高いと制御しにくいシリサイド化反応が生じてしま
うからである。また、接続孔１５の開口部が小さくなる
にもかかわらず、チタン層厚を０．１５μｍと厚くする
のは、接続孔底部でのチタン層厚を確保するためであ
る。次に窒素雰囲気中における７００℃、３０秒のラン
プアニールにより、チタン層１６上に窒化チタン膜１７
を形成する（図１（ｂ））。
に保った状態で、スパッタリング法により、絶縁層１４
上に厚さが０．１５μｍのチタン層１６を形成する。こ
のように高温でチタン層１６を形成することにより、接
続孔１５でのチタン層の表面はスムーズで、開口部での
空隙が広くなる。ここで温度を上記のように限定したの
は、この温度より低いと表面があらくなり、この温度よ
りも高いと制御しにくいシリサイド化反応が生じてしま
うからである。また、接続孔１５の開口部が小さくなる
にもかかわらず、チタン層厚を０．１５μｍと厚くする
のは、接続孔底部でのチタン層厚を確保するためであ
る。次に窒素雰囲気中における７００℃、３０秒のラン
プアニールにより、チタン層１６上に窒化チタン膜１７
を形成する（図１（ｂ））。
【００１０】チタン層１６上に窒化チタン膜１７を形成
するのと同時に、接続孔１５の底部にチタンシリサイド
層１８を形成する。その後、均一タングステン気相成長
法によりタングステン層１９を形成する（図１
（ｃ））。接続孔１５の上部での空隙が広いために、接
続孔を完全にタングステン層で埋め込むことができる。
また、接続孔の開孔部において、チタン層の薄い部分が
ないため、４５０℃でタングステン層形成を行ってもチ
タン層の剥離が生じない。
するのと同時に、接続孔１５の底部にチタンシリサイド
層１８を形成する。その後、均一タングステン気相成長
法によりタングステン層１９を形成する（図１
（ｃ））。接続孔１５の上部での空隙が広いために、接
続孔を完全にタングステン層で埋め込むことができる。
また、接続孔の開孔部において、チタン層の薄い部分が
ないため、４５０℃でタングステン層形成を行ってもチ
タン層の剥離が生じない。
【００１１】次に、本発明の第２の実施例について図２
（ａ）〜（ｃ）の工程図を参照して説明する。シリコン
からなる半導体基板２１上に素子分離領域２２、および
導電体領域２３を形成した後、気相成長法により厚さ１
μｍの絶縁層２４を形成し、リソグラフィーおよびエッ
チング技術により所望の位置に直径０．３５μｍの接続
孔２５を形成する（図２（ａ））。
（ａ）〜（ｃ）の工程図を参照して説明する。シリコン
からなる半導体基板２１上に素子分離領域２２、および
導電体領域２３を形成した後、気相成長法により厚さ１
μｍの絶縁層２４を形成し、リソグラフィーおよびエッ
チング技術により所望の位置に直径０．３５μｍの接続
孔２５を形成する（図２（ａ））。
【００１２】その後、半導体基板を３５０℃〜４５０℃
に保った状態で、絶縁層２４上に厚さが０．１μｍのチ
タン層２６を形成する。高温でチタン層２６を形成した
ので接続孔２５でのチタン層の表面がスムーズであり、
開口部での空隙が広くなるように形成される。ここで温
度を限定したのは、３５０℃よりも温度が低いと表面が
あらくなり、この温度より高いと制御が困難なシリサイ
ド化反応が生じてしまうからである。また、接続孔２５
の開口部が小さくなるにもかかわらず、チタン層厚を
０．１μｍと厚くするのは、接続孔底部でのチタン層の
厚さを充分に確保するためである。そしてスパッタリン
グ技術を用いてチタン層２６上に５０ｎｍの窒化チタン
膜２７を形成する。次に窒素雰囲気中における７００
℃、３０秒のランプアニールにより、接続孔２５の底部
にチタンシリサイド層２８を形成する（図２（ｂ））。
に保った状態で、絶縁層２４上に厚さが０．１μｍのチ
タン層２６を形成する。高温でチタン層２６を形成した
ので接続孔２５でのチタン層の表面がスムーズであり、
開口部での空隙が広くなるように形成される。ここで温
度を限定したのは、３５０℃よりも温度が低いと表面が
あらくなり、この温度より高いと制御が困難なシリサイ
ド化反応が生じてしまうからである。また、接続孔２５
の開口部が小さくなるにもかかわらず、チタン層厚を
０．１μｍと厚くするのは、接続孔底部でのチタン層の
厚さを充分に確保するためである。そしてスパッタリン
グ技術を用いてチタン層２６上に５０ｎｍの窒化チタン
膜２７を形成する。次に窒素雰囲気中における７００
℃、３０秒のランプアニールにより、接続孔２５の底部
にチタンシリサイド層２８を形成する（図２（ｂ））。
【００１３】さらに、均一タングステン気相成長法によ
り接続孔２５中にタングステン層２９を形成する。接続
孔２５の上部での空隙が広いために、完全にタングステ
ン層で埋め込むことができる（図２（ｃ））。
り接続孔２５中にタングステン層２９を形成する。接続
孔２５の上部での空隙が広いために、完全にタングステ
ン層で埋め込むことができる（図２（ｃ））。
【００１４】
【発明の効果】以上説明したように本発明は、半導体基
板を高温（３５０℃〜４５０℃）に保って、スパッタリ
ング法によりチタン層を形成したので、直径０．３５μ
ｍの接続孔に対して、接続孔底部でのチタン層の厚みを
確保するために絶縁層上で５０ｎｍ以上のチタン層を形
成しても、接続孔の上部での空隙を広くとれ、接続孔の
開孔部においてもチタン層の薄い部分が生じない。この
ため、均一タングステン気相成長法を用いてタングステ
ン層を隙間なく、接続孔に埋め込むことができ、また４
５０℃でタングステン層形成を行っても、チタン層の剥
離が生じないという効果がある。また、窒化チタン膜を
スパッタリング法により形成した場合も、同様の効果が
得られる。
板を高温（３５０℃〜４５０℃）に保って、スパッタリ
ング法によりチタン層を形成したので、直径０．３５μ
ｍの接続孔に対して、接続孔底部でのチタン層の厚みを
確保するために絶縁層上で５０ｎｍ以上のチタン層を形
成しても、接続孔の上部での空隙を広くとれ、接続孔の
開孔部においてもチタン層の薄い部分が生じない。この
ため、均一タングステン気相成長法を用いてタングステ
ン層を隙間なく、接続孔に埋め込むことができ、また４
５０℃でタングステン層形成を行っても、チタン層の剥
離が生じないという効果がある。また、窒化チタン膜を
スパッタリング法により形成した場合も、同様の効果が
得られる。
【図１】（ａ）〜（ｃ）は、本発明の半導体装置の製造
方法の第１の実施例を示す工程図である。
方法の第１の実施例を示す工程図である。
【図２】（ａ）〜（ｃ）は、本発明の半導体装置の製造
方法の第２の実施例を示す工程図である。
方法の第２の実施例を示す工程図である。
【図３】従来例を示す工程図である。
１１，２１，３１ 半導体基板 １２，２２，３２ 素子分離領域 １３，２３，３３ 導電体領域 １４，２４，３４ 絶縁層 １５，２５，３５ 接続孔 １６，２６，３６ チタン層 １７，２７，３７ 窒化チタン膜 １８，２８，３８ チタンシリサイド層 １９，２９，３９ タングステン層
Claims (6)
- 【請求項１】 半導体装置の製造方法において、 導電体領域が設けられた半導体基板を覆う絶縁層に、導
電体領域へ通じる接続孔を形成する第１の工程と、 第１の工程の後、高温に半導体基板を加熱した状態で上
記絶縁層上および接続孔にスパッタリング技術を用い
て、チタン層を形成する第２の工程と、 第２の工程の後、窒素雰囲気中の熱処理により上記チタ
ン層上に窒化チタン膜を形成するのと同時に接続孔底部
にチタンシリサイド層を形成する第３の工程と、 均一
タングステン気相成長法により、上記窒化チタン膜上に
タングステン層を形成する第４の工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 第２の工程のチタン層の形成時において
加熱された半導体基板の温度が３５０℃〜４５０℃であ
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 形成されたチタン層の厚さが５０ｎｍ以
上である請求項１または２記載の半導体装置の製造方
法。 - 【請求項４】 半導体装置の製造方法において、 導電体領域が設けられた半導体基板を覆う絶縁層に、導
電体領域へ通じる接続孔を形成する第１の工程と、 第１の工程の後、高温に半導体基板を加熱した状態で上
記絶縁層上および接続孔にスパッタリング技術を用いて
チタン層を形成する第２の工程と、 第２の工程の後、上記チタン層上にスパッタリング技術
による窒化チタン膜を形成する第３の工程と、 第３の工程の後、窒素雰囲気中の熱処理工程と均一タン
グステン気相成長法により、上記窒化チタン膜上にタン
グステン層を形成する第４の工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 第２の工程のチタン層の形成時において
加熱された半導体基板の温度が３５０℃〜４５０℃であ
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 形成されたチタン層の厚さが５０ｎｍ以
上である請求項４または５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242571A JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242571A JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106281A true JPH07106281A (ja) | 1995-04-21 |
| JP2806757B2 JP2806757B2 (ja) | 1998-09-30 |
Family
ID=17091057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242571A Expired - Lifetime JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806757B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2314681A (en) * | 1996-06-27 | 1998-01-07 | Nec Corp | Method of forming an interconnection through a contact hole in an insulation layer. |
| WO2009096095A1 (ja) * | 2008-01-30 | 2009-08-06 | Tokyo Electron Limited | 薄膜の形成方法、プラズマ成膜装置及び記憶媒体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267212A (ja) * | 1992-03-19 | 1993-10-15 | Sony Corp | シリサイド形成方法 |
| JPH0620994A (ja) * | 1992-02-28 | 1994-01-28 | Sony Corp | 配線形成方法 |
-
1993
- 1993-09-29 JP JP5242571A patent/JP2806757B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620994A (ja) * | 1992-02-28 | 1994-01-28 | Sony Corp | 配線形成方法 |
| JPH05267212A (ja) * | 1992-03-19 | 1993-10-15 | Sony Corp | シリサイド形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2314681A (en) * | 1996-06-27 | 1998-01-07 | Nec Corp | Method of forming an interconnection through a contact hole in an insulation layer. |
| JPH1012729A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置の製造方法 |
| US5985756A (en) * | 1996-06-27 | 1999-11-16 | Nec Corporation | Method of forming an interconnection in a contact hole in an insulation layer over a silicon substrate |
| GB2314681B (en) * | 1996-06-27 | 2000-04-05 | Nec Corp | Method of forming an interconnection in a contact hole in an insulation layer over a silicon substrate |
| WO2009096095A1 (ja) * | 2008-01-30 | 2009-08-06 | Tokyo Electron Limited | 薄膜の形成方法、プラズマ成膜装置及び記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806757B2 (ja) | 1998-09-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |