JP2806757B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2806757B2 JP2806757B2 JP5242571A JP24257193A JP2806757B2 JP 2806757 B2 JP2806757 B2 JP 2806757B2 JP 5242571 A JP5242571 A JP 5242571A JP 24257193 A JP24257193 A JP 24257193A JP 2806757 B2 JP2806757 B2 JP 2806757B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造に関
し、特に半導体基板上の絶縁層に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線を形成する半導体の製造方法に関する。
し、特に半導体基板上の絶縁層に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線を形成する半導体の製造方法に関する。
【0002】
【従来の技術】近年、半導体装置の高集化に伴い半導体
基板に設けられた導電体領域と電気的接続を得るための
接続孔のアトペクト比が高くなってきた。このため、ス
パッタリング法を用いたアルミニウム主体の金属層によ
る配線では、上記接続孔内部で段切れが生じ、電気的な
接続が得られなくなってきた。このため、スパッタリン
グ法によるアルミニウム主体の金属層の代わりに、均一
タングステン気相成長法によるタングステン層による配
線が採用されるようになってきた。
基板に設けられた導電体領域と電気的接続を得るための
接続孔のアトペクト比が高くなってきた。このため、ス
パッタリング法を用いたアルミニウム主体の金属層によ
る配線では、上記接続孔内部で段切れが生じ、電気的な
接続が得られなくなってきた。このため、スパッタリン
グ法によるアルミニウム主体の金属層の代わりに、均一
タングステン気相成長法によるタングステン層による配
線が採用されるようになってきた。
【0003】このような変化に伴い従来は、図3(a)
に示すように、シリコンからなる半導体基板31の表面
に形成された素子分離領域32、導電体領域33上に絶
縁層34を堆積し、リソグラフィーおよび、エッチング
技術により絶縁層34の所望の位置に接続孔35を形成
した。その後、図3(b)のようにスパッタリング法に
より、チタン層36を形成し(例えば特開平03−42
837)、窒素雰囲気中の熱処理により、チタン層36
の表面に窒化チタン膜37を形成するのと同時に接続孔
35の底部に、チタンシリサイド層38を形成していた
(例えば特開平03−40433)。そして、均一タン
グステン気相成長法を用い、タングステン層39を形成
していた。
に示すように、シリコンからなる半導体基板31の表面
に形成された素子分離領域32、導電体領域33上に絶
縁層34を堆積し、リソグラフィーおよび、エッチング
技術により絶縁層34の所望の位置に接続孔35を形成
した。その後、図3(b)のようにスパッタリング法に
より、チタン層36を形成し(例えば特開平03−42
837)、窒素雰囲気中の熱処理により、チタン層36
の表面に窒化チタン膜37を形成するのと同時に接続孔
35の底部に、チタンシリサイド層38を形成していた
(例えば特開平03−40433)。そして、均一タン
グステン気相成長法を用い、タングステン層39を形成
していた。
【0004】
【発明が解決しようとする課題】この従来のスパッタリ
ング法によるチタン層形成時は、半導体基板の加熱を行
っていない。このため、接続孔の直径が0.35μm以
下で、接続孔底部でのチタン層の厚みを確保するため
に、絶縁層上のチタン層の厚さを50nm以上とする場
合には、接続後部でのチタン層のグレインが大きく凹凸
が激しい。この結果、接続孔の上部での空隙が狭くな
り、均一タングステン気相成長法を用いても、接続孔を
隙間なく埋め込むことができない。また、均一タングス
テン気相成長法における成長速度を上げるために、タン
グステン層形成時の半導体基板の温度を450℃に上げ
ると、接続孔の開孔部において、チタン層の薄い部分が
できているため、この部分からチタン層の剥離が生じ
る。
ング法によるチタン層形成時は、半導体基板の加熱を行
っていない。このため、接続孔の直径が0.35μm以
下で、接続孔底部でのチタン層の厚みを確保するため
に、絶縁層上のチタン層の厚さを50nm以上とする場
合には、接続後部でのチタン層のグレインが大きく凹凸
が激しい。この結果、接続孔の上部での空隙が狭くな
り、均一タングステン気相成長法を用いても、接続孔を
隙間なく埋め込むことができない。また、均一タングス
テン気相成長法における成長速度を上げるために、タン
グステン層形成時の半導体基板の温度を450℃に上げ
ると、接続孔の開孔部において、チタン層の薄い部分が
できているため、この部分からチタン層の剥離が生じ
る。
【0005】本発明は上記問題点に鑑み、チタン層が均
一に形成でき、かつ接続孔の空隙をできるだけ占有しな
いようにチタン層の厚みを厚くできる半導体装置の製造
方法を提供することを目的とする。
一に形成でき、かつ接続孔の空隙をできるだけ占有しな
いようにチタン層の厚みを厚くできる半導体装置の製造
方法を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、前記導電体領域へ通じる接続孔を形成する第1
の工程と、前記絶縁層上および前記導電体領域が露出し
た前記接続孔に、前記半導体基板温度が350℃〜45
0℃の状態で、チタン層をスパッタ法により形成する第
2の工程と、前記チタン層を窒素雰囲気中で熱処理する
ことにより窒化チタン膜を形成する第3の工程と、前記
窒化チタン膜が形成された前記接続孔を導電体で埋める
第4の工程とを有する。また、本発明の半導体装置の製
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、前記導電体領域へ通じる接続孔を形成する第1
の工程と、前記絶縁層上および前記導電体領域が露出し
た前記接続孔に、前記半導体基板温度が350℃〜45
0℃の状態で、チタン層をスパッタ法により形成する第
2の工程と、前記チタン層上に窒化チタン膜を形成する
第3の工程と、前記窒化チタン膜が形成された前記接続
孔を導電体で埋める第4の工程とを有する。
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、前記導電体領域へ通じる接続孔を形成する第1
の工程と、前記絶縁層上および前記導電体領域が露出し
た前記接続孔に、前記半導体基板温度が350℃〜45
0℃の状態で、チタン層をスパッタ法により形成する第
2の工程と、前記チタン層を窒素雰囲気中で熱処理する
ことにより窒化チタン膜を形成する第3の工程と、前記
窒化チタン膜が形成された前記接続孔を導電体で埋める
第4の工程とを有する。また、本発明の半導体装置の製
造方法は、導電体領域が設けられた半導体基板を覆う絶
縁層に、前記導電体領域へ通じる接続孔を形成する第1
の工程と、前記絶縁層上および前記導電体領域が露出し
た前記接続孔に、前記半導体基板温度が350℃〜45
0℃の状態で、チタン層をスパッタ法により形成する第
2の工程と、前記チタン層上に窒化チタン膜を形成する
第3の工程と、前記窒化チタン膜が形成された前記接続
孔を導電体で埋める第4の工程とを有する。
【0007】
【作用】チタン層を形成する際に、チタン層の表面が平
滑となる温度でチタンをスパッタするので、接続孔に沿
って、薄い部分のない滑らかなチタン層が形成され、チ
タン層が厚くできる割には接続孔の空間をあまり占有す
ることがない。接続孔内に空間が充分残ることにより、
この空間を経て行なわれる後続の接続工程も良好に行な
われる。
滑となる温度でチタンをスパッタするので、接続孔に沿
って、薄い部分のない滑らかなチタン層が形成され、チ
タン層が厚くできる割には接続孔の空間をあまり占有す
ることがない。接続孔内に空間が充分残ることにより、
この空間を経て行なわれる後続の接続工程も良好に行な
われる。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1(a)〜(c)は、本発明の半導体装
置の製造方法の第1の実施例を示す工程図である。シリ
コンからなる半導体基板11上に素子分離領域12、お
よび導電体領域13を形成した後に気相成長法により、
厚さ1μmの絶縁層14を形成し、リソグラフィーおよ
びエッチング技術により導電体領域13に通じる位置
に、直径0.35μmの接続孔15を形成する(図1
(a))。
て説明する。図1(a)〜(c)は、本発明の半導体装
置の製造方法の第1の実施例を示す工程図である。シリ
コンからなる半導体基板11上に素子分離領域12、お
よび導電体領域13を形成した後に気相成長法により、
厚さ1μmの絶縁層14を形成し、リソグラフィーおよ
びエッチング技術により導電体領域13に通じる位置
に、直径0.35μmの接続孔15を形成する(図1
(a))。
【0009】その後、半導体基板を350℃〜450℃
に保った状態で、スパッタリング法により、絶縁層14
上に厚さが0.15μmのチタン層16を形成する。こ
のように高温でチタン層16を形成することにより、接
続孔15でのチタン層の表面はスムーズで、開口部での
空隙が広くなる。ここで温度を上記のように限定したの
は、この温度より低いと表面があらくなり、この温度よ
りも高いと制御しにくいシリサイド化反応が生じてしま
うからである。また、接続孔15の開口部が小さくなる
にもかかわらず、チタン層厚を0.15μmと厚くする
のは、接続孔底部でのチタン層厚を確保するためであ
る。次に窒素雰囲気中における700℃、30秒のラン
プアニールにより、チタン層16上に窒化チタン膜17
を形成する(図1(b))。
に保った状態で、スパッタリング法により、絶縁層14
上に厚さが0.15μmのチタン層16を形成する。こ
のように高温でチタン層16を形成することにより、接
続孔15でのチタン層の表面はスムーズで、開口部での
空隙が広くなる。ここで温度を上記のように限定したの
は、この温度より低いと表面があらくなり、この温度よ
りも高いと制御しにくいシリサイド化反応が生じてしま
うからである。また、接続孔15の開口部が小さくなる
にもかかわらず、チタン層厚を0.15μmと厚くする
のは、接続孔底部でのチタン層厚を確保するためであ
る。次に窒素雰囲気中における700℃、30秒のラン
プアニールにより、チタン層16上に窒化チタン膜17
を形成する(図1(b))。
【0010】チタン層16上に窒化チタン膜17を形成
するのと同時に、接続孔15の底部にチタンシリサイド
層18を形成する。その後、均一タングステン気相成長
法によりタングステン層19を形成する(図1
(c))。接続孔15の上部での空隙が広いために、接
続孔を完全にタングステン層で埋め込むことができる。
また、接続孔の開孔部において、チタン層の薄い部分が
ないため、450℃でタングステン層形成を行ってもチ
タン層の剥離が生じない。
するのと同時に、接続孔15の底部にチタンシリサイド
層18を形成する。その後、均一タングステン気相成長
法によりタングステン層19を形成する(図1
(c))。接続孔15の上部での空隙が広いために、接
続孔を完全にタングステン層で埋め込むことができる。
また、接続孔の開孔部において、チタン層の薄い部分が
ないため、450℃でタングステン層形成を行ってもチ
タン層の剥離が生じない。
【0011】次に、本発明の第2の実施例について図2
(a)〜(c)の工程図を参照して説明する。シリコン
からなる半導体基板21上に素子分離領域22、および
導電体領域23を形成した後、気相成長法により厚さ1
μmの絶縁層24を形成し、リソグラフィーおよびエッ
チング技術により所望の位置に直径0.35μmの接続
孔25を形成する(図2(a))。
(a)〜(c)の工程図を参照して説明する。シリコン
からなる半導体基板21上に素子分離領域22、および
導電体領域23を形成した後、気相成長法により厚さ1
μmの絶縁層24を形成し、リソグラフィーおよびエッ
チング技術により所望の位置に直径0.35μmの接続
孔25を形成する(図2(a))。
【0012】その後、半導体基板を350℃〜450℃
に保った状態で、絶縁層24上に厚さが0.1μmのチ
タン層26を形成する。高温でチタン層26を形成した
ので接続孔25でのチタン層の表面がスムーズであり、
開口部での空隙が広くなるように形成される。ここで温
度を限定したのは、350℃よりも温度が低いと表面が
あらくなり、この温度より高いと制御が困難なシリサイ
ド化反応が生じてしまうからである。また、接続孔25
の開口部が小さくなるにもかかわらず、チタン層厚を
0.1μmと厚くするのは、接続孔底部でのチタン層の
厚さを充分に確保するためである。そしてスパッタリン
グ技術を用いてチタン層26上に50nmの窒化チタン
膜27を形成する。次に窒素雰囲気中における700
℃、30秒のランプアニールにより、接続孔25の底部
にチタンシリサイド層28を形成する(図2(b))。
に保った状態で、絶縁層24上に厚さが0.1μmのチ
タン層26を形成する。高温でチタン層26を形成した
ので接続孔25でのチタン層の表面がスムーズであり、
開口部での空隙が広くなるように形成される。ここで温
度を限定したのは、350℃よりも温度が低いと表面が
あらくなり、この温度より高いと制御が困難なシリサイ
ド化反応が生じてしまうからである。また、接続孔25
の開口部が小さくなるにもかかわらず、チタン層厚を
0.1μmと厚くするのは、接続孔底部でのチタン層の
厚さを充分に確保するためである。そしてスパッタリン
グ技術を用いてチタン層26上に50nmの窒化チタン
膜27を形成する。次に窒素雰囲気中における700
℃、30秒のランプアニールにより、接続孔25の底部
にチタンシリサイド層28を形成する(図2(b))。
【0013】さらに、均一タングステン気相成長法によ
り接続孔25中にタングステン層29を形成する。接続
孔25の上部での空隙が広いために、完全にタングステ
ン層で埋め込むことができる(図2(c))。
り接続孔25中にタングステン層29を形成する。接続
孔25の上部での空隙が広いために、完全にタングステ
ン層で埋め込むことができる(図2(c))。
【0014】
【発明の効果】以上説明したように本発明は、チタン層
を、層表面が平滑となる温度(350℃〜450℃)に
保って、スパッタリング法により形成したので、直径
0.35μmの接続孔に対して、接続孔底部でのチタン
層の厚みを確保するために絶縁層上で50nm以上のチ
タン層を形成しても、接続孔の上部での空隙を広くと
れ、接続孔の開孔部においてもチタン層の薄い部分が生
じない。このため、均一タングステン気相成長法を用い
てタングステン層を隙間なく、接続孔に埋め込むことが
でき、また450℃でタングステン層形成を行っても、
チタン層の剥離が生じないという効果がある。また、窒
化チタン膜をスパッタリング法により形成した場合も、
同様の効果が得られる。
を、層表面が平滑となる温度(350℃〜450℃)に
保って、スパッタリング法により形成したので、直径
0.35μmの接続孔に対して、接続孔底部でのチタン
層の厚みを確保するために絶縁層上で50nm以上のチ
タン層を形成しても、接続孔の上部での空隙を広くと
れ、接続孔の開孔部においてもチタン層の薄い部分が生
じない。このため、均一タングステン気相成長法を用い
てタングステン層を隙間なく、接続孔に埋め込むことが
でき、また450℃でタングステン層形成を行っても、
チタン層の剥離が生じないという効果がある。また、窒
化チタン膜をスパッタリング法により形成した場合も、
同様の効果が得られる。
【図1】(a)〜(c)は、本発明の半導体装置の製造
方法の第1の実施例を示す工程図である。
方法の第1の実施例を示す工程図である。
【図2】(a)〜(c)は、本発明の半導体装置の製造
方法の第2の実施例を示す工程図である。
方法の第2の実施例を示す工程図である。
【図3】従来例を示す工程図である。
11,21,31 半導体基板 12,22,32 素子分離領域 13,23,33 導電体領域 14,24,34 絶縁層 15,25,35 接続孔 16,26,36 チタン層 17,27,37 窒化チタン膜 18,28,38 チタンシリサイド層 19,29,39 タングステン層
Claims (5)
- 【請求項1】 半導体装置の製造方法において、 導電体領域が設けられた半導体基板を覆う絶縁層に、前
記導電体領域へ通じる接続孔を形成する第1の工程と、 前記絶縁層上および前記導電体領域が露出した前記接続
孔に、前記半導体基板温度が350℃〜450℃の状態
で、チタン層をスパッタ法により形成する第2の工程
と、前記チタン層を窒素雰囲気中で熱処理することにより 窒
化チタン膜を形成する第3の工程と、 前記窒化チタン膜が形成された前記接続孔を導電体で埋
める第4の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項2】 半導体装置の製造方法において、 導電体領域が設けられた半導体基板を覆う絶縁層に、前
記導電体領域へ通じる接続孔を形成する第1の工程と、 前記絶縁層上および前記導電体領域が露出した前記接続
孔に、前記半導体基板温度が350℃〜450℃の状態
で、チタン層をスパッタ法により形成する第2の工程
と、 前記チタン層上に窒化チタン膜を形成する第3の工程
と、 前記窒化チタン膜が形成された前記接続孔を導電体で埋
める第4の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項3】 前記第3の工程で前記チタン層上にスパ
ッタ法により前記窒化チタン膜を形成する請求項2記載
の半導体装置の製造方法。 - 【請求項4】 前記第2の工程で前記絶縁層上に形成さ
れた前記チタン層の厚さが50nm以上である請求項
1、2または3のいずれかに記載の半導体装置の製造方
法。 - 【請求項5】 前記第4の工程の前記導電体がタングス
テンからなる請求項1、2、3または4のいずれかに記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242571A JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242571A JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07106281A JPH07106281A (ja) | 1995-04-21 |
JP2806757B2 true JP2806757B2 (ja) | 1998-09-30 |
Family
ID=17091057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5242571A Expired - Lifetime JP2806757B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2806757B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012729A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置の製造方法 |
JP2009182140A (ja) * | 2008-01-30 | 2009-08-13 | Tokyo Electron Ltd | 薄膜の形成方法、プラズマ成膜装置及び記憶媒体 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3240678B2 (ja) * | 1992-02-28 | 2001-12-17 | ソニー株式会社 | 配線形成方法 |
JPH05267212A (ja) * | 1992-03-19 | 1993-10-15 | Sony Corp | シリサイド形成方法 |
-
1993
- 1993-09-29 JP JP5242571A patent/JP2806757B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07106281A (ja) | 1995-04-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |