KR19990003485A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 금속배선 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
DLM 프로세스에서 제 1 금속층과 제 2 금속층 간의 통전을 위한 연결문제 및 제 2 금속층으로 사용되는 구리박막이 쉽게 산화되는 문제를 해결하기 위함.
3. 발명의 해결방법의 요지
제 2 금속층인 구리박막을 제 1 장벽물질 및 제 2 장벽물질로 감싸주므로써 제 1 금속층과 제 2 금속층 간의 콘택트를 가능하게 하고 구리박막의 산화를 방지할 수 있음.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 금속 배선 형성시에는 배선의 오픈이나 쇼트 등의 발생에 유의야 하며, 이를 방지하기 위해 콘택트 특성, 절연막 특성 등을 고려해야 한다. 현재에는 반도체 재료로써 알루미늄(Al) 합금을 사용하고 있다. 그러나 Al 합금은 융점이 낮고 비저항이 높아 ULSI급 반도체 소자에서는 적용이 어렵게 되었다. 이에 따라 대체 재료가 필요하게 되었고 그러한 재료 중의 하나가 구리박막이다. 그러나 구리박막은 패턴 형성시 전면을 감싸주지 않으면 후속 열처리 공정시 쉽게 산화되는 특성이 있고, 구리원자는 원자반경이 작기 때문에 절연막인 실리콘 산화막 내부로 확산되어 절연막의 특성을 악화시켰다. 또한 소자의 전기적 특성에 나쁜 영향을 주며 자체 보호막 역할을 하지 못하는 단점이 있다. 그러나 구리에 대한 공정상의 연구가 충분히 진행되지 않은 상태이므로 제 1 금속층인 알루미늄과 제 2 금속층인 구리 간의 통전을 위한 콘택트 제조 방법에는 아직 많은 문제가 남아 있다.
따라서 본 발명은 DLM(Double Layer Metal) 프로세스에서, 제 2 금속층인 구리박막을 제 1 장벽물질 및 제 2 장벽물질로 감싸주므로써 제 1 금속층과 제 2 금속층 간의 콘택트를 가능하게 하고 구리박막의 산화를 방지하여 절연막의 특성을 향상시켜 소자의 신뢰성을 개선할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상부에 제 1 금속층인 알루미늄 박막을 형성하는 단계와, 상기 제 1 금속층 상부에 절연막을 증착하는 단계와, 상기 절연막의 선택된 영역을 식각하는 단계와, 상기 절연막의 선택된 영역을 식각한 후 전체 구조 상부에 제 1 장벽물질을 증착하는 단계와, 상기 제 1 장벽물질이 증착된 전체 구조 상부에 제 2 금속층인 구리박막을 형성하는 단계와, 상기 단계로부터 절연막이 노출되도록 제 2 금속층 및 제 1 장벽물질을 식각 하는 단계와, 전체 구조 상부에 제 2 장벽물질을 증착하는 단계와, 상기 제 2 장벽물질의 선택된 영역에 대하여 식각 공정을 실시하므로써 제 2 금속층을 감싸주는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 방법을 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 실리콘 산화막
3 : 제 1 금속층 4 : 절연막
5 : 제 1 장벽물질 6 : 제 2 금속층
7 : 제 2 장벽물질
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 방법을 순서적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 반도체 기판(1)을 산화하여 형성된 실리콘 산화막(2) 상부에 제 1 금속층(3)인 알루미늄 박막을 형성한다. 이후 제 1 금속층(3) 상부에 절연막(4)을 증착한 후 절연막(4)의 선택된 영역을 식각한다. 이때 절연막(4)으로는 SOG, PEOXIDE, TEOS 또는 BPSG 중 어느 하나의 물질이 사용될 수 있다.
도 1(b)는 절연막의 선택된 영역을 식각한 후 전체 구조 상부에 제 1 장벽물질(5)을 증착한 후의 소자의 단면도이다. 이때 제 1 장벽물질(5)은 티타늄 나이트라이드(TiN)와 같이 금속층의 단선 등을 막고 평탄한 금속 박막의 형성을 위해 스텝 커버리지가 우수한 물질을 사용한다.
도 1 (c)는 제 1 장벽물질(5)이 증착된 전체 구조 상부에 제 2 금속층(6)인 구리박막을 형성시킨 후의 소자의 단면도이다. 이때 제 2 금속층(6)은 화학기상증착법(CVD)을 이용하여 증착할 수 있다.
도 1(d)에 도시된 바와 같이, 제 2 금속층(6)이 형성된 전체 구조 상부에 전면식각 공정을 실시하여 제 2 금속층(6) 및 제 1 장벽물질(5)을 제거하므로써 절연막이(4) 노출되도록 한다. 이때 식각 방법으로는 플라즈마 에치 백(etch back) 공정 및 화학적 기계 연마(CMP) 공정 중 어느 하나의 공정을 이용하여 실시한다. 이에 따라 절연막(4)이 노출되고 콘택 내부에만 제 2 금속층(6)이 남아 있게 된다.
도 1(e)에 도시된 바와 같이, 제 2 금속층(6)인 구리박막의 표면 산화 방지를 위해 전체 구조 상부에 제 2 장벽물질(7)을 증착한다. 이후 제 2 장벽물질(7)의 선택된 영역에 대하여 CMP 또는 플라즈마 식각 공정을 실시하므로써 제 2 금속층(6)인 구리박막의 전면을 감싸주게 된다. 이에 따라 제 1 금속층(3)인 알루미늄막과 제 2 금속층(6)인 구리박막 간의 통전과 구리박막의 산화를 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면 제 1 금속층과 제 2 금속층 간의 콘택트가 가능가게 되어 소자의 신뢰성을 개선할 수 있고 구리박막의 산화를 방지하여 금속 배선막의 전기적 특성을 개선할 수 있다. 또한 제 2 금속층인 구리박막의 구리원자가 절연막으로 확산되는 것을 방지할 수 있어 절연막의 특성을 향상시킬 수 있으며 DLM 공정을 갖는 ULSI 급 반도체 소자에 적용이 가능한 탁월한 효과가 있다.
Claims (6)
- 반도체 기판 상부에 제 1 금속층을 형성하는 단계와, 상기 제 1 금속층 상부에 절연막을 증착하는 단계와, 상기 절연막의 선택된 영역을 식각하는 단계와, 상기 절연막의 선택된 영역을 식각한 후 전체 구조 상부에 제 1 장벽물질을 증착하는 단계와, 상기 제 1 장벽물질이 증착된 전체 구조 상부에 제 2 금속층인 구리박막을 형성하는 단계와, 상기 단계로부터 절연막이 노출되도록 제 2 금속층 및 제 1 장벽물질을 식각 하는 단계와, 전체 구조 상부에 제 2 장벽물질을 증착하는 단계와, 상기 제 2 장벽물질의 선택된 영역에 대하여 식각 공정을 실시하므로써 제 2 금속층을 감싸주는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 금속층은 알루미늄인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 절연막으로는 SOG, PEOXIDE, TEOS 및 BPSG 중 어느 하나의 물질이 사용되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 금속층은 화학기상증착법을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 금속층의 식각공정은 플라즈마 에치 백 공정 및 화학적 기계 연마 공정 중 어느 하나의 공정을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 장벽물질의 제거는 화학적 기계 연막 및 플라즈마 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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| KR1019970027366A KR19990003485A (ko) | 1997-06-25 | 1997-06-25 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
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| KR (1) | KR19990003485A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049027A (ko) * | 2001-12-13 | 2003-06-25 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100462762B1 (ko) * | 2002-06-18 | 2004-12-20 | 동부전자 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120219A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | 金属配線の形成方法 |
| JPH06275612A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 集積回路装置の製造方法 |
| JPH0974095A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR0169283B1 (ko) * | 1993-10-29 | 1999-02-01 | 사토 후미오 | 반도체장치 및 그 제조방법 |
-
1997
- 1997-06-25 KR KR1019970027366A patent/KR19990003485A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120219A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | 金属配線の形成方法 |
| JPH06275612A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 集積回路装置の製造方法 |
| KR0169283B1 (ko) * | 1993-10-29 | 1999-02-01 | 사토 후미오 | 반도체장치 및 그 제조방법 |
| JPH0974095A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049027A (ko) * | 2001-12-13 | 2003-06-25 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100462762B1 (ko) * | 2002-06-18 | 2004-12-20 | 동부전자 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
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