KR100250727B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

절연막 특성의 개선을 위해 장벽 물질을 사용함에 따라 구리 금속의부피 분율이 감소하고 배선 비저항이 증가하여 RC 시간지연이 발생하는 문제점을 해결하기 위함.

3. 발명의 해결방법의 요지

절연막 표면을 장벽 특성이 있는 질화막으로 변화시키므로써 구리박막의 산화를 방지하고 절연막 특성을 유지할 수 있음.

Description

반도체 소자의 금속 배선 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

현재에는 반도체 재료로써 알루미늄(Al) 합금을 사용하고 있다. 그러나 Al 합금은 융점이 낮고 비저항이 높아 ULSI급 반도체 소자에서는 적용이 어렵게 되었다. 이에 따라 대체 재료가 필요하게 되었고 그러한 재료 중의 하나가 구리(Cu) 박막이다. 그러나 Cu 박막은 패턴 형성시 전면을 감싸주지 않으면 후속 열처리 공정시 쉽게 산화되고 Cu 원자가 절연막인 실리콘 산화막 내부로 확산되어 절연막의 특성을 악화시켰다. 또한 소자의 전기적 특성에 나쁜 영향을 주며 자체 보호막 역할을 하지 못하는 단점이 있다. 이러한 문제를 해결하기 위하여 종래에는 Cu 박막과 절연막 사이에 장벽물질(barrier material)을 사용하였다. 그러나 장벽물질 사용으로 인하여 Cu 금속이 차지할 부분이 잠식되어 Cu 금속의 부피 분율이 감소하고 이에 따라 배선(wiring)비저항이 증가하여 RC 시간지연(time delay)이 발생되는 문제점이 있었다.

따라서, 본 발명은 장벽물질 사용으로 인해 구리금속의 부피 분율이 감소하고 비저항이 증가되는 문제점을 해결하기 위하여 NF₃플라즈마 처리 및 질소(N₂) 어닐 공정을 통하여 절연막 표면층을 장벽 특성이 있는 질화막으로 변화시키므로써 구리박막의 산화 방지 및 절연막 특성을 유지할 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 절연막을 증착한 후 선택된 부분을 식각하는 단계와, 상기 절연막의 표면을 장벽특성이 있는 질화막으로 변화시키는 단계와, 상기 질화막이 형성된 전체 구조 상부에 구리박막을 형성하는 단계와, 제 1 식각 공정을 실시하여 상기 절연막 및 구리박막을 노출시키는 단계와, 상기 절연막 및 구리박막을 노출시킨 후의 전체 구조 상부에 티타늄 나이트라이드막을 형성하는 단계와, 상기 노출된 구리박막 상부에만 상기 티타늄 나이트라이드막이 잔류하도록 제 2 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 한다.

도 1(a) 내지 1(e)은 본 발명에 따른 금속 배선 형성 방법을 순서적으로 도시한 소자의 단면도.

＜도면의 주요 부분에 대한 부호 설명＞

1 : 반도체 기판2 : 절연막

3 : 질화막4 : 구리박막

5 : TiN막

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 1(e)은 본 발명에 따른 금속 배선 형성 방법을 순서적으로 도시한 소자의 단면도이다.

도 1(a)에 도시된 바와 같이, 반도체 기판(1) 상부에 실리콘 산화막과 같은 절연막(2)을 증착한다. 이후 Cu 금속을 형성하기 위해 절연막(2)의 선택된 영역을 식각하여 하부층 패턴을 형성한다. 이때 식각 공정으로는 플라즈마 식각 공정이 이용된다.

도 1(b)에 도시된 바와 같이, 하부층 패턴을 형성한 후 NF₃플라즈마 및 N₂어닐 공정을 실시하여 절연막(2) 표면을 장벽특성이 있는 질화막(3) 즉, SiFO(N) 박막으로 변화시킨다.

도 1(c)는 장벽 특성이 있는 질화막(3)을 형성한 후 전체 구조 상부에 Cu 박막(4)을 형성한 후의 단면도이다. 이때, Cu 박막은 화학기상증착법(CVD)으로 형성된다.

도 1(d)는 Cu 박막을 콘택 홀 내부에만 남겨두기 위해, 식각 공정을 실시하여 절연막(2) 및 구리박막(4)을 노출시킨 후의 소자의 단면도이다. 이때 식각 방법으로는 Cu 박막의 측벽 보호를 위해 플라즈마 에치 백(etch back) 방법이 이용된다.

도 1(e)는 Cu 박막 표면의 보호를 위해 티타늄 나이트라이드(TiN)막(5)을 형성한 후 Cu 박막 상부에만 TiN막(5)이 남아 있도록 식각한 후의 소자의 단면도이다. 이때 TiN막(5)은 CVD를 이용하여 형성하며, 또한 TiN막(5)의 식각은 화학적 기계연마(CMP) 및 플라즈마 에치 백 공정 중 어느 하나의 공정을로 실시된다.

이와 같이, Cu 박막(4)은 질화막(3) 및 TiN막(5)으로 감싸여 있기 때문에 Cu 박막(4) 내의 Cu 이온이 절연막으로 확산되지 못할 뿐만 아니라 후속 열처리 공정시 Cu 박막(4)의 산화가 방지될 수 있다.

상술한 바와 같이 본 발명에 따르면 구리박막의 측벽 보호를 위한 장벽 물질을 형성하는 공정이 필요없게 되므로 공정이 단순해지고 구리박막의 산화가 방지되어 금속 배선막의 전기적 특성이 향상된다. 또한 콘택홀 내에 구리금속의 부피 분율이 증가하여 전기 전도도 및 소자의 신뢰성이 향상되며 절연막 특성이 악화되는 것을 방지할 수 있는 탁월한 효과가 있다.

Claims (5)

1. 반도체 기판 상부에 절연막을 증착한 후 선택된 부분을 식각하는 단계와,

   상기 절연막의 표면을 장벽특성이 있는 질화막으로 변화시키는 단계와,

   상기 질화막이 형성된 전체 구조 상부에 구리박막을 형성하는 단계와,

   제 1 식각 공정을 실시하여 상기 절연막 및 구리박막을 노출시키는 단계와,

   상기 절연막 및 구리박막을 노출시킨 후의 전체 구조 상부에 티타늄 나이트라이드막을 형성하는 단계와,

   상기 노출된 구리박막 상부에만 상기 티타늄 나이트라이드막이 잔류하도록 제 2 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
2. 제 1 항에 있어서, 상기 제 1 식각 공정은 플라즈마 에치 백 공정을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
3. 제 1 항에 있어서, 상기 질화막은 절연막 표면에 대한 NF₃플라즈마 처리 및 질소 어닐 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
4. 제 1 항에 있어서, 상기 구리박막 및 티타늄 나이트라이드막은 화학기상증착법을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
5. 제 1 항에 있어서, 상기 제 2 식각 공정은 화학적 기계 연마 공정 및 플라즈마 에치 백 공정 중 어느 한 공정으로 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.

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