KR100595330B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 배선 형성 공정 중에 파티클의 발생을 최소화하여 배선의 신뢰성을 향상시킴으로써 소자의 수율을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 제 1 베리어 금속막 및 금속막을 차례로 형성하는 단계와, 상기 금속막상에 상기 제 1 베리어 금속막보다 더 두꺼운 제 2 베리어 금속막을 형성하는 단계와, 상기 제 2 베리어 금속막상에 배선 영역이 정의된 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 제 2 베리어 금속막을 선택적으로 제거하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 금속막을 선택적으로 제거하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 제 2 베리어 금속막을 표면으로부터 소정 두께만큼 제거하면서 노출된 제 1 베리어 금속막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
금속배선, 파티클, 알루미늄, Ti/TiN
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 절연막
103 : 제 1 Ti/TiN막 104 : 알루미늄막
105 : 제 2 Ti/TiN막 106 : 포토레지스트
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 배선 공정의 안정화 및 수율을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
금속화(metalization)는 반도체 장치에서 각 소자들을 작은 저항으로 연결시 키는 것으로 칩(chip)과 패키지(package) 내부 회로를 연결하기 위한 접촉부를 만드는 공정이다. 금속화로 사용되어야 할 금속의 요건으로는 실리콘산화막(SiO2), 실리콘(Si) 등의 박막에 대하여 접착이 우수해야 하며 온도 및 스트레스(stress)에 대한 저항이 있어야 한다.
전기적으로는 옴콘택(Ohmic Contact) 저항이 작아야 하며, 실리콘과도 반응하여 내부 회로 소자들과 옴콘택 특성이 좋아야 하고 전도성이 높아야 한다.
이러한 조건을 만족하는 금속을 이용하여 금속화를 실시하였을 경우 부식 및 산화 그리고 일렉트로 마이그레이션(electron migration), 스트레스 마이그레이션(stress migration)으로 인한 금속선의 단락에 대한 강한 내성을 가져야 한다.
상기와 같은 강한 내성을 갖는 금속으로 알루미늄은 실리콘(Si), 실리콘산화막(SiO2) 등에 대한 접착력이 우수하고, 과도핑(Heavily Doping)된 n+, p+ 실리콘과 옴콘택 특성이 좋으며, 비저항 값이 2.7μΩ·㎝ 정도로 낮고, 값이 다른 귀금속에 비해 싸다는 특성으로 인해 반도체 재료의 금속 배선 재료로서 가장 널리 사용되는 재료이다.
그러나, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어 감에 따라 금속 배선의 선폭이 가늘어져 전자가 알루미늄 배선을 통해 이동할 때 전자와 알루미늄 이온이 충돌하여 금속 배선의 단선이 일어나기 쉽다.
일반적으로 스퍼터링(sputtering) 방법으로 증착되는 알루미늄막은 힐락(hillock)이나 디스로케이션(dislocation) 같은 결함을 갖고 있어서 전자이동 등으 로 인하여 전기적 특성을 저하시키고 있다.
또한, 통상적으로 알루미늄-합금 증착 후, 400 내지 450 ℃의 온도 범위에서 실시하는 열처리(annealing) 과정 동안에 실리콘 기판과 알루미늄막의 접합면에서 실리콘이 알루미늄막으로 비균일적으로 확산(diffusion)된다.
결과적으로 실리콘이 소모되어 접합 면적이 작아지고, 비균일적으로 확산된 알루미늄의 빈자리를 채우기 위하여 실리콘막으로 침투된 알루미늄막이 스파이크(spike) 모양을 형성한다. 상기와 같은 과정에서 형성된 스파이크 부분에 고전계가 걸려 접합이 깨지는 현상이 발생하는데 이는 누설 전류의 증가를 가져와 특성 저하를 유발한다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속 배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 제 1 Ti/TiN막(13)을 형성하고, 상기 제 1 Ti/TiN막(13)상에 알루미늄막(14)을 증착한다.
이어, 상기 알루미늄막(14)상에 제 2 Ti/TiN막(15)을 형성하고, 상기 제 2 Ti/TiN막(15)상에 포토레지스트(16)를 도포한다.
그리고 노광 및 현상 공정을 실시하여 상기 포토레지스트(16)를 선택적으로 패터닝하여 배선영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 제 2 Ti/TiN막(15), 알루미늄막(14), 제 1 Ti/TiN막(13)을 일괄적으로 식각하여 원하는 폭을 갖는 알루미늄 배선(20)을 형성한다.
도 1c에 도시한 바와 같이, 상기 알루미늄 배선(20)을 형성하기 위해 마스크로 사용된 포토레지스트(16)를 제거한다.
이후 공정은 도면에 도시하지 않았지만, 상기 알루미늄 배선(20)을 포함한 반도체 기판(11)의 전면에 층간 절연막을 형성한 후 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 통해 알루미늄 배선(20)과 전기적으로 연결되는 다른 알루미늄 배선을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 알루미늄 배선을 형성하기 위해 포토레지스트를 마스크로 이용하여 제 2 Ti/TiN막, 알루미늄막, 제 1 Ti/TiN막을 식각할 때 발생한 파티클(particle)로 인하여 배선의 신뢰성이 저하되고 소자의 수율이 떨어진다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 배선 형성 공정 중에 파티클의 발생을 최소화하여 배선의 신뢰성을 향상시킴으로써 소자의 수율을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 제 1 베리어 금속막 및 금속막을 차례로 형성하는 단계와, 상기 금속막상에 상기 제 1 베리어 금속막보다 더 두꺼운 제 2 베리어 금속막을 형성하는 단계와, 상기 제 2 베리어 금속막상에 배선 영역이 정의된 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 제 2 베리어 금속막을 선택적으로 제거하는 단계와, 상기 포토레지스트를 마스크로 이용하여 상기 금속막을 선택적으로 제거하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 제 2 베리어 금속막을 표면으로부터 소정 두께만큼 제거하면서 노출된 제 1 베리어 금속막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101)상에 절연막(102)을 형성하고, 상기 절연막(102)상에 제 1 Ti/TiN막(103)을 형성하고, 상기 제 1 Ti/TiN막(103)상에 알루미늄막(104)을 증착한다.
여기서, 상기 알루미늄막(104)은 물리기상증착(PVD)법 또는 화학기상증착(CVD)법 또는 스퍼터링 증착법 중에서 어느 하나를 사용하여 증착할 수 있다.
이어, 상기 알루미늄막(104)상에 제 2 Ti/TiN막(105)을 형성하고, 상기 제 2 Ti/TiN막(105)상에 포토레지스트(106)를 도포한다.
여기서, 상기 제 2 Ti/TiN막(105)은 상기 제 1 Ti/TiN막(103)보다 두껍게(약 2배) 형성한다.
그리고 노광 및 현상 공정을 실시하여 상기 포토레지스트(106)를 선택적으로 패터닝하여 배선영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(106)를 마스크로 이용하여 상기 제 2 Ti/TiN막(105)을 선택적으로 제거한다.
여기서, 상기 제 2 Ti/TiN막(105)의 식각 조건은 10mT의 압력/85BCL3의 식각 가스/200W의 소스(source) 전압/1000W의 바이어스(bias) 전압으로 실시한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(106)를 마스크로 이용하여 상기 알루미늄막(104)을 선택적으로 제거하여 알루미늄 배선(104a)을 형성한다.
여기서, 상기 알루미늄막(104)의 식각 조건은 10mT의 압력/55CL2 + 35Ar + 5CHF3의 식각가스/170W의 소스(source) 전압/1000W의 바이어스(bias) 전압으로 실시한다.
도 2d에 도시한 바와 같이, 상기 포토레지스트(106)를 O2 애싱(ashing) 처리하여 제거한다.
이어, 상기 제 2 Ti/TiN막(105)에 플라즈마 RIE를 실시하여 표면으로부터 소정 두께만큼 제거하면서 상기 노출된 제 1 Ti/TiN막(103)을 제거한다.
이때 상기 제 2 Ti/TiN막(105)은 상기 제 1 Ti/TiN막(103)보다 2배 이상 두껍게 형성되어 있기 때문에 제 1 Ti/TiN막(103)이 제거되는 만큼 제 2 Ti/TiN막(105)보다 표면으로부터 제거되면서 잔류하게 된다.
또한, 상기 알루미늄막(104)의 식각 공정 중에 발생한 파티클은 상기 제 1, 제 2 Ti/TiN막(103,105)을 선택적으로 제거할 때 함께 제거되고, 상기 포토레지스트(106)의 잔류물(residue)도 함께 제거된다.
즉, 본 발명은 상기 알루미늄막(104)과 제 1, 제 2 Ti/TiN막(103,105)의 식각 선택비를 이용하여 포토레지스트(106)를 마스크로 이용하여 알루미늄막(104)을 선택적으로 제거하여 알루미늄 배선(104a)을 형성한 후에, 상기 제 2 Ti/TiN막(105)을 플라즈마 식각을 통해 표면으로부터 소정 두께만큼 제거하면서 식각 도중에 발생한 파티클 및 포토레지스트(106)의 잔류물을 제거하고 있다.
여기서, 상기 제 1, 제 2 Ti/TiN막(103,105)의 식각 조건은 10mT의 압력/40BCL3 + 20Ar + 5CHF3의 식각가스/170W의 소스(source) 전압/800W의 바이어스(bias) 전압으로 실시한다.
한편, 본 발명의 실시예에서는 알루미늄막(104)을 하나의 실시예로 설명하고 있지만, W, TiN, Ti, Cu 또는 이들이 합금된 금속막을 사용할 수 있다.
또한, 본 발명은 제 1, 제 2 Ti/TiN막(103,105)는 베리어 금속막으로서 물리기상증착법이나 화학기상증착법으로 증착하고, 이에 한정하지 않고 TiN, Ta, TaN, WNX, TiAl(N) 등을 사용할 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, 포토레지스트를 제거한 후에 상부의 Ti/TiN막을 표면으로부터 소정두께만큼 제거함으로써 금속배선의 형성 공정 중에 발생한 파티클을 플라즈마를 통해 함께 제거하여 배선의 신뢰성을 향상시킬 수가 있어 전체적인 소자의 수율을 향상시킬 수 있다.
Claims (6)
- 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 제 1 베리어 금속막 및 금속막을 차례로 형성하는 단계;상기 금속막상에 상기 제 1 베리어 금속막보다 더 두꺼운 제 2 베리어 금속막을 형성하는 단계;상기 제 2 베리어 금속막상에 배선 영역이 정의된 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로 이용하여 상기 제 2 베리어 금속막을 선택적으로 제거하는 단계;상기 포토레지스트를 마스크로 이용하여 상기 금속막을 선택적으로 제거하는 단계;상기 포토레지스트를 제거하는 단계;상기 제 2 베리어 금속막을 표면으로부터 소정 두께만큼 제거하면서 노출된 제 1 베리어 금속막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 베리어 금속막은 Ti/TiN막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 베리어 금속막은 상기 제 1 베리어 금속막보다 2배 이상 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 베리어 금속막의 식각은 10mT의 압력/85BCL3의 식각 가스/200W의 소스(source) 전압/1000W의 바이어스(bias) 전압으로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속막의 식각은 10mT의 압력/55CL2 + 35Ar + 5CHF3의 식각가스/170W의 소스(source) 전압/1000W의 바이어스(bias) 전압으로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 베리어 금속막의 식각은 10mT의 압력/40BCL3 + 20Ar + 5CHF3의 식각가스/170W의 소스(source) 전압/800W의 바이어스(bias) 전압으로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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