KR100688776B1 - 반도체 소자의 시즈닝 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 시즈닝 방법에 관한 것으로, 특히 테스트 웨이퍼의 구조물에 패터닝 물질층을 형성하는 단계와, 패터닝 물질층 상부에 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 링 형태의 포토레지스트를 도포하는 단계와, 포토레지스트를 패터닝하는 단계와, 포토레지스트 패턴에 의해 드러난 패터닝 물질층을 건식 식각하는 단계를 포함한다. 그러므로 본 발명은 테스트용 웨이퍼에서 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 포토레지스트를 링 형태로 도포하고 이를 패터닝하여 건식 식각 공정을 진행함으로써 시즈닝 공정시 웨이퍼 중심 부분과 에지 부분에서 생성되는 식각 잔여물을 균일하게 하여 웨이퍼 전체에서 발생되는 식각 잔여물을 줄일 수 있다.
시즈닝, 포토레지스트, 식각 잔여물
Description
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 시즈닝 방법을 설명하기 위한 공정 순서도,
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 시즈닝 공정시 금속 배선을 위한 포토레지스트가 웨이퍼 상에 도포된 것을 나타낸 사시도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자내 금속 배선의 시즈닝 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 구조물
102, 106 : 반사 방지막
104 : 금속막
110 : 포토레지스트
본 발명은 반도체 소자의 시즈닝 방법에 관한 것으로서, 특히 반도체 소자의 제조 공정시 발생하게 되는 식각 잔여물(particle) 등을 줄일 수 있는 반도체 소자의 시즈닝 방법에 관한 것이다.
반도체 소자의 제조 공정 발달로 인하여 반도체 소자가 점차 고집적화되며 이에 따라 반도체 소자의 임계치수(critical dimension)또한 점차 축소되고 있다. 반도체 소자의 패턴을 제조할 때 주로 사용하는 건식 식각 공정에서는 정확한 임계치수를 확보하기 위하여 식각 대상물의 높은 선택비, 정확한 식각량 등이 요구되고 있으며 웨이퍼별로 제조 공정의 재현성을 갖는 것이 중요하다.
그런데, 건식 식각 공정을 진행할 때 건식 식각 챔버가 처음 세팅되거나, 공정간의 휴식 시간을 갖은 후 곧바로 주 식각 공정을 진행하게 되면 건식 식각 챔버내의 분위기가 안정화되지 않았기 때문에 런 웨이퍼(run wafer)의 식각 손실을 초래한다.
이를 방지하기 위하여 반도체 소자의 건식 식각 공정시 주 식각 공정 전에 테스트 웨이퍼를 사용하여 시즈닝 공정(seasoning process)을 진행한다. 시즈닝 공정이란 동일한 챔버 내에서 주 식각 공정을 진행하기 전에 먼저 주 식각 공정과 동일한 공정 조건으로 테스트 웨이퍼를 식각하는 공정을 일컫는 것이다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 시즈닝 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 반도체 소자의 금속 배선을 위한 시즈닝 방법을 예로 들어 설명한다.
우선 도 1a에 도시된 바와 같이, 반도체 기판의 구조물(10)로서 층간 절연막 상부에 패터닝 물질층인 반사 방지막(ARC : Anti-Reflective Coating layer)(12), 금속막(14) 및 반사 방지막(16)을 순차적으로 적층한다. 이때 층간 절연막은 USG, BSG, PSG, BPSG 등의 절연 물질로 증착하고, 반사 방지막(12, 16)은 Ti, TiN 등의 금속 물질, 또는 금속 합금 물질로 형성한다. 그리고 금속막(14)은 Al, Cu 등의 금속 물질로 형성한다.
도 1b에 도시된 바와 같이, 반사 방지막(16) 상부 전면에 스핀 코팅 방식으로 포토레지스트(20)를 도포한다.
도 1c에 도시된 바와 같이, 금속 배선 마스크를 이용한 노광 및 현상 공정을 진행하여 포토레지스트(20)를 패터닝하여 금속 배선 영역을 정의하는 패턴을 형성한다.
그리고 도 1d에 도시된 바와 같이, 시즈닝 공정 대상의 웨이퍼를 건식 식각 챔버에서 주 식각 공정을 진행하기 전에 테스트 웨이퍼의 포토레지스트 패턴(20)에 의해 드러난 반사 방지막(16)부터 반사 방지막(12)까지 건식 식각하여 금속 배선을 형성한다. 이후 에슁(ashing) 공정 등으로 포토레지스트 패턴(20) 및 식각 잔여물을 제거한다.
그런데 이와 같은 종래 기술에 의한 반도체 소자의 시즈닝 공정시 금속막(14)을 건식 식각하여 금속 배선을 형성할 때 식각된 금속 배선의 패턴에 식각 잔여물이 발생하게 되는데, 웨이퍼의 중심 부분과 에지 부분에서 식각 잔여물의 생성량이 서로 다르다. 즉, 웨이퍼 중심 부분에서는 포토레지스트가 주재료인 식각 잔여물이, 그리고 웨이퍼 에지 부분에서는 반사 방지막 또는 금속막이 주 재료인 식각 잔여물이 발생하기 때문에 웨이퍼 위치에 따라 식각 잔여물이 서로 불균일하고 이로 인해 전체적으로 웨이퍼에 생성되는 식각 잔여물이 많아지게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 테스트용 웨이퍼에서 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 포토레지스트를 도포하고 이를 패터닝하여 건식 식각 공정을 진행함으로써 시즈닝 공정시 웨이퍼 중심 부분과 에지 부분에서 생성되는 식각 잔여물을 균일하게 하여 웨이퍼 전체에서 발생되는 식각 잔여물을 줄일 수 있는 반도체 소자의 시즈닝 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 시즈닝 공정을 위한 건식 식각 방법에 있어서, 테스트 웨이퍼의 구조물에 패터닝 물질층을 형성하는 단계와, 패터닝 물질층 상부에 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 링 형태의 포토레지스트를 도포하는 단계와, 포토레지스트를 패터닝하는 단계와, 포토레지스트 패턴에 의해 드러난 패터닝 물질층을 건식 식각하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 시즈닝 공정시 금속 배선을 위한 포토레지스트가 웨이퍼 상에 도포된 것을 나타낸 사시도이다.
도 2를 참조하면, 본 발명은 반도체 소자의 시즈닝 공정시 테스트용 웨이퍼 상부 전면에 포토레지스트를 도포하지 않고 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 링 형태로 포토레지스트(110)를 도포한다. 웨이퍼 중심 부분과 웨이퍼 에지 사이에 링 형태의 포토레지스트(110)를 다수개 도포한다. 이때 포토레지스트(110)는 원형, 사각형, 또는 다각형 형태의 링 형태를 갖는다. 한편 미설명된 도면 부호 100은 테스트용 웨이퍼인 반도체 기판의 층간 절연막, 그리고 106은 패터닝 물질층인 금속 배선용 금속막 또는 반사 방지막 등을 나타낸다.
본 발명에 따라 테스트용 웨이퍼 전체에 포토레지스트를 도포하지 않고 웨이퍼 중심 부분을 제외한 임의의 위치(예를 들어, 에지)에만 포토레지스트를 도포하는 이유는 포토레지스트 패턴을 이용한 건식 식각시 웨이퍼 중심 부분과 에지 부분에서 생성되는 식각 잔여물을 균일하게 하여 웨이퍼 전체에서 발생되는 식각 잔여물을 줄일 수 있도록 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자내 금속 배선의 시즈닝 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선을 위한 시즈닝 방법은 다음과 같이 진행된다.
우선 도 3a에 도시된 바와 같이, 반도체 기판의 구조물(100)로서 층간 절연막 상부에 패터닝 물질층인 반사 방지막(102), 금속막(104) 및 반사 방지막(106)을 순차적으로 적층한다. 이때 층간 절연막은 USG, BSG, PSG, BPSG 등의 절연 물질로 3000Å 이상 증착하고, 반사 방지막(102, 106)은 Ti, TiN 등의 금속 물질, 또는 금 속 합금 물질로 증착하는데, 그 두께를 1.3㎛ 이상 증착한다. 그리고 금속막(104)은 Al, Cu 등의 금속 물질로 증착한다. 이때 실제 런 웨이퍼와 테스트용 웨이퍼를 동일한 제조 공정으로 반사 방지막(102), 금속막(104) 및 반사 방지막(106)을 형성한다.
도 3b에 도시된 바와 같이, 시즈닝 공정 대상의 테스트 웨이퍼의 반사 방지막(106) 상부에 포토레지스트(110)를 도포하되, 상기 반사 방지막(106) 상부 전면에 포토레지스트를 도포하지 않고 웨이퍼 중심 부분에 해당하는 반사 방지막(106) 부분을 오픈하고 웨이퍼 에지 부분의 반사 방지막(106) 부분을 클로우즈하는 링 형태의 포토레지스트(110)를 도포한다. 그리고 웨이퍼 중심 부분과 웨이퍼 에지 사이에 서로 일정 간격 이격되도록 다수개의 링 형태의 포토레지스트(110)를 도포한다. 이때 웨이퍼 에지를 도포하는 포토레지스트(110)는 웨이퍼 에지에서부터 1㎝ 이상인 위치에 도포되는 것이 바람직하다.
그리고 도 3c에 도시된 바와 같이, 테스트 웨이퍼에 금속 배선 마스크를 이용한 노광 및 현상 공정을 진행하여 링 형태의 포토레지스트(110)를 패터닝함으로써 금속 배선 영역을 정의하는 패턴을 형성한다.
그 다음 도 3d에 도시된 바와 같이, 본 발명에 따라 건식 식각 챔버에서 주 식각 공정을 진행하기 전에 테스트 웨이퍼의 포토레지스트 패턴(110)에 의해 드러난 반사 방지막(106)부터 반사 방지막(102)까지 건식 식각하는 시즈닝 공정을 진행하여 금속 배선을 형성한다.
예를 들어, 건식 식각 공정시 RIE(Reactive Ion Etching)을 이용할 경우 건 식 식각 챔버의 압력을 8mTorr, 소스 파워를 9000W, 바이어스 파워를 200W 이상, Cl2 가스를 50sccm, BCl3 가스를 25sccm, CHF3 가스를 10sccm 조건으로 하여 엔드 포인트 지점의 층간 절연막이 드러날 때까지 반사 방지막(106), 금속막(104), 및 반사 방지막(102)을 건식 식각한다.
그리고 건식 식각 챔버의 압력을 8mTorr, 소스 파워를 9000W, 바이어스 파워를 100W 이하, BCl3 가스를 25sccm, CHF3 가스를 50sccm, Ar 가스를 50sccm 조건으로 하여 50% 과도 식각한다. 이러한 건식 식각 공정 조건은 당업자에 의해 변경이 가능한 사항이다.
이후 에슁 공정 등으로 본 발명에 사용된 링 형태의 포토레지스트 패턴(110) 및 폴리머 등의 식각 잔여물을 제거한다. 예를 들어, 에슁 공정 조건은 다음과 같이 3차례로 진행한다.
1차 에슁 공정은 챔버의 압력을 2Torr, 파워를 1400W, O2 가스를 3000sccm, N2 가스를 300sccm, 공정 시간을 50초, 공정 온도를 250℃ 조건으로 한다. 그리고 2차 에슁 공정은 챔버의 압력을 2Torr, 파워를 1400W, H2O를 750sccm, CF4 가스를 75sccm, 공정 시간을 20초, 공정 온도를 250℃ 조건으로 한다. 또한 3차 에슁 공정은 챔버의 압력을 2Torr, 파워를 1400W, O2 가스를 3000sccm, 공정 시간을 205초, 공정 온도를 250℃ 조건으로 한다.
이와 같은 에슁 공정 조건에 의해 본 발명에 따라 테스트 웨이퍼상에 도포된 링 형태의 포토레지스트 패턴(110) 및 폴리머 등의 식각 잔여물을 제거한다.
그러므로 본 발명의 실시예에 따른 반도체 소자의 시즈닝 공정시 반사 방지 막(106, 102), 금속막(104)을 건식 식각하여 금속 배선을 형성할 때 식각된 금속 배선의 패턴에 식각 잔여물이 발생하게 되는데, 웨이퍼 중심 위치와 에지 위치에 따라 포토레지스트를 선택적으로 도포하여 웨이퍼 전체에 균일하게 식각 잔여물을 생성하여 전체 생성되는 식각 잔여물을 줄일 수 있다. 즉, 본 발명에서는 웨이퍼 중심 부분에 식각 잔여물의 주재료인 포토레지스트를 도포하지 않고, 웨이퍼 에지 부분에 식각 잔여물의 주재료인 반사 방지막 또는 금속막이 막기 위해 포토레지스트를 도포하도록 하여 웨이퍼의 중심 부분과 에지 부분에서 식각 잔여물의 생성량이 서로 균일하게 되어 전체적으로 웨이퍼에 생성되는 식각 잔여물을 줄인다.
이상 설명한 바와 같이, 본 발명은 테스트용 웨이퍼에서 웨이퍼 중심 부분을 오픈하고 웨이퍼 에지 부분을 클로우즈하도록 포토레지스트를 링 형태로 도포하고 이를 패터닝하여 건식 식각 공정을 진행함으로써 시즈닝 공정시 웨이퍼 중심 부분과 에지 부분에서 생성되는 식각 잔여물을 균일하게 하여 웨이퍼 전체에서 발생되는 식각 잔여물을 줄일 수 있어 테스트 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (4)
- 반도체 소자의 시즈닝 공정을 위한 건식 식각 방법에 있어서,테스트 웨이퍼의 구조물에 패터닝 물질층을 형성하는 단계와,상기 패터닝 물질층 상부에 상기 웨이퍼 중심 부분을 오픈하고 상기 웨이퍼 에지 부분을 클로우즈하도록 링 형태의 포토레지스트를 도포하는 단계와,상기 포토레지스트를 패터닝하는 단계와,상기 포토레지스트 패턴에 의해 드러난 상기 패터닝 물질층을 건식 식각하는 단계를 포함하는 반도체 소자의 시즈닝 방법.
- 제 1항에 있어서, 상기 포토레지스트를 도포하는 단계에서 상기 웨이퍼 중심 부분과 상기 웨이퍼 에지 사이에 서로 일정 간격 이격되도록 다수개의 링 형태의 포토레지스트를 도포하는 것을 특징으로 하는 반도체 소자의 시즈닝 방법.
- 제 1항 또는 제 2항에 있어서, 상기 포토레지스트는 상기 웨이퍼 에지에서부터 1㎝ 이상인 위치에 도포되는 것을 특징으로 하는 반도체 소자의 시즈닝 방법.
- 제 1항에 있어서, 상기 다수개의 링 형태는 원형, 사각형, 또는 다각형 형태인 것을 특징으로 하는 반도체 소자의 시즈닝 방법.
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