KR20120091453A - 반도체 장치의 제조 방법 - Google Patents

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KR20120091453A
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겐이찌 오야마
가즈오 야베
히데따미 야에가시
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도쿄엘렉트론가부시키가이샤
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Abstract

기판 상에 박막을 형성하는 공정과, 상기 박막 상에, 타원 홀 패턴이 형성된 포토레지스트 마스크를 형성하는 레지스트 마스크 형성 공정과, 상기 타원 홀 패턴의 측벽에 절연막을 형성함으로써, 상기 타원 홀 패턴의 홀 직경을 축소하는 축소 공정과, 상기 홀 직경을 축소한 타원 홀 패턴을 형성하는 상기 포토레지스트층과 상기 절연막을 마스크로 하여 상기 박막을 에칭하는 공정을 구비한 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
종래부터, 반도체 장치의 제조 공정에서는, 포토레지스트를 사용한 포토리소그래피 기술에 의해, 미세한 회로 패턴의 형성이 행해지고 있다. 또한, 회로 패턴의 한층 더 미세화를 행하기 위해, 사이드 월 트랜스퍼[SWT(side wall transfer)] 프로세스나, 그 밖의 더블 패터닝(DP) 프로세스가 검토되고 있다.
상기와 같은 포토리소그래피에 있어서의 미세화 기술에서는, 예를 들어, 처음에 형성한 포토레지스트의 패턴을 하드 마스크에 전사하고, 하드 마스크와 레지스트 마스크를 사용하는 기술이 알려져 있다.
또한, 포토레지스트 패턴의 개구를 형성한 후, 포토레지스트를 글래스 전이점 이상의 온도로 가열하여, 개구부의 치수를 축소하고, 이 축소한 포토레지스트 패턴을 마스크로 하여 에칭하는 기술이 알려져 있다(예를 들어, 특허 문헌 1 참조).
일본 특허 출원 공개 제2005-150222 공보
상기의 포토리소그래피에 있어서의 미세화 기술에서는, 더 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있도록 하고, 반도체 장치의 생산 효율을 향상시키는 것이 요구되고 있다.
본 발명은, 상기 종래의 사정에 대처하여 이루어진 것으로, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있는 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 반도체 장치의 제조 방법의 일 형태는, 기판 상에 박막을 형성하는 공정과, 상기 박막 상에, 타원 홀 패턴이 형성된 포토레지스트 마스크를 형성하는 레지스트 마스크 형성 공정과, 상기 타원 홀 패턴의 측벽에 절연막을 형성함으로써, 상기 타원 홀 패턴의 홀 직경을 축소하는 축소 공정과, 상기 홀 직경을 축소한 타원 홀 패턴을 형성하는 상기 포토레지스트층과 상기 절연막을 마스크로 하여 상기 박막을 에칭하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 제조 방법의 일 실시 형태의 공정을 설명하기 위한 도면.
도 2는 도 1의 반도체 장치의 제조 방법의 공정을 설명하는 흐름도.
도 3은 실시 형태에 있어서의 폴리실리콘막의 형상을 나타내는 전자 현미경 사진.
도 4는 실시 형태에 있어서의 제2 포토레지스트 패턴의 형상을 나타내는 전자 현미경 사진.
도 5는 실시 형태에 있어서의 홀 직경을 축소한 제2 포토레지스트 패턴의 형상을 나타내는 전자 현미경 사진.
도 6은 실시 형태에 있어서의 폴리실리콘막의 형상을 나타내는 전자 현미경 사진.
도 7은 비교예의 반도체 장치의 제조 방법의 공정을 설명하는 흐름도.
도 8은 다른 비교예의 반도체 장치의 제조 방법의 공정을 설명하는 흐름도.
도 9는 비교예에 있어서의 폴리실리콘막의 형상을 모식적으로 도시하는 도면.
도 10은 실시 형태와 케미컬 슈링크의 차이를 도시하는 전자 현미경 사진.
도 11은 슈링크량과 홀 사이즈의 관계를 나타내는 그래프.
도 12는 다른 실시 형태에 있어서의 폴리실리콘막의 형상을 나타내는 전자 현미경 사진.
도 13은 다른 실시 형태에 있어서의 폴리실리콘막의 형상을 나타내는 전자 현미경 사진.
도 14는 다른 실시 형태의 공정을 설명하기 위한 도면.
이하, 본 발명의 상세를, 도면을 참조하여 실시 형태에 대해서 설명한다.
도 1은, 본 발명의 일 실시 형태에 관한 기판으로서의 반도체 웨이퍼의 일부를 확대하여 모식적으로 도시하고, 일 실시 형태에 관한 반도체 장치의 제조 방법의 공정을 도시하는 것이다. 또한, 도 2는, 일 실시 형태에 관한 반도체 장치의 제조 방법의 공정을 설명하는 흐름도이다.
도 1의 (a)에 도시한 바와 같이, 반도체 웨이퍼(100) 상에는, 피에칭막으로서의 폴리실리콘막(101)이 형성되어 있다. 그리고, 이 폴리실리콘막(101) 상에 반사 방지막(102)을 형성한 후, 반사 방지막(102) 상에 포토레지스트층을 형성하고, 노광 현상하여 라인 앤드 스페이스 형상의 제1 포토레지스트 패턴(103)을 형성한다(도 2의 공정 201). 또한, 도 1의 (a)의 상부에, 상면에서 본 제1 포토레지스트 패턴(103)의 형상을 모식적으로 도시한다. 이 제1 포토레지스트 패턴(103)의 피치는, 예를 들어, 80㎚ 내지 100㎚(선 폭 40㎚ 내지 50㎚) 정도이며, 이와 같은 제1 포토레지스트 패턴(103)의 형성은, 예를 들어 ArF 액침 노광 등에 의해서 행할 수 있다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 상기의 제1 포토레지스트 패턴(103)을 기초로, 사이드 월 트랜스퍼에 의해서, 제1 포토레지스트 패턴(103)의 약 절반(대략 20㎚ 정도)의 선 폭의 라인 앤드 스페이스 패턴의 마스크를 형성하고, 폴리실리콘막(101)을 라인 앤드 스페이스 형상으로 에칭한다(도 2의 공정 202). 또한, 도 1의 (b)의 상부에, 상면에서 본 폴리실리콘막(101)의 형상을 모식적으로 도시한다. 또한, 도 3에, 실제로 작성한 폴리실리콘막(101)의 형상을 찍은 전자 현미경 사진을 도시한다.
상기의 사이드 월 트랜스퍼에서는, 우선, 제1 포토레지스트 패턴(103)을 슬리밍하고, 그 측벽부에 이산화 실리콘막 등을 형성한 후 제1 포토레지스트 패턴(103)을 제거함으로써, 최초의 제1 포토레지스트 패턴(103)의 약 절반 이하의 선 폭 및 피치의 라인 앤드 스페이스 패턴의 마스크를 형성할 수 있다. 또한, 이 공정에서는, 사이드 월 트랜스퍼에 한정되지 않고, 주지의 LLE(Litho-Litho-Etch), LELE(Litho-Etch-Litho-Etch) 등의 다른 더블 패터닝 기술을 사용해도 된다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 라인 앤드 스페이스 형상으로 에칭한 폴리실리콘막(101) 상에 반사 방지막(104)을 형성한다(도 2의 공정 203).
다음으로, 도 1의 (d)에 도시한 바와 같이, 반사 방지막(104) 상에 포토레지스트층을 형성하고, 노광 현상하여 홀 형상의 제2 포토레지스트 패턴(105)을 형성한다(도 2의 공정 204). 이 제2 포토레지스트 패턴(105)의 홀 직경은, 예를 들어, 50㎚ 정도이며, 이와 같은 제2 포토레지스트 패턴(105)의 형성은, 예를 들어 ArF 액침 노광 등에 의해서 행할 수 있다. 도 4에, 실제로 작성한 제2 포토레지스트 패턴(105)의 형상을 찍은 전자 현미경 사진을 도시한다. 이 전자 현미경 사진에 도시된 바와 같이, 본 실시 형태에서는 홀 형상은 타원 형상으로 되어 있다.
다음으로, 도 1의 (e)에 도시한 바와 같이, 제2 포토레지스트 패턴(105)의 홀 내를 포함하여 이산화 실리콘(SiO2)막(절연막)(106)을 형성하고, 홀 직경을 축소하는 축소 공정을 행한다(도 2의 공정 205). 이 공정에서는, 저온(140℃ 이하)에서 이산화 실리콘막(106)을 형성할 수 있는 MLD(Molecular Layer Deposition)법을 사용하는 것이 바람직하다. 또한, 홀 직경을 축소하는 절연막은, 이산화 실리콘막에 한정되지 않고, 절연막의 성막시에 포토레지스트에 데미지를 부여하지 않는 레지스트의 글래스 전이 온도 이하의 온도로 형성 가능한 막이면 되고, 예를 들어, 산화 알루미늄(Al203)막, 질화 알루미늄(AIN)막, 산화 티탄(TiO2)막, 아몰퍼스 실리콘막, 또는, 그 밖의 산화 메탈(HfO2, ZrO2 등), 질화 실리콘[SiN(매엽 플라즈마로 형성 가능)], SiON 등이어도 된다. 도 5에, 실제로 홀 직경을 축소한 제2 포토레지스트 패턴(105)의 형상을 찍은 전자 현미경 사진을 도시한다. 도 5에 도시한 예의 경우, 홀 직경이 거의 20㎚로 축소되어 있다.
다음으로, 도 1의 (f)에 도시한 바와 같이, RIE에 의한 이방성 에칭에 의해, 홀 내의 측벽 부분의 이산화 실리콘막(106)을 남겨, 제2 포토레지스트 패턴(105) 상면 및 홀 저부의 이산화 실리콘막(106)과, 홀 저부의 반사 방지막(104)을 에칭에 의해 제거한다(도 2의 공정 206).
다음으로, 도 1의 (g)에 도시한 바와 같이, 제2 포토레지스트 패턴(105) 및 홀 내의 이산화 실리콘막(106)을 마스크로 하여, 폴리실리콘층(101)을 에칭한다(도 2의 공정 207).
다음으로, 도 1의 (h)에 도시한 바와 같이, 제2 포토레지스트 패턴(105) 및 반사 방지막(104)을 에칭(애싱)에 의해 제거한다(도 2의 공정 208).
상기의 이산화 실리콘막(106)과 반사 방지막(104)의 에칭 공정, 폴리실리콘층(101)의 에칭 공정 및, 제2 포토레지스트 패턴(105) 및 반사 방지막(104)의 에칭(애싱) 공정은, 예를 들어, 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 플라즈마를 발생시키는 CCP 에칭 장치를 사용하여 이하와 같은 레시피에 의해, 일련의 연속한 공정으로서 행할 수 있다.
(이산화 실리콘막과 반사 방지막의 에칭)
처리 가스:CF4=200sccm
고주파 전력(상부 전극/하부 전극):600W/100W
압력:2.66㎩(20mTorr)
온도(천장부/측벽부/웨이퍼 적재대):80℃/60℃/30℃
시간:45초
(폴리실리콘층의 에칭)
처리 가스:HBr/CF4/Ar=380/50/100sccm
고주파 전력(상부 전극/하부 전극):300W/100W
압력:2.66㎩(20mTorr)
온도(천장부/측벽부/웨이퍼 적재대):80℃/60℃/60℃
시간:180초
(제2 포토레지스트 패턴 및 반사 방지막의 에칭(애싱))
처리 가스:O2=350sccm
고주파 전력(상부 전극/하부 전극):300W/100W
압력:13.3㎩(100mTorr)
온도(천장부/측벽부/웨이퍼 적재대):80℃/60℃/60℃
시간:180초
다음으로, 도 1의 (i)에 도시한 바와 같이, 불산, SPM(황산/과산화수소), APM(암모니아/과산화수소) 등을 사용한 웨트 세정 등에 의해, 남은 이산화 실리콘막(106)을 제거한다(도 2의 공정 209).
상기의 공정에 의해서, 섬 형상의 패턴이 소정의 협피치로 다수 배열된 폴리실리콘의 아일랜드 패턴을 형성할 수 있다. 도 6에 실제로 형성한 폴리실리콘의 아일랜드 패턴의 형상을 찍은 전자 현미경 사진을 도시한다. 이 전자 현미경 사진에 도시된 바와 같이, 선 폭 및 간격이 거의 20㎚의 라인 형상의 패턴을, 간격이 대략 20㎚로 되도록 절단한 형상의 폴리실리콘의 아일랜드 패턴을 형성할 수 있었다. 이와 같은 폴리실리콘의 아일랜드 패턴은, 예를 들어, SRAM의 게이트층으로서 사용할 수 있다.
이상과 같이, 본 실시 형태에 따르면, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있다.
또한, 상기의 공정에 있어서, 제2 포토레지스트 패턴(105)의 홀 내를 포함하여 이산화 실리콘(SiO2)막(절연막)(106)을 형성하고, 홀 직경을 축소하는 축소 공정(도 2의 공정 205)을 행하기 전에, 제2 포토레지스트 패턴(105)의 슬리밍을 행해도 된다. 이와 같이 슬리밍을 행함으로써, 포토레지스트의 중간 노광 영역이 선택적으로 제거되어, 패턴 형상을 양호한 형상으로 할 수 있는 동시에, 홀 저부의 스컴(레지스트 잔사) 제거도 행할 수 있다.
제2 포토레지스트 패턴(105)의 홀 형상의 제어에서는, 도 5에 도시한 홀 직경을 축소한 제2 포토레지스트 패턴(105)의 형상에 있어서, 타원 형상의 홀의 종방향의 치수(긴 직경)와 횡방향의 치수(짧은 직경)의 비를 제어할 수 있어, 슬리밍을 행함으로써, 축소 공정 후의 형상을 보다 가늘고 긴(횡방향의 치수가 짧음) 형상으로 할 수 있다.
예를 들어, 종방향의 치수/횡방향의 치수=2.14(종방향의 치수 137.2㎚, 횡방향의 치수 64.1㎚)의 포토레지스트 패턴에 대하여, 직접 이산화 실리콘(SiO2)막(절연막)을 형성하고, 홀 직경을 축소하는 축소 공정을 행한 경우, 종방향의 치수/횡방향의 치수=3.74로 되었다. 이에 대해, 동일한 포토레지스트 패턴에 대하여, 슬리밍 공정을 실시한 후, 이산화 실리콘(SiO2)막(절연막)을 형성하고, 홀 직경을 축소하는 축소 공정을 행한 경우, 종방향의 치수/횡방향의 치수=4.02로 되었다.
이 슬리밍 공정은, 제2 포토레지스트 패턴(105)의 형성 후에, 도포, 현상 장치에 의해서 연속적으로 웨트 프로세스로 행해도 되고, 이산화 실리콘(SiO2)막(절연막)(106)의 형성 전에 뱃치 처리로에 의해 드라이 프로세스로 행해도 된다. 드라이 프로세스에서는, 산소 플라즈마(예를 들어, 산소 가스 유량 1000sccm, 압력 20㎩(150mTorr), 고주파 전력 50W 정도의 용량 결합 플라즈마) 등을 사용하여 행할 수 있다. 또한, 웨트 프로세스에서는, 슬리밍제(직접 레지스트를 녹이지 않는 용제) 도포, 베이크[70℃ 전후(레지스트 표층 부분을 약간 산성으로 함)], TMAH(Tetra Methyl Ammonium Hydroxide)에 의한 현상 처리(레지스트 표층의 산성 부분을 용해함) 등의 공정에서 실시할 수 있다.
그런데, 상기의 실시 형태에 있어서의 절연막(이산화 실리콘막)의 형성에 의한 홀 직경의 축소 공정 대신에, 도 7 및 도 8에 도시한 흐름도에 설명한 바와 같이, 화학 약품을 사용한 케미컬 슈링크를 행한 경우, 홀 직경의 미세화에 한계가 있고, 또한, 홀 형상이, 최초로 타원 형상이면 점차 진원 형상으로 근접하게 된다. 이로 인해, 타원의 짧은 직경을 30㎚ 이하로 제어하는 것이 어렵고, 도 9에 도시한 바와 같이, 라인 형상의 패턴의 간격을 대략 30㎚ 정도 이하로 할 수 없었다.
또한, 도 7의 흐름도는, 케미컬 슈링크(도 7의 공정 705)를 행한 후, 반사 방지막의 에칭(도 7의 공정 706)을 행하고, 이 후에 폴리실리콘의 에칭(도 7의 공정 707)을 행한 경우를 도시하고 있다. 또한, 도 8의 흐름도는, 반사 방지막의 에칭(도 8의 공정 805)을 행한 후에 케미컬 슈링크를 행하고(도 8의 공정 806), 이 후에 폴리실리콘의 에칭(도 8의 공정 807)을 행한 경우를 도시하고 있다. 다른 공정에 대해서는, 도 2의 흐름도에 설명한 실시 형태의 경우와 마찬가지이다.
도 10은, 타원 형상의 홀을, 본 실시 형태에 있어서의 이산화 실리콘막(SiO2막)의 MLD에 의해서 슈링크시킨 경우와, 케미컬 슈링크시킨 경우의 차이를 조사한 결과를 도시하는 것으로, 상단이 케미컬 슈링크 경우의 현미경 사진 및 홀의 X, Y 방향의 사이즈, 하단이 이산화 실리콘막(SiO2막)의 MLD에 의한 슈링크 경우의 현미경 사진 및 홀의 X, Y 방향의 사이즈를 나타내고 있다. 또한, 도 11은, 종축을 홀 사이즈, 횡축을 슈링크량으로서, 슈링크량과 홀 사이즈의 관계를 그래프로 나타낸 것이다.
또한, 슈링크 전의 초기의 홀 사이즈는, Y=54.5㎚, X=118.8㎚이다. 또한, 케미컬 슈링크는, 약액으로서 RELACS(상품명)를 사용하고, 처리 온도 150 내지 200℃에서 처리를 행하였다.
도 10, 도 11에 도시된 바와 같이, 이산화 실리콘막(SiO2막)의 MLD에 의한 슈링크의 경우, 타원 형상을 유지하면서 홀 사이즈를 슈링크시킬 수 있지만, 케미컬 슈링크시킨 경우, X 방향의 슈링크량이 커지고, 홀 형상이 진원 형상으로 근접하게 되어, 타원 형상을 유지할 수 없었다.
이상, 본 발명을 실시 형태에 대해서 설명하였지만, 본 발명은, 상술한 실시 형태에 한정되는 것이 아니라, 각종 변형이 가능한 것은 물론이다. 예를 들어, 상기한 실시 형태에서는, SRAM의 게이트층으로서 사용하는 폴리실리콘의 아일랜드 패턴을 형성하는 경우에 대해서 설명하였지만, 패턴의 형상은 이에 한정되는 것이 아니다.
예를 들어, 상기 실시 형태에서는, 폴리실리콘막(101)을 직선 형상의 라인 앤드 스페이스 패턴으로 한 경우에 대해서 설명하였지만, 도 12의 전자 현미경 사진에 나타낸 바와 같이, 물결친 형상의 패턴으로 해도 되고, 도 13의 전자 현미경 사진에 나타낸 바와 같이, 대략 직각으로 구부러진 형상이 패턴으로 해도 된다.
또한, 예를 들어, 도 14에 도시한 바와 같이, 로직의 패터닝 등에도 사용할 수 있다. 도 14에 도시한 예에서는, 우선 도 14의 (a)에 도시한 바와 같이, 대략 직각으로 구부러진 형상의 포토레지스트 패턴을 형성하고, 도 14의 (b)에 도시한 바와 같이, 이 패턴을 사이드 월 트랜스퍼에 의해서 협피치화한 후 폴리실리콘을 에칭한다. 다음으로, 도 14의 (c)에 도시한 바와 같이, 패턴을 절단하기 위한 마스크를 포토레지스트에 의해 형성하고, 도 14의 (d)에 도시한 바와 같이, 절연막에 의해서 슈링크시킨 후 이 마스크를 사용하여 폴리실리콘을 에칭한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 장치의 제조 분야 등에서 이용할 수 있다. 따라서, 산업상의 이용 가능성을 갖는다.
100 : 반도체 웨이퍼
101 : 폴리실리콘층
102 : 반사 방지막(BARC)
103 : 제1 포토레지스트 패턴
104 : 반사 방지막(BARC)
105 : 제2 포토레지스트 패턴
106 : 이산화 실리콘막

Claims (10)

  1. 기판 상에 박막을 형성하는 공정과,
    상기 박막 상에, 타원 홀 패턴이 형성된 포토레지스트 마스크를 형성하는 레지스트 마스크 형성 공정과,
    상기 타원 홀 패턴의 측벽에 절연막을 형성함으로써, 상기 타원 홀 패턴의 홀 직경을 축소하는 축소 공정과,
    상기 홀 직경을 축소한 타원 홀 패턴을 형성하는 상기 포토레지스트층과 상기 절연막을 마스크로 하여 상기 박막을 에칭하는 공정
    을 구비한 것을 특징으로 하는, 반도체 장치의 제조 방법.
  2. 기판 상에 성막된 박막을 제1 패턴에 기초하여 에칭하는 제1 에칭 공정과,
    상기 박막에 형성된 상기 제1 패턴을 매립하는 제1 성막 공정과,
    상기 제1 패턴의 상에, 제2 패턴이 형성된 포토레지스트 마스크를 형성하는 마스크 형성 공정과,
    상기 포토레지스트 마스크의 상기 제2 패턴 내의 측벽에 절연막을 형성함으로써 상기 제2 패턴의 홀 직경을 축소하는 축소 공정과,
    상기 홀 직경의 축소한 제2 패턴을 형성하는 상기 포토레지스트층과 상기 절연막을 마스크로 하여 상기 박막을 에칭하는 공정을 구비한 것을 특징으로 하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 절연막은, 산화 실리콘(SiO2), 질화 실리콘(SiN), 산화 알루미늄(Al203), 질화 알루미늄(AIN), 산화 티탄(TiO2), 아몰퍼스 실리콘 중 어느 하나를 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 절연막은, 140℃ 이하의 온도로 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 축소 공정 전에, 상기 제2 패턴을 슬리밍하는 슬리밍 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 웨이퍼 기판 상에 성막된 폴리실리콘막을, 상기 폴리실리콘막에 형성한 적어도 일부가 평행한 제1 패턴을 갖는 포토레지스트에 기초하여 에칭함으로써, 상기 제1 평행 패턴을 갖는 폴리실리콘을 형성하는 공정과,
    상기 폴리실리콘의 제1 패턴을 반사 방지막으로 매립하는 공정과,
    상기 제1 패턴 상에 제2 패턴을 갖는 포토레지스트를 형성하는 공정과,
    상기 포토레지스트 상에 절연막을 형성함으로써 상기 제2 패턴의 홀의 직경을 축소하는 공정과,
    상기 축소한 제2 패턴을 형성하는 상기 포토레지스트와 상기 절연막을 마스크로 하여 상기 홀 바닥의 상기 절연막과 상기 반사 방지막을 에칭하여 상기 폴리실리콘막을 노출시키는 노출 공정과,
    상기 노출 공정에서 얻어진 새로운 홀에 기초하여 상기 폴리실리콘막을 에칭함으로써, 폴리실리콘의 패턴을 형성하는 에칭 공정
    을 구비한 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 절연막은, 산화 실리콘(SiO2), 질화 실리콘(SiN), 산화 알루미늄(Al203), 질화 알루미늄(AIN), 산화 티탄(TiO2), 아몰퍼스 실리콘 중 어느 하나를 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 절연막은, 140℃ 이하의 온도로 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 폴리실리콘 상의 반사 방지막 및 포토레지스트를 애싱과 웨트 세정에 의해 제거하는 공정을 구비한 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 축소 공정 전에, 상기 제2 패턴을 슬리밍하는 슬리밍 공정을 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
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