KR20070107017A - 트리밍과 호환되는 라인 에지 조도 감소 방법 - Google Patents

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KR20070107017A
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마이클 씨. 스메이링
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

라인 에지 조도를 감소시키는 방법으로서, 하부층을 에칭하기 위하여 라인들을 형성하도록 포토레지스트를 패터닝하는 단계, 라인들 사이에 포스트 현상 재료를 증착하는 단계, 라인 에지 조도를 감소시키기 위하여 포스트 현상 재료를 경화시키고 제거하는 단계, 하부층에서 라인들을 트리밍하는 단계 및 그 후 하부층을 에칭하는 단계를 포함한다.

Description

트리밍과 호환되는 라인 에지 조도 감소 방법{LINE EDGE ROUGHNESS REDUCTION COMPATIBLE WITH TRIMMING}
본 발명은 일반적으로 반도체 기판상에 디바이스를 제작하기 위한 방법에 관한 것이다. 보다 상세하게는, 본 발명은 상보적 전계 효과 트랜지스터의 게이트 구조물을 제조하는 방법에 관한 것이다.
초대규모 집적(ULSI: Ultra-large-scale integrated) 회로는 일반적으로 반도체 기판상에 형성되고 전자 디바이스들내에서 다양한 기능들을 수행하기 위하여 협력하는 백만개 이상의 트랜지스터들을 포함한다. 그러한 트랜지스터들은 상보적 금속-산화물-반도체(CMOS) 전계 효과 트랜지스터들을 포함할 수 있다.
CMOS 트랜지스터는 반도체 기판에 형성된 드레인 영역과 소스 영역 사이에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 일반적으로 게이트 유전체 재료상에 형성된 게이트 전극을 포함한다. 게이트 전극은 트랜지스터들을 온 또는 오프시키도록, 드레인과 소스 영역 사이에 형성되는 채널 영역에서 게이트 유전체 아래에 전하 캐리어들의 흐름을 제어한다. 채널과 드레인 및 소스 영역은 본 기술분야에서 총괄적으로 "트랜지스터 접합부"로 참조된다. 트랜지스터 접합부의 치수를 감소시키고, 그러한 트랜지스터들의 동작 속도에 있어서의 증가를 용이하게 하기 위하여 게이트 전극 폭을 감소시키기 위한 일정한 트렌드가 존재한다.
CMOS 트랜지스터 제작 공정에서, 리소그래피 방식으로 패터닝된 마스크는 게이트 전극을 형성하기 위한 에칭 및 증착 공정 동안에 사용된다. 그러나, 트랜지스터 접합부의 치수가 감소함에 따라(예를 들어, 약 100nm 미만의 치수), 종래의 리소그래픽 기술을 사용하여 게이트 전극 폭을 정확하게 형성하는 것은 어렵다.
따라서, 본 기술 분야에서는 감소된 치수를 갖는 전계 효과 트랜지스터의 게이트 구조물을 제작하는 방법이 요구되고 있다.
본 발명은 일반적으로 하부층을 에칭하기 위하여 라인들을 형성하도록 포토레지스트를 패터닝하는 단계, 상기 라인들 사이에 포스트(post) 현상 재료를 증착하는 단계, 라인 에지 조도(roughness)를 감소시키기 위하여 상기 포스트 현상 재료를 경화시키고 제거하는 단계, 하부층에서 라인들을 트리밍하는 단계 및 상기 하부층을 에칭하는 단계를 포함하는 라인 에지 조도를 감소시키기 위한 장치 및 방법을 제공한다.
본 발명의 상기 기술된 특징들이 상세히 이해될 수 있도록, 상기 간략히 기술된 본 발명의 실시예들을 참조로 하여 보다 상세히 설명되며, 실시예들 중 일부는 첨부 도면들에 개시된다. 그러나, 첨부 도면들은 본 발명의 일반적인 실시예들만을 도시할 뿐이고, 따라서, 그것이 본 발명의 범위를 제한하는 것으로 여겨져서는 안 될 것이며, 본 발명은 다른 동일한 효과를 지니는 실시예들을 수용할 수 있다.
도 1은 본 발명에 따른 전계 효과 트랜지스터의 게이트 구조물을 제작하는 방법의 흐름도를 도시한다.
도 2a 내지 도 2j는 도 1의 방법에 따라 형성되는 게이트 구조물을 갖는 기판의 개략적인 횡단면도 및 상부도를 도시한다.
이해를 돕기 위해, 도면들에 공통적인 동일한 구성들을 나타내기 위하여 가능한 경우 동일한 참조 번호가 사용되었다.
그러나, 첨부 도면들은 본 발명의 예시적인 실시예들을 도시할 뿐이며, 따라서 본 발명의 범위를 제한하는 것으로 여겨져서는 안 되고, 본 발명은 동일한 효과를 내는 다른 실시예들을 수용할 수 있다.
본 발명의 실시예들은 감소된 치수를 갖는 기판상에 피쳐들을 제작하기 위한 방법을 제공한다. 상기 피쳐들은 기판의 영역들상에 제1 마스크를 형성함으로써 형성된다. 마스크는 기판상에 증착되고, 그 후, 라인 에지 조도를 감소시키기 위하여 수축 레지스트(shrink resist) 및 트리밍의 사용을 포함하는 리소그래픽 기술들을 사용하여 형성된다. 피쳐들은 마스크에 노출된 기판의 에칭 부분들에 의해 기판상에 형성된다.
본 발명은 기판상의 전계 효과 트랜지스터의 게이트 구조물을 제작하기 위한 방법을 참조로 하여 도식적으로 개시된다. 게이트 구조물은 게이트 유전체층상에 형성된 게이트 전극을 포함한다. 게이트 구조물은 트랜지스터 접합부가 기판상에 형성될 복수의 영역 위에 게이트 유전체층상에 게이트 전극층을 증착시킴으로써 제작된다. 마스크와 같은 하부층은 아래에 개시되는 바와 같이, 트랜지스터 접합부가 형성될 인접 영역들 사이에서 게이트 전극층의 영역상에 형성된다. 게이트 구조물은 하부층을 사용하여 게이트 유전체층에 게이트 전극층을 에칭함으로써 완성된다.
컨포멀하게 형성된 마스크의 두께는 트랜지스터의 게이트 전극들의 폭을 결정하는데 사용된다. 마스크 폭은 리소그래피 공정보다는 증착 공정에 따라 좌우되며, 바람직하게는 30nm 미만의 게이트 폭을 제공한다.
도 1은 본 발명에 따른 게이트 전극을 제작하기 위한 공정 시퀀스(100)의 흐름도를 도시한다. 상기 시퀀스(100)는 전계 효과 트랜지스터(예를 들어, CMOS 트랜지스터)의 제작 동안에 게이트 전극 막 적층물상에 형성되는 공정 단계들을 포함한다.
도 2a 내지 도 2j는 도 1의 공정 시퀀스(100)를 사용하여 거기 형성되는 게이트 전극을 도시하는 기판의 개략적인 횡단면도(도 2a-d, 2f-g, 2i-j) 및 상부도(도 2e 및 2h)의 시퀀스를 도시한다. 본 발명을 가장 잘 이해하기 위하여, 독자는 동시에 도 1 및 2a 내지 2j를 참조해야만 한다. 도 2a 내지 2j에서의 관점은 게이트 전극을 형성하기 위하여 사용되는 개별적인 처리 단계들에 관한 것이다. 서브 공정들 및 리소그래피 루틴(예를 들어, 포토레지스트의 노출 및 현상, 웨이퍼 세정 공정들 및 기타 같은 종류의 것들)은 도 1 및 도 2a-2j에 도시되지 않는다. 도 2a-2j의 이미지들은 일정한 비율로 도시되지 않으며, 도식적인 목적으로 간략화된 다.
공정 시퀀스(100)는 웨이퍼(100)상에 게이트 전극 적층물(202)을 형성함으로써(도 2a) 임의의 막 적층물 형성 단계(12)에서 시작된다(도 1).
게이트 전극 적층물(202)은 유전체층(204)상에 형성된 게이트 전극층(206)을 포함한다. 게이트 전극층(206)은 예를 들어, 약 2000 옹스트롬까지의 두께의 도핑된 폴리실리콘(Si)으로 형성된다. 유전체층(204)은 예를 들어, 약 20 내지 60 옹스트롬의 두께의 실리콘 이산화물(SiO2)로 형성된다. 게이트 유전체층(204)은 선택적으로, 예를 들어, 실리콘 이산화물(SiO2), 하프늄 실리콘 이산화물(HfSiO2) 및 알루미늄 산화물(Al2O3)과 같은 재료의 하나 이상의 층으로, 단일 실리콘 이산화물(SiO2) 층의 두께와 동등한 두께로 구성될 수 있다. 그러나, 게이트 전극 적층물(202)은 다른 재료들로 형성된 층들 또는 상이한 두께를 갖는 층들을 포함할 수 있음을 이해해야만 한다.
게이트 전극 적층물(202)을 포함하는 층들은 원자 층 증착(ALD: atomic layer deposition), 물리적 기상 증착(PVD: physical vapor deposition), 화학적 기상 증착(CVD: chemical vapor deposition), 증발 등의 진공 증착 기술을 사용하여 증착될 수 있다. CMOS 전계 효과 트랜지스터들의 제작은 캘리포니아 산타 클라라에 위치한 어플라이드 머티리얼스사로부터 이용가능한 CENTURA® 플랫폼, ENDURA® 플랫폼의 개별적인 처리 모듈들을 사용하여 실행될 수 있다.
선택적 단계(104)에서(도 1), 공정 시퀀스는 선택적 마스크(208)를 증착하는 단계에 의해 계속된다(도 2b). 선택적 마스크(208)는 게이트 전극층(206)상에 연속하여 형성되는 유전적 반사 방사 코팅(DARC)인 것이 바람직하다. 도식적인 일실시예에서, 선택적 마스크(208)는 약 100 내지 약 300 옹스트롬의 두께의 실리콘 옥시니트라이드(SiON), 실리콘 이산화물(SiO2) 또는 다른 재료를 포함할 수 있다. DARC 선택층(208)은 패터닝 단계 동안에 광의 반사를 최소화하도록 기능한다. 피쳐 크기가 감소됨에 따라, 에칭 마스크 패턴 전사 공정에서의 부정확성이 광 반사와 같은 리소그래픽 공정에 고유한 광학 제한으로 인하여 발생할 수 있다. DARC 선택층(208) 증착 기술이 2000년 6월 8일자로 출원된 공동 양수된 미국 특허 제 6,573,030호 및 2001년 7월 13일 출원된 미국 특허 출원 제 09/905,172호에 개시되며, 이 모든 내용은 본 명세서에 참조로 통합된다.
단계(106)는 포토레지스트를 준비하는 단계(도 1)를 포함하며, 포토레지스트를 증착하는 단계(도 2c) 및포토레지스트를 현상하는 단계(도 2d)를 포함한다. 포토레지스트(212)는 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 및 기타 같은 종류의 것들과 같은 임의의 종래의 증착 기술을 사용하여 형성될 수 있다. 제작은 캘리포니아 산타 클라라에 위치한 어플라이드 머티리얼스사로부터 이용가능한 CENTURA® 플랫폼, ENDURA® 플랫폼의 개별적인 처리 모듈들 및 다른 기판 처리 시스템들을 사용하여 실행될 수 있다.
단계(106)는 도 2d 및 2e에 의해 도시된다. 포토레지스트는 상기 마스크 아래의 재료층(즉, 하부층)상에 패터닝된 마스크(예를 들어, 포토레지스트 마스크)를 형성한 다음, 상기 패터닝된 마스크를 에칭 마스크로서 사용하여 상기 재료층을 에칭함으로써 패터닝된다.
패터닝된 포토레지스트는 일반적으로 형성될 피쳐의 패턴이 광학적으로 포토레지스트층으로 전사될 때, 리소그래픽 공정을 사용하여 제작된다. 예를 들어, 포토레지스트는 UV 광과 비교되고, 포토레지스트의 노출되지 않은 부분들은 산소 애싱(ashing)에 의해 제거되며, 남아 있는 포토레지스트는 패턴을 유지시킨다.
일반적으로, 패터닝된 포토레지스트는 형성될 피쳐와 동일한 임계 치수들을 갖는 엘리먼트들을 포함한다. 그러나, 리소그래픽 공정의 광학 제한은, 엘리먼트의 CD가 리소그래픽 공정의 광학 해상도보다 작을 때, 포토레지스트층으로 피쳐의 치수적으로 정확한 이미지를 전사하지 못하게 할 수 있다.
단계(106)는 디커플링 플라즈마 소스(DPS) Ⅱ, 또는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 이용가능한 CENTURA® 시스템과 같은 에칭 반응기에서 실행될 수 있다. DPS Ⅱ 모듈은 고농도 플라즈마를 생성하기 위하여 2 MHz 유도 플라즈마 소스를 사용한다. 웨이퍼는 13.56 MHz 바이어스 소스에 의해 바이어싱된다. 플라즈마 소스의 디커플링된 성질은 이온 에너지 및 이온 농도의 독립적인 제어를 허용한다. 단계(106)는 도 2e에 도시된 바와 같은 거친 라인 및 도 2d에 도시된 바와 같은 포토레지스트 마스크(212)의 상부도를 초래한다. 포토레지스트 마스크(212)의 측벽들(261)은 도 2e에 도시된 바와 같은 톱니형(jagged) 에지들을 갖는다.
다음으로, 증착 포스트-현상 처리 단계(108)가 수행된다(도 1). 수축 레지 스트층(214)은 예를 들어, 스핀 코팅에 의해 패터닝된 포토레지스트(212)를 완전히 감싸도록(engulf) 증착된다. 수축 레지스트층의 두께는 포토레지스트 마스크(212)를 완전히 감싸기에 충분히 두껍게, 그러나 경화되기에 충분히 얇도록 적절히 선택된다. 몇몇 실시예들에서, 100nm가 적용될 수 있다. 수축 레지스트층은 폴리(메틸아다만틸트리플로로메타크릴레이트(MAFMA)-토르보르네네헥사플루오로이소프로판올(NBHFA))와 같은 수지 및 트리페닐술포늄 나노플레이트와 같은 포토 산성 발생기를 포함할 수 있다. 상기 컴포넌트들은 Fujifilm Arch Co., Ltd로부터 체계화되고 구입될 수 있다. 대안적으로 Tokyo Ohka Kogyo, Ltd. 및 Hitachi, Ltd.는 산성 및 수용성 수지 및 첨가물을 더 포함하는 SAFIER™을 개발해왔다. 또한, RELACS™는 Clariant 및 Mitsubishi Electronics에 의해 개발되었으며, 그로부터 구매 가능하고, 하이드록실계 및 교차 결합 컴포넌트를 갖는 수성 중합체이다.
패터닝된 포토레지스트의 라인 에지 조도를 감소시키는 단계(110)는 도 2g 및 도 2h에 의해 도시된다. 수축 레지스트층은 약 20 내지 약 90초 동안 100℃로 예열하는 단계에 의해 경화되고, 그 후, 포스트 노광 베이킹(bake) 온도는 약 120 내지 약 150℃, 바람직하게는 약 130 내지 약 140℃로 상승된다. 선택적 최종 수축 공정 온도는 172 내지 180℃ 사이에서 60초 동안 조정된다. 일반적으로, 수축 레지스트층을 경화시키는 단계는 100 내지 180℃ 이상으로 실행될 수 있다. 포토레지스트 마스크(212)의 측벽들(262)은 매끄럽게 되고, 수축 레지스트층이 경화되고 트리밍됨에 따라 똑바르게 된다. 2.38 중량 퍼센트 수성 테트라메틸암모늄 하이드록사이드(TMAH) 용액 또는 물과 같은 현상제는 수축 레지스트층을 경화하기 위 해 선택될 수 있다. 물은 선호되는 현상제이다. 다음으로, 기판은 잔여 수축 레지스트를 제거하기 위해 약 20 내지 약 180초 동안, 바람직하게는 60초 동안 탈이온화수로 헹궈질 수 있다. 톱니형 표면에서의 결과 감소는 도 2h에 의해 도시된다.
포토레지스트 트리밍 단계(112)는 도 2i에 의해 도시된다. 도식적인 일실시예에서, 마스크(212)의 폭은 3 내지 200 sccm의 유속으로 수소 브롬화물(HBr)을, 5 내지 100 sccm의 유속으로 산소를(1:30 내지 40:1 범위의 유속의 HBr:O2에 대응하는), 10 내지 200 sccm의 유속으로 탄소 테트라플루오라이드(CF4) 및 아르곤(Ar)을 포함하는 플라즈마를 사용하여 트리밍된다. 플라즈마는 200 내지 약 600W의 플라즈마 전력 및 15 내지 45W의 바이어스 전력, 0 내지 80℃ 사이의 웨이퍼 받침대 온도(wafer pedestal temperature) 및 약 2 내지 30 mTorr의 챔버 압력을 사용하여 발생된다. 포토레지스트 트리밍 단계(112)는 약 20 내지 약 180초 동안 수행된다.
한 포토레지스트 트리밍 공정은 80sccm의 유속의 HBr, 28sccm의 유속의 O2(즉, 약 2.5:1의 HBr:O2), 20sccm의 유속의 Ar, 500W의 플라즈마 전력, 0W의 바이어스 전력 및 4mTorr의 챔버 압력에서 65 섭씨 온도의 웨이퍼 받침대 온도를 사용하여 실행된다.
DARC 및 게이트 전극층을 에칭하는 단계(116)는 도 2j에 의해 도시된다. 단계(116)에서, 에칭 마스크의 패턴은 마스크층(208) 및 게이트 전극층(206)을 통해 전사된다. 단계(116) 동안 마스크층(208)은 플루오르화탄소 가스(예를 들어, 탄소 테트라플루오라이드(CF4), 황 헥사플루오라이드(SF6), 트리플루오로메탄(CHF3) 및 디플루오로메탄(CH2F2))을 사용하여 에칭된다. 따라서, 게이트 전극층(206)은 수소 브롬화물(HBr), 산소(O2) 및 예를 들어, 아르곤(Ar), 헬륨(He) 및 네온(Ne)과 같은 적어도 하나의 불활성 가스를 포함하는 가스(또는 가스 혼합물)를 포함하는 에칭 공정을 사용하여 에칭된다. "가스" 및 "가스 혼합물"이라는 용어는 교환 가능하게 사용된다. 일실시예에서, 단계(116)는 포토레지스트 마스크(212)를 에칭 마스크로서, 게이트 전극층(206)을 에칭 스탑층으로서 사용된다. 대안적으로, 에칭 반응기의 엔드포인트 감지 시스템은 에칭 공정의 종료를 판단하기 위하여 특정 파장에서 플라즈마 방출을 모니터링할 수 있다. 또한, 단계(116)의 두 개 에칭 공정들 모두는 인시튜(in-situ)로 수행될 수 있다(즉, 동일한 에칭 반응기에서).
도식적인 일실시예에서, 실리콘 옥시니트라이드(SiON)를 포함하는 DARC(208)은 40 내지 200sccm의 유속으로 탄소 테트라플루오라이드(CF4), 40 내지200sccm의 유속으로 아르곤(Ar)(즉, 1:5 내지 5:1의 CF4:Ar 유속), 250W 내지 750W의 플라즈마 전력, 0 내지 300의 바이어스 전력을 사용하여 에칭되며, 2 내지 10 mTorr의 챔버 압력에서 40 내지 85℃ 사이의 온도로 웨이퍼 받침대를 유지시킨다. DARC 층(208) 에칭 공정은 3865 옹스트롬에서 플라즈마 방사 스펙트럼의 크기를 관찰함으로써 종결되고, 상기 방사 스펙트럼은 하부 게이트 전극층(206)이 도달된 후에 현저히 하강할 것이며, 이어서 40 퍼센트 이상의 에칭을 수행한다(즉, 방사 스펙트럼의 크기 에서의 관찰된 변화로 이끄는 시간의 40퍼센트 동안 에칭 공정을 계속한다).
예시적인 하나의 실리콘 옥시질화물(SiON) DARC층(208) 에칭 공정은 120 sccm의 유속으로 탄소 테트라 플루오라이드(CF4)를, 120sccm의 유속으로 아르곤(Ar)을(즉, 약 1:1의 CF4:Ar 유속), 360W의 플라즈마 전력, 60W의 바이어스 전력, 약 650℃의 웨이퍼 받침대 온도 및 4mTorr의 챔버 압력을 사용하여 수행된다.
도식적인 일실시예에서, 게이트 전극층(206)은 20 내지 100 sccm에서 수소 브롬화물(HBr), 5 내지 60sccm의 유속에서 산소(O2)(즉, 1:3 내지 20:1의 HBr:O2 유속), 20 내지 100 sccm의 유속에서 아르곤(Ar), 500W 내지 1500W의 플라즈마 전력, 0 내지 300의 바이어스 전력을 사용하여 에칭되며, 2 내지 10mTorr의 챔버 압력에서 40 내지 85 섭씨 온도 사이의 온도로 웨이퍼 받침대를 유지시킨다. 게이트 전극층(206) 에칭 공정은 4835 옹스트롬에서 플라즈마 방사 스펙트럼의 크기를 관찰하는 단계 및 이어서 잔여물을 제거하기 위한 30% 오버 에칭을 수행하는 단계(즉, 방사 스펙트럼의 크기에서의 관찰된 결과까지 이끄는 시간의 30% 동안 에칭 공정을 계속하는 단계)의해 종결된다.
하나의 예시적인 게이트 전극층(206) 에칭 공정은 60sccm의 유속에서 수소 브롬화물(HBr), 20sccm의 유속에서 산소(O2)(즉, 약 3:1의 HBr:O2 유속), 60sccm의 유속에서 AR, 600W의 플라즈마 전력, 100W의 바이어스 전력, 65 섭씨 온도의 웨이퍼 받침대 온도 및 4mTOrr의 압력을 사용하여 수행된다. 그러한 공정은 적어도 20:1의 에칭 방향성을 갖는다. 본 명세서에서 "에칭 방향성"이라는 용어는 게이트 전극층(206)이 측벽들(261)과 같은 수직 표면들 및 수평 표면들상에서 제거되는 에칭 속도의 비율을 개시하기 위해 사용된다. 단계(110) 동안, 에칭 공정의 높은 에칭 방향성은 측방 에칭으로부터 포토레지스트 마스크(212) 및 게이트 전극층(206)의 측벽들(261)을 보호하고, 그의 치수들을 보존한다.
또한 포토레지스트 및 DARC 단계(116)에서, 포토레지스트(212)는 기판(도 2j)으로부터 제거(또는 스트리핑)된다. 일반적으로, 단계(116)는 산소계 케미스트리(chemistry), 예를 들어, 산소 및 질소를 포함하는 가스 혼합물을 사용하는 종래의 포토레지스트 스트리핑 공정을 사용하여 수행된다. 단계(116) 동안, 에칭 케미스트리 및 공정 파라미터들은 보다 명확하게는 게이트 전극층(206)의 치수 및 위치를 보존하기 위하여 높은 에칭 방향성을 제공하도록 선택된다. 도식적인 일실시예에서, 단계(116)는 DPS Ⅱ 모듈을 사용하여 인시튜로 수행된다.
하나의 예시적인 포토레지스트 스트리핑 공정은 60sccm의 유속에서 수소 브롬화물(HBr), 20sccm의 유속에서 산소(O2)(즉, 약 3:1의 HBr:O2 유속), 60sccm의 유속에서 아르곤(Ar), 600W의 플라즈마 전력, 100W의 바이어스 전력, 65 섭씨 온도의 웨이퍼 받침대 온도, 4mTorr의 챔버 압력을 사용하여 수행된다. 상기 압력은 적어도 1:20의 포토레지스트(마스크(212)) 이상의 DARC 막(208)(예를 들어, 실리콘 옥시질화물(SiON))에 대한 에칭 선택성뿐만 아니라, 적어도 10:1의 에칭 방향성을 갖는다.
하나의 예시적인 공정에서, 바닥 반사 방지 코팅(BARC)은 20sccm HBr, 60sccm CF4 및 400W의 플라즈마 전력 및 60W의 바이어스를 갖는 4mTorr에서의 45sccm 산소로 증착된다. 19W DC에서 증착 시간은 35초이다. 트리밍 단계는 바이어스가 30W이고, 시간이 20초인 것을 제외하고 BARC 증착과 동일한 특성으로 수행된다. 다음의 하드마스크 및 하드마스크 에칭 단계에서, 30sccm SF6, 35sccm CH2F2, 45sccm N2 및 200sccm He를 포함하는 가스들의 혼합물은 450W의 플라즈마 전력 및 W DC에서 60W의 바이어스와 함께 4mTorr에서 챔버로 유입된다.
소프트 랜딩(soft landing)은 6mTorr의 압력에서 300sccm HBr 및 6.5sccm O2로 수행된다. 플라즈마 전력은 400W이고, 바이어스는 11W의 DC를 갖는 30W이다. 오버에칭 단계는 70mTorr에서 300sccm HBr, 20sccm HeO2 및 200sccm He로 수행된다. 오버에칭에 대한 플라즈마 전력은 300W이며, 바이어스는 30W, DC는 19W이다.
본 발명은 공정 파라미터들이 본 발명의 정신을 벗어나지 않고 본 명세서에 개시된 내용들을 이용함으로써 본 기술분야의 당업자들에 의해 수용가능한 특징들을 달성하기 위하여 조정될 수 있는 다른 반도체 웨이퍼 처리 시스템을 사용하여 실행될 수 있다.
전술한 논의는 전계 효과 트랜지스터의 제작을 언급하고 있으나, 집적 회로에 사용되는 다른 디바이스들 및 구조물들의 제작도 본 발명으로 이익을 얻을 수 있다.
전술한 내용이 본 발명의 실시예들에 대한 것이나, 본 발명의 다른, 그리고 추가적인 실시예들이 본 발며의 근본적인 범위를 벗어나지 않고 변경될 수 있으며, 본 발명의 범위는 아래의 청구항들에 의해 판단된다.

Claims (18)

  1. 라인 에지 조도를 감소시키는 방법으로서,
    하부층에 라인들을 형성하기 위해 포토레지스트를 패터닝하는 단계;
    상기 라인들 사이에 포스트(post) 현상 재료를 증착하는 단계;
    라인 에지 조도를 감소시키기 위해 상기 포스트 현상 재료를 경화시키고 제거하는 단계;
    상기 하부층에서 상기 라인들을 트리밍하는 단계; 및
    상기 하부층을 에칭하는 단계
    를 포함하는 라인 에지 조도를 감소시키는 방법.
  2. 제1항에 있어서,
    상기 포스트 현상 재료는 수축 레지스트인 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  3. 제1항에 있어서,
    상기 하부층은 게이트 전극에 인접한 마스크인 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  4. 제2항에 있어서,
    상기 수축 레지스트는 폴리(메틸아다만틸트리플루오로메타아크릴레이트(MAFMA)-토르보르네네헥사플루오로이소프로파놀(NBHFA))를 포함하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  5. 제2항에 있어서,
    상기 수축 레지스트는 약 120 내지 약 150℃의 온도에서 경화되는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  6. 제5항에 있어서,
    상기 수축 레지스트는 약 20 내지 약 180초 동안 경화되는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  7. 제1항에 있어서,
    상기 하부층에서 상기 라인들을 트리밍하는 단계는 약 0 내지 약 80℃의 온도에서 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  8. 제7항에 있어서,
    상기 하부층에서 상기 라인들을 트리밍하는 단계는 약 20 내지 약 80초 동안 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  9. 제1항에 있어서,
    상기 포스트 현상 재료는 약 0 내지 약 65℃의 온도 및 약 2 내지 약 10mTorr의 압력에서 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  10. 제9항에 있어서,
    상기 포스트 현상 재료를 제거하는 단계는 약 20 내지 약 180초 동안 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  11. 라인 에지 조도를 감소시키는 방법으로서,
    게이트 전극에 인접하는 하부층을 에칭하기 위하여 라인들을 형성하도록 포토레지스트를 패터닝하는 단계;
    상기 라인들 사이에 수축 레지스트를 증착하는 단계;
    라인 에지 조도를 감소시키기 위하여 상기 수축 레지스트를 경화시키고 제거하는 단계;
    상기 포토레지스트에서 상기 라인들을 트리밍하는 단계; 및
    상기 하부층을 에칭하는 단계
    를 포함하는 라인 에지 조도를 감소시키는 방법.
  12. 제11항에 있어서,
    상기 수축 레지스트는 폴리(메틸아다만틸트리플루오로메타크릴레이트(MAFMA)-토르보르네네헥사플루오로이소프로파놀(NBHFA))를 포함하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  13. 제11항에 있어서,
    상기 수축 레지스트는 약 120 내지 약 150℃의 온도에서 경화되는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  14. 제13항에 있어서,
    상기 쉬링크 레지스트는 약 20 내지 약 180초 동안 경화되는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  15. 제11항에 있어서,
    상기 포토레지스트에서 상기 라인들을 트리밍하는 단계는 0 내지 80℃의 온도에서 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  16. 제15항에 있어서,
    상기 포토레지스트에서 상기 라인들을 트리밍하는 단계는 약 20 내지 약 180초 동안 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  17. 제11항에 있어서,
    상기 수축 레지스트를 제거하는 단계는 0 내지 65℃의 온도 및 약 2 내지 약 10mTorr의 압력에서 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
  18. 제17항에 있어서,
    상기 수축 레지스트는 약 20 내지 약 180초 동안 발생하는 것을 특징으로 하는 라인 에지 조도를 감소시키는 방법.
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