KR100875655B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 주변영역의 CD를 줄이기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 셀영역과 주변영역을 갖는 기판 상에 도전층을 형성하는 단계, 상기 도전층 상에 질화막계 하드마스크를 형성하는 단계, 상기 질화막계 하드마스크 상에 마스크패턴을 형성하는 단계, 상기 질화막계 하드마스크를 식각하는 단계, 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 질화막계 하드마스크를 트리밍시키는 단계, 상기 마스크패턴 및 감광막패턴을 제거하는 단계, 상기 도전층을 식각하여 패턴을 형성하는 단계를 포함하여 간단한 마스크공정만을 추가함으로써 셀영역과 주변영역의 CD를 조절할 수 있고, 또 다른 실시예로 PMOS영역의 CD를 조절할 수 있는 효과가 있다.
바이어스, PMOS, 포지티브 경사, 트리밍

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 3f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4f는 본 발명의 바람직한 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 5a 내지 도 5f는 본 발명의 바람직한 제4실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 기판
202 : 피식각층
203 : 질화막계 하드마스크
204 : 마스크패턴
205 : 감광막패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 패턴 형성방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 게이트패턴을 형성함에 있어서, 고속소자를 형성하기 위해서는 주변영역의 임계치수(Critical Demention, 이하 CD라고 한다)를 더 작게 형성할 필요성이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 반도체 기판(101) 상에 폴리실리콘(102)과 게이트하드마스크용 질화막(103)을 형성하고, 질화막(103) 상에 셀영역과 주변영역에 각각의 패턴영역을 오픈시키는 감광막패턴(104)을 형성한다.
도 1b에 도시된 바와 같이, 질화막(103)을 식각한다.
위와 같이, 종래 기술은 셀영역과 주변영역에 각각의 패턴영역을 오픈시키는 감광막패턴(104)을 형성하여 식각함으로써 게이트패턴을 형성한다.
그러나, 종래 기술은 셀영역의 질화막(103)은 수직프로파일로 식각되는데 반하여 주변영역의 질화막(103)은 경사프로파일('Ｓ')을 갖고 식각되어 주변영역의 게이트패턴의 CD가 넓어지는 문제점이 있다. 즉, 셀영역과 주변영역의 패턴밀도(Pattern Density)가 다르고 특히, 패턴 사이의 간격이 넓은 주변영역에서는 로딩효과가 발생하여 질화막(103) 식각시 발생한 폴리머가 질화막(103)의 측벽에 쌓여서 경사프로파일이 형성된다.
특히, 셀영역과 주변영역을 한번의 마스크작업으로 게이트패턴을 형성하기 때문에 셀영역과 주변영역의 CD 타겟(Targer)을 모두 만족 시킬 수 없고, 주변영역 패턴의 형태의 다양성 때문에 일정 사이즈(size) 이하로 줄이기 어려운 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역과 주변영역의 CD를 조절하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 셀영역과 주변영역을 갖는 기판 상에 도전층을 형성하는 단계, 상기 도전층 상에 질화막계 하드마스크를 형성하는 단계, 상기 질화막계 하드마스크 상에 마스크패턴을 형성하는 단계, 상기 질화막계 하드마스크를 식각하는 단계, 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 질화막계 하드마스크를 트리밍시키는 단계, 상기 마스크패턴 및 감광막패턴을 제거하는 단계, 상기 도전층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, NMOS영역과 PMOS영역을 갖는 기판 상에 상기 NMOS영역에는 N형 폴리실리콘, 상기 PMOS영역에는 P형 폴리실리콘을 형성하는 단계, 상기 N형 및 P형 폴리실리콘 상에 금속전극층을 형성하는 단계, 상기 금속전극층 상에 게이트하드마스크패턴을 형성하는 단계, 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 PMOS영역의 게이트하드마스크패턴을 트리밍시키는 단계, 상기 감광막패턴을 제거하는 단계, 상기 게이트하드마스크패턴으로 상기 금속층, N형 및 P형 폴리실리콘을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, NMOS영역과 PMOS영역을 갖는 기판 상에 상기 NMOS영역에는 N형 폴리실리콘, 상기 PMOS영역에는 P형 폴리실리콘을 형성하는 단계, 상기 N형 및 P형 폴리실리콘 상에 금속전극층을 형성하는 단계, 상기 금속전극층 상에 게이트하드마스크를 형성하는 단계, 상기 게이트하드마스크 상에 게이트패턴 영역이 정의된 버퍼층을 형성하는 단계, 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 PMOS영역의 버퍼층을 트리밍시키는 단계, 상기 감광막패턴을 제거하는 단계, 상기 버퍼층으로 상기 금속층, N형 및 P형 폴리실리콘을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
실시예 1
도 2a 내지 도 2e는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(201) 상에 피식각층(202)을 형성한다. 여기서, 기판(201)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 피식각층(202)은 게이트전극 또는 비트라인전극으로 사용하기 위한 것으로, 폴리실리콘(Poly Silicon), 금속 또는 금속실리사이드로 형성할 수 있고, 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드일 수 있다.
이어서, 피식각층(202) 상에 질화막계 하드마스크(203)를 형성한다. 여기서, 질화막계 하드마스크(203)는 실리콘질화막으로 형성할 수 있다.
이어서, 질화막계 하드마스크(203) 상에 마스크패턴(204)을 형성한다. 여기서, 마스크패턴(204)은 셀영역 및 주변영역의 패턴 형성영역을 정의하기 위한 것으로, 비정질카본으로 형성할 수 있다. 마스크패턴(204)은 질화막계 하드마스크(203) 상에 비정질카본을 형성하고, 비정질카본 상에 감광막을 코팅한 후 노광 및 현상으로 패턴 형성영역이 정의되도록 패터닝하고, 비정질카본을 식각한 후 감광막을 스트립하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 질화막계 하드마스크(203)를 식각한다. 이때, 주변영역의 질화막계 하드마스크(203)는 로딩효과 등으로 인해 예정된 패턴의 폭보다 넓게 형성될 수 있다.
이어서, 질화막계 하드마스크(203)를 포함하는 셀영역 상부에 감광막패턴(205)을 형성한다. 여기서, 감광막패턴(205)은 질화막계 하드마스크(203)를 포함하는 결과물의 전면에 감광막을 코팅하고 노광 및 현상으로 주변영역이 오픈되도록 패터닝하여 형성할 수 있다.
도 2c에 도시된 바와 같이, 주변영역의 질화막계 하드마스크(203)를 트리밍한다. 여기서, 트리밍은 플라즈마 식각으로 실시하고, 플라즈마 식각은 CF4, CHF3 및 O2의 혼합가스를 사용하여 실시할 수 있다.
따라서, 셀영역의 질화막계 하드마스크(203)는 감광막패턴(205)으로 보호되고, 주변영역의 질화막계 하드마스크(203)는 트리밍되어 폭을 줄일 수 있다. 또한, 질화막계 하드마스크(203) 상부의 마스크패턴(204)은 질화막계 하드마스크(203)의 트리밍 시에 질화막계 하드마스크(203)의 상부 어택(Attack)을 방지하여 손실을 방지할 수 있다.
이하, 트리밍된 질화막계 하드마스크(203)를 '질화막계 하드마스크(203A)' 라고 한다.
도 2d에 도시된 바와 같이, 감광막패턴(205) 및 마스크패턴(204)을 제거한다. 여기서, 감광막패턴(205)과 마스크패턴(204)은 산소스트립공정을 통해서 동시 에 제거될 수 있다.
도 2e에 도시된 바와 같이, 피식각층(202)을 식각하여 피식각층(202)과 질화막계 하드마스크(203A)가 적층된 패턴을 형성한다. 여기서, 패턴은 게이트패턴 또는 비트라인패턴일 수 있다.
위와 같이, 도 2c에서 주변영역의 질화막계 하드마스크(203A)에 트리밍을 실시하여 CD를 감소시킴으로써 셀영역과 주변영역간의 CD를 조절할 수 있고, 주변영역의 질화막계 하드마스크(203A) 식각시 예정된 폭보다 넓은 폭으로 형성되는 것을 방지할 수 있다.
또한, 본 발명의 바람직한 제1실시예는 PMOS영역의 P형 폴리실리콘에서도 적용가능하다. 이하, 실시예 2 내지 4는 PMOS영역에서 P형 폴리실리콘의 CD가 증가하는 것을 방지하기 위한 반도체 소자의 제조방법에 대해 기술하기로 한다.
실시예 2
도 3a 내지 3f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(301) 상에 NMOS영역에는 N형 폴리실리콘(302A), PMOS영역에는 P형 폴리실리콘(302B)을 각각 형성한다. 여기서, 기판(301)은 DRAM공정이 진행되는 반도체 기판일 수 있고, NMOS영역은 셀영역과 주변영역의 NMOS영역일 수 있다. 본 발명이 실시예에서는 NMOS영역으로 셀영역을 도시하기로 한다.
또한, N형 폴리실리콘(302A)과 P형 폴리실리콘(302B)은 NMOS영역과 PMOS영역의 폴리실리콘에 각각 N형 또는 P형 불순물을 이온주입하여 형성할 수 있다. 또는 NMOS영역에는 N형 폴리실리콘(302A)을 PMOS영역에는 P형 폴리실리콘(302B)을 직접형성할 수 있다. 특히, N형 불순물은 인(Ph) 또는 비소(As)일 수 있고, P형 불순물은 보론(B)일 수 있다.
이어서, N형 및 P형 폴리실리콘(302A, 302B) 상에 금속전극(303) 및 게이트하드마스크(304)를 형성한다. 여기서, 금속전극(303)은 배리어메탈과 금속층의 적층구조일 수 있고, 금속층은 텅스텐일 수 있다. 또한, 게이트하드마스크(304)는 질화막일 수 있다.
이어서, 게이트하드마스크(304) 상에 비정질카본(305, Amorphous Carbon), SiON(306) 및 반사방지막(307, Bottom Anti Reflection Coating)을 차례로 형성한다. 여기서, 비정질카본(305)은 게이트하드마스크(304)를 식각하기 위한 하드마스크, SiON(306)은 비정질카본(305)을 식각하기 위한 하드마스크, 반사방지막(307)은 후속 제1감광막패턴 형성시 반사방지 역할을 하기 위한 것이다.
이어서, 반사방지막(307) 상에 게이트패턴 영역을 정의하는 제1감광막패턴(308A, 308B)을 형성한다. 여기서, 제1감광막패턴(308A, 308B)은 반사방지막(307) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴 영역이 정의되도록 패터닝하여 형성한다. 특히, 제1감광막패턴(308A, 308B)은 NMOS영역과 PMOS영역에서 각각 원하는 DICD(Develope Inspection Critical Dimension)를 갖도록 패터닝하여 형성한다.
도 3b에 도시된 바와 같이, 반사방지막(307), SiON(306), 비정질카본(305) 및 게이트하드마스크(304)를 차례로 식각한다.
여기서, 제1감광막패턴(308A, 308B), 반사방지막(307) 및 SiON(306)은 게이트하드마스크(304)의 식각이 완료되는 시점에서 모두 소실되어 비정질카본(305)만 잔류한다.
도 3c에 도시된 바와 같이, PMOS영역을 오픈시키는 제2감광막패턴(309)을 형성한다. 여기서, 제2감광막패턴(309)은 비정질카본(305)을 포함하는 기판 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성할 수 있다. 특히, 제2감광막패턴(309)은 N형 및 P형 폴리실리콘(302A, 302B) 형성시 각각의 NMOS영역 또는 PMOS영역을 오픈시키는 마스크와 동일한 패터닝을 실시하여 형성할 수 있다.
따라서, 제2감광막패턴(309)에 의해 PMOS영역만 오픈된다.
도 3d에 도시된 바와 같이, PMOS영역의 게이트하드마스크(304)를 트리밍(Trimming)시킨다. 여기서, 트리밍은 플라즈마식각으로 실시하되 CF4, CHF3 및 O2의 혼합가스를 사용한 플라즈마로 실시한다.
이때, 식각시간에 따라 게이트하드마스크(304)의 CD(Critical Dimension)이 감소되고, 하부 금속전극(303)은 식각선택비를 갖기 때문에 손실되지 않는다. 또한, 게이트하드마스크(304) 상에 비정질카본(305)이 트리밍시 게이트하드마스크(304)의 상부를 보호하여 트리밍으로 인한 어택(Attack)을 방지할 수 있다.
이하, 트리밍된 게이트하드마스크(304)를 '게이트하드마스크(304A)' 라고 한 다.
도 3e에 도시된 바와 같이, 제2감광막패턴(309)을 제거한다. 여기서, 제2감광막패턴(309)은 산소플라즈마로 스트립할 수 있다. 제2감광막패턴(309) 제거시 비정질카본(305)도 함께 제거된다.
도 3f에 도시된 바와 같이, 게이트하드마스크(304, 304A)로 금속전극(303), N형 및 P형 폴리실리콘(302A, 302B)을 식각하여 게이트패턴을 형성한다.
이때, P형 폴리실리콘(302B)이 포지티브 경사(Positive Slope)을 갖고 식각되어도 도 3d에서 게이트하드마스크(304A)를 트리밍하여 CD를 감소시켰기 때문에 바이어스의 증가가 크지 않다.
실시예 3
도 4a 내지 도 4f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(401) 상에 NMOS영역에는 N형 폴리실리콘(402A), PMOS영역에는 P형 폴리실리콘(402B)을 각각 형성한다. 여기서, 기판(401)은 DRAM공정이 진행되는 반도체 기판일 수 있고, NMOS영역은 셀영역과 주변영역의 NMOS영역일 수 있다. 본 발명이 실시예에서는 NMOS영역으로 셀영역을 도시하기로 한다.
또한, N형 폴리실리콘(402A)과 P형 폴리실리콘(402B)은 NMOS영역과 PMOS영역의 폴리실리콘에 각각 N형 또는 P형 불순물을 이온주입하여 형성할 수 있다. 또는 NMOS영역에는 N형 폴리실리콘(402A)을 PMOS영역에는 P형 폴리실리콘(402B)을 직접형성할 수 있다. 특히, N형 불순물은 인(Ph) 또는 비소(As)일 수 있고, P형 불순물은 보론(B)일 수 있다.
이어서, N형 및 P형 폴리실리콘(402A, 402B) 상에 금속전극(403) 및 게이트하드마스크(404)를 형성한다. 여기서, 금속전극(403)은 배리어메탈과 금속층의 적층구조일 수 있고, 금속층은 텅스텐일 수 있다. 또한, 게이트하드마스크(404)는 질화막일 수 있다.
이어서, 게이트하드마스크(404) 상에 비정질카본(405, Amorphous Carbon), SiON(406), 버퍼층(407) 및 반사방지막(408, Bottom Anti Reflection Coating)을 차례로 형성한다. 여기서, 비정질카본(405)은 게이트하드마스크(404)를 식각하기 위한 하드마스크, SiON(406)은 비정질카본(405)을 식각하기 위한 하드마스크, 반사방지막(408)은 후속 제1감광막패턴 형성시 반사방지 역할을 하기 위한 것이다.
특히, 버퍼층(407)은 초기공정에서 PMOS영역의 CD를 감소시키기 위한 것으로, SiON(406)과 식각선택비를 갖는 물질로 형성하되 폴리실리콘, 텅스텐 및 텅스텐실리사이드의 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 반사방지막(408) 상에 게이트패턴 영역을 정의하는 제1감광막패턴(409A, 409B)을 형성한다. 여기서, 제1감광막패턴(409A, 409B)은 반사방지막(408) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴 영역이 정의되도록 패터닝하여 형성한다. 특히, 제1감광막패턴(409A, 409B)은 NMOS영역과 PMOS영역에서 각각 원하는 DICD(Develope Inspection Critical Dimension)를 갖도록 패터닝하 여 형성한다.
이어서, 반사방지막(408) 및 버퍼층(407)을 식각한다. 여기서, 식각은 플라즈마 식각을 실시할 수 있다.
도 4b에 도시된 바와 같이, 제1감광막패턴(409A, 409B) 및 반사방지막(408)을 제거한다. 여기서, 제1감광막패턴(409A, 409B) 및 반사방지막(408)의 제거는 산소플라즈마를 사용하여 스트립할 수 있다.
이어서, 세정공정(Cleaning)을 실시한다.
이어서, PMOS영역을 오픈시키는 제2감광막패턴(410)을 형성한다. 여기서, 제2감광막패턴(410)은 버퍼층(407)을 포함하는 기판 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성할 수 있다. 특히, 제2감광막패턴(410)은 N형 및 P형 폴리실리콘(402A, 402B) 형성시 각각의 NMOS영역 또는 PMOS영역을 오픈시키는 마스크와 동일한 패터닝을 실시하여 형성할 수 있다.
따라서, 제2감광막패턴(410)에 의해 PMOS영역만 오픈된다.
도 4c에 도시된 바와 같이, 버퍼층(407)을 트리밍시킨다. 여기서, 트리밍은 버퍼층(407)의 종류에 따라 다른 가스를 사용하여 실시한다. 즉, 버퍼층(407)이 폴리실리콘일 경우 HBr, Cl2 및 O2의 혼합가스를 사용하여 실시하고, 버퍼층(407)이 텅스텐 또는 텅스텐실리사이드일 경우 NF3 또는 SF6와 Cl2 및 N2의 혼합가스를 사용하여 실시할 수 있다.
이때, 식각시간에 따라 버퍼층(407)의 CD(Critical Dimension)이 감소되고, 하부 SiON(406)은 식각선택비를 갖기 때문에 손실되지 않는다.
이하, 트리밍된 버퍼층(407)을 '버퍼층(407A)' 이라고 한다.
도 4d에 도시된 바와 같이, 제2감광막패턴(410)을 제거한다. 여기서, 제2감광막패턴(410)은 산소플라즈마로 스트립할 수 있다.
이어서, 세정공정을 실시한다.
도 4e에 도시된 바와 같이, SiON(406), 비정질카본(405) 및 게이트하드마스크(404)를 차례로 식각한다.
여기서, 버퍼층(407) 및 SiON(406)은 게이트하드마스크(404)의 식각이 완료되는 시점에서 모두 소실되어 비정질카본(405)만 잔류한다.
도 4f에 도시된 바와 같이, 비정질카본(405)을 제거한다. 여기서, 비정질카본(405)은 산소플라즈마로 스트립할 수 있다.
이어서, 세정공정(Cleaning)을 실시한다.
이어서, 금속전극(403), N형 및 P형 폴리실리콘(402A, 402B)을 식각하여 게이트패턴을 형성한다.
이때, P형 폴리실리콘(402B)이 포지티브 경사(Positive Slope)을 갖고 식각되어도 도 4c에서 버퍼층(407A)을 트리밍하여 CD를 감소시킨 후 패터닝을 진행하였기 때문에 바이어스의 증가가 크지 않다.
실시예 4
도 5a 내지 도 5f는 본 발명의 바람직한 제3실시예에 따른 반도체 소자의 제 조방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(501) 상에 NMOS영역에는 N형 폴리실리콘(502A), PMOS영역에는 P형 폴리실리콘(502B)을 각각 형성한다. 여기서, 기판(501)은 DRAM공정이 진행되는 반도체 기판일 수 있고, NMOS영역은 셀영역과 주변영역의 NMOS영역일 수 있다. 본 발명이 실시예에서는 NMOS영역으로 셀영역을 도시하기로 한다.
또한, N형 폴리실리콘(502A)과 P형 폴리실리콘(502B)은 NMOS영역과 PMOS영역의 폴리실리콘에 각각 N형 또는 P형 불순물을 이온주입하여 형성할 수 있다. 또는 NMOS영역에는 N형 폴리실리콘(502A)을 PMOS영역에는 P형 폴리실리콘(502B)을 직접형성할 수 있다. 특히, N형 불순물은 인(Ph) 또는 비소(As)일 수 있고, P형 불순물은 보론(B)일 수 있다.
이어서, N형 및 P형 폴리실리콘(502A, 502B) 상에 금속전극(503) 및 게이트하드마스크(504)를 형성한다. 여기서, 금속전극(503)은 배리어메탈과 금속층의 적층구조일 수 있고, 금속층은 텅스텐일 수 있다. 또한, 게이트하드마스크(504)는 질화막일 수 있다.
이어서, 게이트하드마스크(504) 상에 버퍼층(505), 비정질카본(506, Amorphous Carbon), SiON(507) 및 반사방지막(508, Bottom Anti Reflection Coating)을 차례로 형성한다. 여기서, 비정질카본(506)은 버퍼층(505)을 식각하기 위한 하드마스크, SiON(507)은 비정질카본(506)을 식각하기 위한 하드마스크, 반사방지막(508)은 후속 제1감광막패턴 형성시 반사방지 역할을 하기 위한 것이다.
특히, 버퍼층(505)은 PMOS영역의 CD를 감소시키기 위한 것으로, 게이트하드마스크(504)에 직접 트리밍을 실시하는데 드는 부담을 줄일 수 있다. 버퍼층(505)은 게이트하드마스크(504)와 식각선택비를 갖는 물질로 형성하되 폴리실리콘, 텅스텐 및 텅스텐실리사이드의 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 반사방지막(508) 상에 게이트패턴 영역을 정의하는 제1감광막패턴(509A, 509B)을 형성한다. 여기서, 제1감광막패턴(509A, 509B)은 반사방지막(508) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴 영역이 정의되도록 패터닝하여 형성한다. 특히, 제1감광막패턴(509A, 509B)은 NMOS영역과 PMOS영역에서 각각 원하는 DICD(Develope Inspection Critical Dimension)를 갖도록 패터닝하여 형성한다.
도 5b에 도시된 바와 같이, 반사방지막(508), SiON(507), 비정질카본(506) 및 버퍼층(505)을 차례로 식각한다.
여기서, 제1감광막패턴(509A, 509B), 반사방지막(508) 및 SiON(507)은 버퍼층(505)의 식각이 완료되는 시점에도 모두 소실되어 비정질카본(506)만 잔류한다.
도 5c에 도시된 바와 같이, 비정질카본(506)을 제거한다. 여기서, 비정질카본(506)은 산소플라즈마로 스트립할 수 있다.
이어서, 세정공정(Cleaning)을 실시한다.
이어서, PMOS영역을 오픈시키는 제2감광막패턴(510)을 형성한다. 여기서, 제2감광막패턴(510)은 버퍼층(505)을 포함하는 기판 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 형성할 수 있다. 특히, 제2감광막패턴(510)은 N형 및 P형 폴 리실리콘(502A, 502B) 형성시 각각의 NMOS영역 또는 PMOS영역을 오픈시키는 마스크와 동일한 패터닝을 실시하여 형성할 수 있다.
따라서, 제2감광막패턴(510)에 의해 PMOS영역만 오픈된다.
도 5d에 도시된 바와 같이, 버퍼층(505)을 트리밍시킨다. 여기서, 트리밍은 버퍼층(505)의 종류에 따라 다른 가스를 사용하여 실시한다. 즉, 버퍼층(505)이 폴리실리콘일 경우 HBr, Cl2 및 O2의 혼합가스를 사용하여 실시하고, 버퍼층(505)이 텅스텐 또는 텅스텐실리사이드일 경우 NF3 또는 SF6와 Cl2 및 N2의 혼합가스를 사용하여 실시할 수 있다.
이때, 식각시간에 따라 버퍼층(505)의 CD(Critical Dimension)이 감소되고, 하부 게이트하드마스크(504)는 식각선택비를 갖기 때문에 손실되지 않는다.
이하, 트리밍된 버퍼층(505)을 '버퍼층(505A)' 이라고 한다.
도 5e에 도시된 바와 같이, 제2감광막패턴(510)을 제거한다. 여기서, 제2감광막패턴(510)은 산소플라즈마로 스트립할 수 있다.
이어서, 세정공정을 실시한다.
이어서, 게이트하드마스크(504)를 식각한다.
도 5f에 도시된 바와 같이, 금속전극(503), N형 및 P형 폴리실리콘(502A, 502B)을 식각하여 게이트패턴을 형성한다.
이때, P형 폴리실리콘(502B)이 포지티브 경사(Positive Slope)을 갖고 식각되어도 도 5d에서 버퍼층(505A)을 트리밍하여 CD를 감소시킨 후 게이트하드마스 크(504)의 식각을 진행하였기 때문에 바이어스의 증가가 크지 않다.
여기서, 버퍼층(407)은 게이트패턴의 형성이 완료되는 시점에서 모두 소실되거나, 게이트하드마스크(504) 식각 후 금속전극(503)을 식각하기 전에 제거할 수 있다.
본 발명은 셀영역과 주변영역의 패턴밀도 차이로 인해 증가되는 주변영역에 감광막패턴을 추가형성하여 주변영역의 하드마스크를 트리밍함으로써 셀영역과 주변영역의 CD를 조절할 수 있는 장점이 있다.
또한, NMOS영역 및 PMOS영역의 게이트패턴 형성에 있어서 P형 폴리실리콘에 의해 바이어스(Bias)가 증가되는 PMOS영역을 오픈시키는 감광막패턴을 형성하여 트리밍공정을 실시함으로써 PMOS영역의 CD를 조절할 수 있는 장점이 있다.
또한, 본 발명은 게이트하드마스크를 트리밍하거나, 버퍼층을 추가 증착한 후 트리밍을 실시하여 CD를 조절하고 게이트패턴을 형성함으로써 간단한 마스크공정만으로도 충분히 PMOS영역의 CD를 조절할 수 있는 장점이 있다.
또한, 본 발명은 PMOS영역의 CD만 선택적으로 조절함으로써 PMOS영역의 P형 폴리실리콘이 포지티브 경사를 갖고 식각되어도 바이어스 증가가 크지 않은 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 간단한 마스크공정만을 추가함으로써 셀영역과 주변영역의 CD를 조절할 수 있고, 또 다른 실시예로 PMOS영역의 CD를 조절할 수 있는 효과가 있다.

Claims (17)

  1. 셀영역과 주변영역을 갖는 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상에 질화막계 하드마스크를 형성하는 단계;
    상기 질화막계 하드마스크 상에 마스크패턴을 형성하는 단계;
    상기 질화막계 하드마스크를 식각하는 단계;
    상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 질화막계 하드마스크를 트리밍시키는 단계;
    상기 마스크패턴 및 감광막패턴을 제거하는 단계; 및
    상기 도전층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 질화막계 하드마스크는 실리콘질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 질화막계 하드마스크를 트리밍시키는 단계는,
    플라즈마 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 플라즈마 식각은 CF4, CHF3 및 O2의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 도전층은 폴리실리콘, 금속 또는 금속실리사이드의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 패턴은 게이트패턴 또는 비트라인패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. NMOS영역과 PMOS영역을 갖는 기판 상에 상기 NMOS영역에는 N형 폴리실리콘, 상기 PMOS영역에는 P형 폴리실리콘을 형성하는 단계;
    상기 N형 및 P형 폴리실리콘 상에 금속전극층을 형성하는 단계;
    상기 금속전극층 상에 게이트하드마스크패턴을 형성하는 단계;
    상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 PMOS영역의 게이트하드마스크패턴을 트리밍시키는 단계;
    상기 감광막패턴을 제거하는 단계; 및
    상기 게이트하드마스크패턴으로 상기 금속층, N형 및 P형 폴리실리콘을 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 게이트하드마스크패턴을 형성하는 단계는,
    상기 금속전극층 상에 게이트하드마스크질화막을 형성하는 단계;
    상기 게이트하드마스크질화막 상에 비정질카본, SiON 및 반사방지막을 순차로 형성하는 단계;
    상기 반사방지막 상에 게이트패턴 영역을 정의하는 마스크패턴을 형성하는 단계;
    상기 반사방지막, SiON, 비정질카본 및 게이트하드마스크질화막을 차례로 식각하는 단계; 및
    상기 비정질카본을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 반사방지막, SiON, 비정질카본 및 게이트하드마스크질화막을 차례로 식각하는 단계에서,
    마스크패턴, 반사방지막 및 SiON은 모두 소실되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 게이트하드마스크패턴을 트리밍시키는 단계는,
    CF4, CHF3 및 O2의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. NMOS영역과 PMOS영역을 갖는 기판 상에 상기 NMOS영역에는 N형 폴리실리콘, 상기 PMOS영역에는 P형 폴리실리콘을 형성하는 단계;
    상기 N형 및 P형 폴리실리콘 상에 금속전극층을 형성하는 단계;
    상기 금속전극층 상에 게이트하드마스크를 형성하는 단계;
    상기 게이트하드마스크 상에 게이트패턴 영역이 정의된 버퍼층을 형성하는 단계;
    상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 PMOS영역의 버퍼층을 트리밍시키는 단계;
    상기 감광막패턴을 제거하는 단계; 및
    상기 버퍼층으로 상기 게이트하드마스크, 금속전극층, N형 및 P형 폴리실리콘을 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 게이트패턴 영역이 정의된 버퍼층을 형성하는 단계는,
    상기 게이트하드마스크 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 비정질카본, SiON 및 반사방지막을 순차로 형성하는 단계;
    상기 반사방지막 상에 게이트패턴 영역을 정의하는 마스크패턴을 형성하는 단계;
    상기 반사방지막, SiON, 비정질카본 및 버퍼층을 차례로 식각하는 단계; 및
    상기 비정질카본을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 버퍼층을 형성하기 전에,
    비정질카본 및 SiON을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서,
    상기 게이트패턴 영역이 정의된 버퍼층을 형성하는 단계는,
    상기 게이트하드마스크 상에 비정질카본 및 SiON을 형성하는 단계;
    상기 SiON 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 게이트패턴 영역을 정의하는 마스크패턴을 형성하는 단계;
    상기 반사방지막, 버퍼층, SiON 및 비정질카본을 차례로 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 버퍼층은 폴리실리콘, 텅스텐 및 텅스텐실리사이드의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 버퍼층을 트리밍시키는 단계는,
    상기 버퍼층이 폴리실리콘이고, HBr, Cl2 및 O2의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 버퍼층을 트리밍시키는 단계는,
    상기 버퍼층이 텅스텐 또는 텅스텐실리사이드이고, NF3, Cl2 및 N2의 혼합가스 또는 SF6, Cl2 및 N2의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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