KR102576706B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 기판 상부에 물질층과 마스크 패턴을 형성하는 단계; 상기 물질층 및 마스크 패턴을 구비하는 기판을 식각 챔버 내의 정전척에 로딩하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 물질층을 건식 식각하여 물질 패턴을 형성하는 단계를 포함한다. 상기 물질층을 건식 식각하는 단계는, 상기 기판에 대해 수평 방향으로 상기 물질 패턴의 측면 과도 식각 조절을 위해 상기 식각 챔버의 압력을 조절하는 단계; 및 상기 기판에 대해 수직 방향으로 상기 물질 패턴의 미 식각 조절을 위해 상기 정전척의 온도를 조절하는 단계를 포함한다. 상기 물질층을 건식 식각하는 단계에 이용되는 식각 가스는 주 식각 가스, 보조 식각 가스 및 불활성 가스를 포함하고, 상기 물질층을 건식 식각하는 단계는 상기 식각 챔버에 유입되는 불활성 가스에 대한 주 식각 가스와 보조 식각 가스의 농도를 조절하는 것을 포함하고, 상기 물질층은 폴리실리콘층으로 형성하고, 및 상기 폴리실리콘층으로 구성된 물질층을 건식 식각하는데 이용되는 식각 가스는 상기 폴리실리콘층과 반응하는 상기 주 식각 가스, 상기 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 상기 보조 식각 가스, 및 상기 주 식각 가스와 상기 보조 식각 가스의 농도 조절을 위한 상기 불활성 가스를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 물질층을 건식 식각하여 물질 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 계속적으로 감소하고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조할 때 사진 공정 마진(photo process margin)이 작아 미세한 물질 패턴을 형성하기가 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 사진 공정 마진이 작더라도 미세한 물질 패턴을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 데에 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상부에 물질층과 마스크 패턴을 형성하는 단계; 상기 물질층 및 마스크 패턴을 구비하는 기판을 식각 챔버 내의 정전척에 로딩하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 물질층을 건식 식각하여 물질 패턴을 형성하는 단계를 포함한다. 상기 물질층을 건식 식각하는 단계는, 상기 기판에 대해 수평 방향으로 상기 물질 패턴의 측면 과도 식각 조절을 위해 상기 식각 챔버의 압력을 조절하는 단계; 및 상기 기판에 대해 수직 방향으로 상기 물질 패턴의 미 식각 조절을 위해 상기 정전척의 온도를 조절하는 단계를 포함한다. 상기 물질층을 건식 식각하는 단계에 이용되는 식각 가스는 주 식각 가스, 보조 식각 가스 및 불활성 가스를 포함하고, 상기 물질층을 건식 식각하는 단계는 상기 식각 챔버에 유입되는 불활성 가스에 대한 주 식각 가스와 보조 식각 가스의 농도를 조절하는 것을 포함하고, 상기 물질층은 폴리실리콘층으로 형성하고, 및 상기 폴리실리콘층으로 구성된 물질층을 건식 식각하는데 이용되는 식각 가스는 상기 폴리실리콘층과 반응하는 상기 주 식각 가스, 상기 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 상기 보조 식각 가스, 및 상기 주 식각 가스와 상기 보조 식각 가스의 농도 조절을 위한 상기 불활성 가스를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 기판에 콘택홀을 형성하는 단계와 상기 콘택홀 내에 상기 물질층을 매립하는 단계를 포함하고, 상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 콘택홀의 일측벽에서 떨어져 상기 콘택홀 바닥에 접촉하여 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 기판에 분리 트렌치를 형성하는 단계, 및 상기 분리 트렌치 내부 및 기판 상에 분리 절연층을 형성하여 액티브 패턴들을 형성하는 단계와, 상기 분리 트렌치 내에 상기 물질층을 매립하는 단계를 포함하고, 상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 분리 트렌치의 일 측벽에서 떨어져 상기 분리 트렌치의 바닥에 접촉하여 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 기판 상부에 서로 떨어져 있는 복수개의 패턴들 및 상기 패턴들 사이의 패턴홀을 형성하는 단계와, 상기 패턴홀 내에 상기 물질층을 매립하는 단계를 포함하고, 상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 패턴홀의 일 측벽에서 떨어져 상기 패턴홀의 바닥에 접촉하여 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 물질층을 건식 식각할 때, 상기 식각 챔버의 압력은 30mTorr 내지 100mTorr로 조절하고, 상기 정전척의 온도는 40℃ 내지 90℃로 조절할 수 있다.
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삭제
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 주 식각 가스는 브롬화 수소(HBr), 염소(Cl2) 및 그 조합중 어느 하나를 이용하고, 상기 보조 식각 가스는 질소(N2), 산소(O2) 및 그 조합중 어느 하나를 이용하고, 상기 불활성 가스는 헬륨(He) 또는 아르곤(Ar)을 이용하고, 상기 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마스크 패턴을 형성하기 전에 상기 물질층 상에 배선층을 더 형성하는 단계를 포함하고, 상기 마스크 패턴을 식각 마스크로 상기 배선층 및 물질층을 건식 식각하여 배선 패턴 및 상기 물질 패턴을 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 물질층은 게이트 전극 또는 비트 라인으로 이용되는 도전층일 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 상기 제1 방향으로 연장되고 상기 제1 방향과 수직인 제2 방향으로는 서로 떨어져 있는 복수개의 워드 라인들을 형성하는 단계; 상기 워드 라인들 사이의 상기 기판에 상기 제1 방향 및 제2 방향으로 서로 떨어져 있는 다이렉트 콘택홀들을 형성하는 단계; 상기 기판 상의 다이렉트 콘택홀들을 매립하는 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 배선층 및 마스크 패턴을 형성하는 단계; 상기 폴리실리콘층 및 마스크 패턴을 포함하는 기판을 식각 챔버 내의 정전척에 로딩하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 배선층 및 폴리실리콘층을 순차적으로 건식식각하여 상기 다이렉트 콘택홀에 매립됨과 아울러 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 연장된 다이렉트 콘택 및 비트 라인을 형성하는 단계를 를 포함한다.
상기 배선층 및 폴리실리콘층을 건식 식각하는 단계는, 상기 기판에 대해 수평 방향인 상기 제1 방향 및 제2 방향으로 상기 다이렉트 콘택의 측면 과도 식각 조절을 위해 상기 식각 챔버의 압력을 조절하는 단계; 및 상기 기판에 대해 수직 방향인 제3 방향으로 상기 다이렉트 콘택의 미 식각 조절을 위해 상기 정전척의 온도를 조절하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선층 및 폴리실리콘층을 건식 식각할 때, 상기 식각 챔버의 압력은 30mTorr 내지 100mTorr로 조절하고, 상기 정전척의 온도는 40℃ 내지 90℃로 조절할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 폴리실리콘층을 건식 식각할 때 이용되는 식각 가스는 상기 폴리실리콘층과 반응하는 주 식각 가스, 상기 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 보조 식각 가스, 및 주 식각 가스와 보조 식각 가스의 농도 조절을 위한 불활성 가스를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 주 식각 가스는 브롬화 수소(HBr), 염소(Cl2) 및 그 조합중 어느 하나를 이용하고, 보조 식각 가스는 질소(N2), 산소(O2) 및 그 조합중 어느 하나를 이용하고, 상기 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절할 수 있다.
본 발명의 기술적 사상의 반도체 소자의 제조 방법은 기판 상부에 물질층과 마스크 패턴을 형성하고, 물질층 및 마스크 패턴을 포함하는 기판을 식각 챔버 내의 정전척에 로딩하고, 마스크 패턴을 식각 마스크로 물질층을 건식 식각하여 물질 패턴을 형성하는 것을 포함한다.
물질층을 건식 식각할 때, 기판에 대해 수평 방향으로 물질 패턴의 측면 과도 식각 조절을 위해 식각 챔버의 압력을 조절하고, 기판에 대해 수직 방향으로 물질 패턴의 미 식각 조절을 위해 식각 챔버 내의 정전척의 온도를 조절하는 것을 포함한다. 이와 같은 건식 식각 공정을 통하여 사진 공정 마진이 작더라도 기판 상에 측면 프로파일이 수직한 미세한 물질 패턴을 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 반도체 소자의 제조 방법에 이용되는 식각 장치를 설명하기 위한 개략적인 도면이다.
도 2는 도 1의 식각 장치를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 3a 및 도 3b는 일 실시예에 따라 도 2의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 도 1의 식각 장치를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 8a 및 도 8b는 일 실시예에 따라 도 7의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 따른 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이다.
도 11b는 도 11a와 비교를 위한 비교예의 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 기술적 사상에 따라 물질층의 건식 식각시 식각 챔버의 압력 및 정전척의 온도에 대한 식각 요소들의 흡착율을 설명하기 위한 도면이다.
도 13은 본 발명의 기술적 사상 및 비교예에 의한 배선 패턴 및 물질 패턴의 임계 크기를 설명하기 위한 도면이다.
도 14a 내지 도 17e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 개략적인 레이아웃이다.
도 19a 내지 도 26d는 도 18에 제시된 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 27은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템이다.
도 28은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 반도체 소자의 제조 방법에 이용되는 식각 장치를 설명하기 위한 개략적인 도면이다.
구체적으로, 본 발명의 반도체 제조 방법에 이용되는 식각 장치(500)는 건식 식각 장치일 수 있다. 식각 장치(500)는 플라즈마를 이용한 플라즈마 식각 장치일 수 있다. 식각 장치(500)는 유도 결합형 플라즈마(Inductively Coupled Plasma: ICP) 식각 장치일 수 있다. 유도 결합형 플라즈마 식각 장치(500)는 후에 자세히 설명하지만 코일형 안테나에 의해 유도된 전자기장을 이용해서 가스 노즐로부터 분사된 식각 가스로부터 플라즈마를 발생시켜 식각 공정을 수행할 수 있다. 코일형 안테나에 인가된 RF 파워는 유전판을 통해서 식각 가스로 전달될 수 있다.
이하에서 본 발명의 반도체 제조 방법에 이용되는 식각 장치(500)로써 유도 결합형 플라즈마 식각 장치를 예시하지만, 용량 결합형 플라즈마(Capacitively Coupled Plasma: CCP) 식각 장치를 이용할 수 있다. 용량 결합형 플라즈마 식각 장치는 대향하는 척들에 RF 파워를 인가하여, 양 척들 사이에 형성되는 RF 전기장을 이용해서 유전창으로부터 분사된 식각 가스로부터 플라즈마를 발생시켜 식각 공정을 수행할 수 있다.
식각 장치(500)는 식각 챔버(510), 하부 전극(524)을 갖는 기판 스테이지(520), 상부 전극(540), 도전성 쉴드 부재(570), 및 쉴드 전원 공급부(580)를 포함할 수 있다. 식각 챔버(510)는 기판(W), 즉 웨이퍼 상에 플라즈마 처리를 수행하기 위하여 밀폐된 공간을 제공할 수 있다. 기판(W)은 반도체 기판, 예컨대 실리콘 기판일 수 있다.
식각 챔버(510) 내부에는 기판(W)을 지지하는 기판 스테이지(520)가 배치될 수 있다. 예를 들면, 기판 스테이지(520)는 기판(W)을 지지하기 위한 서셉터로서 원판 형상의 하부 전극(524)을 포함할 수 있다. 하부 전극(524)은 지지 부재(522)에 의해 상하로 이동 가능하도록 지지될 수 있다.
식각 챔버(510)의 하부에는 배기구(514)가 설치되고, 배기구(514)에는 배기관(516)을 통해 배기부(518)가 연결될수 있다. 배기부(518)는 터보 분자 펌프와 같은 진공 펌프를 포함하여 식각 챔버(510) 내부의 처리 공간을 원하는 진공도의 압력으로 조절할 수 있다. 다시 말해, 배기부(516)는 식각 챔버(510)의 압력을 조절할 수 있다. 식각 챔버(510)의 측벽에는 기판(W)의 출입을 위한 게이트(512)가 설치될 수 있다.
하부 전극(524)의 상부면에는 기판 흡착을 위한 정전척(526, electrostatic chuck)이 설치될 수 있다. 정전척(526)은 유전체층 내부에 시트 형상 또는 그물 형성의 전도체를 포함할 수 있다. 전도체는 직류 전원(도시되지 않음)으로부터 공급되는 직류 전압에 의해 기판(W)을 흡착 및 유지할 수 있다. 정전척(526) 내에는 기판(W)을 가열하기 위한 히터(525)가 설치될 수 있다. 히터(525)는 히터 조절부(529)와 연결될 수 있다. 히터 조절부(529)를 통하여 히터(525)를 조절함으로써 정전척(526) 상의 기판(W)의 온도를 조절할 수 있다.
하부 전극(524)의 상부면에는 기판(W)이 탑재되고, 기판(W) 둘레에 포커스 링(528)이 장착될 수 있다. 하부 전극(524)은 기판(W)보다 큰 직경을 가질 수 있다. 하부 전극(524)은 내부에 냉각을 위한 순환 채널(도시되지 않음)을 가질 수 있다. 하부 전극(524)은 기판(W) 온도의 정밀도를 위해, He 가스와 같은 냉각 가스가 정전척(526)과 기판(W) 사이에 공급될 수 있다.
식각 챔버(510)의 상부에는 윈도우(530)가 구비될 수 있다. 윈도우(530)는 식각 챔버(510)의 상부 전체 또는 일부를 구성할 수 있다. 예를 들면, 윈도우(530)는 알루미나(Al2O3)와 같은 절연 물질을 포함할 수 있다. 식각 장치(500)는 가스 공급부(560)를 더 포함할 수 있다. 공정 가스는 가스 공급부(560)로부터 가스 공급관(562)을 통해 식각 챔버(510) 내로 공급될 수 있다.
가스 공급부(560)는 기판(W) 상의 물질층을 식각하는데 이용되는 주 식각 가스를 공급하는 주 식각 가스 공급부(564), 기판 상의 물질층을 식각하는데 보조적으로 이용되는 보조 식각 가스를 공급하는 보조 식각 가스 공급부(566), 및 주 식각 가스와 보조 식각 가스의 농도 조절을 위한 불활성 가스 공급부(568)를 포함할 수 있다. 가스 공급부(560)는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 조절할 수 있다.
상부 전극(540)은 윈도우(530)를 사이에 두고 하부 전극(524)과 대향하도록 식각 챔버(510) 외부에 배치될 수 있다. 상부 전극(540)은 고주파 안테나를 포함할 수 있다. 고주파 안테나는 유도결합형 안테나일 수 있다. 식각 장치(500)는 하부 전극(524)에 제1 고주파 신호를 인가하는 제1 고주파 전원 공급부(550) 및 상부 전극(540)에 제2 고주파 신호를 인가하는 제2 고주파 전원 공급부(552)를 더 포함할 수 있다.
제1 고주파 전원 공급부(550)는 제1 고주파 전원 및 제1 정합기를 포함할 수 있다. 제2 고주파 전원 공급부(552)는 제2 고주파 전원 및 제2 정합기를 포함할 수 있다. 식각 장치(500)는 제1 및 제2 고주파 전원 공급부들(550, 552)을 제어하기 위한 제어부(590)를 포함할 수 있다. 제어부(590)는 마이크로컴퓨터 및 각종 인터페이스를 포함하고, 외부 메모리 또는 내부 메모리에 저장되는 프로그램 및 레시피 정보에 따라 상기 플라즈마 처리 장치의 동작을 제어할 수 있다.
제1 고주파 전원 공급부(550)는 제1 고주파 신호를 하부 전극(524)에 인가할 수 있다. 제2 고주파 전원 공급부(552)는 제2 고주파 신호를 상부 전극(540)에 인가할 수 있다. 제1 및 제2 고주파 신호들은 소정의 주파수(예를 들면, 13.56 Mhz)를 갖는 고주파 전력일 수 있다.
도전성 쉴드 부재(570)는 윈도우(530)를 커버하도록 식각 챔버(510) 내부에 설치될수 있다. 도전성 쉴드 부재(570)는 윈도우(530)의 형상과 대응하는 형상을 가질 수 있다. 예를 들면, 윈도우(530)가 원형의 플레이트 형상을 가질 때, 도전성 쉴드 부재(570)는 원형의 플레이트 형상을 가질 수 있다.
쉴드 전원 공급부(580)는 쉴드 신호를 도전성 쉴드 부재(570)에 인가할 수 있다. 쉴드 신호는 AC 전력 또는 DC 전력일 수 있다. 도전성 쉴드 부재(570)에 AC 전력 또는 DC 전력이 인가되면, 도전성 쉴드 부재(570)에는 전기장이 발생될 수 있다. 도전성 쉴드 부재(570)는 상부 전극(540)에 의해 생성된 자기장을 통과시키기 위한 다수개의 슬릿들(572)을 포함할 수 있다. 도전성 쉴드 부재(570)는 알루미늄 등과 같은 금속을 포함할 수 있다.
도 2는 도 1의 식각 장치를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이고, 도 3a 및 도 3b는 일 실시예에 따라 도 2의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 일 실시예에 의한 반도체 소자의 제조 방법은 기판(602, W) 상부에 물질층(604) 및 마스크 패턴(606)을 형성하는 단계(S100)를 포함한다. 도 3a에 도시한 바와 같이 기판(602) 상부에 물질층(604)을 형성한 후, 물질층(604) 상에 마스크 패턴(606)을 형성한다. 기판(602)은 웨이퍼일 수 있다. 기판(602)은 반도체 기판, 예컨대 실리콘 기판일 수 있다.
물질층(604)은 반도체 소자에 이용되는 금속층, 폴리실리콘층 또는 절연층일 수 있다. 도 3a에서는 기판(602, W)에 바로 물질층(604)이 형성되어 있으나, 기판(602, W)과 물질층(604) 사이에 다른 층, 예컨대 절연층이 형성될 수 있다. 마스크 패턴(606)은 포토레지스트 패턴이나 절연 패턴일 수 있다.
일 실시예에 의한 반도체 소자의 제조 방법은 물질층(604) 및 마스크 패턴(606)을 포함하는 기판(602, W)을 도 1의 식각 챔버(510)의 정전척(526)에 로딩하는 단계를 포함한다(S150). 다시 말해, 물질층(604) 및 마스크 패턴(606)을 포함하는 기판(602)을 도 1의 식각 챔버 내의 정전척(526) 상에 위치시킨다.
일 실시예에 의한 반도체 소자의 제조 방법은 마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하여 물질 패턴(608)을 형성하는 단계를 포함한다(S200). 도 3a 및 도 3b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 물질층(604)을 식각하여 기판(602, W) 상에 물질 패턴(608)을 형성한다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다. 물질 패턴(608)이 금속 패턴이나 폴리실리콘 패턴일 경우, 물질 패턴(608)은 게이트 전극으로 이용되는 도전층일 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S202)와, 정전척(도 1의 526)의 온도를 조절하는 단계(S204)를 포함할 수 있다.
식각 챔버(도 1의 510)의 압력 조절은 기판(602, W)에 대해 수평 방향, 즉 X축 및 Y축 방향으로 물질 패턴(608)의 측면 과도 식각 조절을 위해 수행할 수 있다. 식각 챔버(도 1의 510)의 압력 조절은 앞서 설명한 바와 같이 배기부(도 1의 516)를 이용하여 수행할 수 있다. 물질층(604)을 건식 식각할 때, 측면 과도 식각 조절을 위해 식각 챔버(도 1의 510)의 압력은 30mTorr 내지 100mTorr로 조절할 수 있다. 측면 과도 식각에 대해서는 후에 더 설명한다.
정전척(도 1의 526)의 온도 조절은 기판(602, W)에 대해 수직 방향, 즉 Z 방향으로 물질 패턴(608)의 미 식각 조절을 위해 수행할 수 있다. 정전척(도 1의 526)의 온도 조절은 앞서 설명한 바와 같이 히터(525) 및 히터 조절부(529)를 이용하여 수행할 수 있다. 물질층(604)을 건식 식각할 때, 미 식각 조절을 위해 정전척(도 1의 526)의 온도는 40℃ 내지 90℃로 조절할 수 있다. 물질 패턴(608)의 미 식각 조절에 대해서는 후에 더 설명한다.
식각 챔버(도 1의 510)의 압력을 조절함과 아울러 정전척(도 1의 526)의 온도를 조절할 경우, 도 3b에 도시한 바와 같이 일정한 폭의 물질 패턴(608)을 형성할 수 있다. 다시 말해, 도 3b의 물질 패턴(608)은 상측 및 하측이 균일한 임계 크기(critical dimension, CD)를 가질 수 있다.
물질층(604)을 건식 식각하는 단계에 이용되는 식각 가스는 주 식각 가스, 보조 식각 가스 및 불활성 가스를 포함할 수 있다. 주 식각 가스는 기판(602, W) 상의 물질층(604)을 식각하는데 이용할 수 있다. 주 식각 가스는 물질층(604), 예컨대 폴리실리콘층과 반응하는 가스일 수 있다.
보조 식각 가스는 기판(602, W) 상의 물질층(604)을 식각하는데 보조적으로 이용될 수 있다. 보조 식각 가스는 물질층(604), 예컨대 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 가스일 수 있다. 불활성 가스는 주 식각 가스와 보조 식각 가스의 농도 조절을 위해 이용될 수 있다.
물질층(604)이 절연층으로써 질화층일 경우, 주 식각 가스는 불화 탄소(CF4), 플루오르메탄(CHF3) 및 그 조합중 어느 하나를 이용할 수 있다. 물질층(604)이 금속층, 예컨대 텅스텐층일 경우, 주 식각 가스는 불화 질소(NF3), 염소(Cl2) 및 그 조합중 어느 하나를 이용할 수 있다. 물질층(604)이 폴리실리콘층일 경우, 주 식각 가스는 브롬화 수소(HBr), 염소(Cl2) 및 그 조합중 어느 하나를 이용할 수 있다.
질화층, 금속층 및 폴리실리콘층의 식각에 이용되는 보조 식각 가스는 질소(N2), 산소(O2) 및 그 조합중 어느 하나를 이용하고, 불활성 가스는 헬륨(He) 또는 아르곤(Ar)을 이용할 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S206)를 포함할 수 있다.
예컨대, 물질층(604)을 건식 식각할 때, 불활성 가스의 유량은 350 내지 600sccm을 이용하고, 주 식각 가스의 유량은 175 내지 660sccm일 수 있다. 이에 따라, 물질층(604)을 건식 식각할 때, 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절할 수 있다.
앞서 설명한 바와 같이 가스 공급부(560)는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 조절할 수 있다. 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 조절할 경우, 더욱더 일정한 폭(즉, 일정한 임계 크기)의 물질 패턴(608)을 형성할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 4a 및 도 4b의 반도체 소자의 제조 방법은 도 2, 도 3a 및 도 3b와 비교할 때 기판(602)에 콘택홀(610)을 형성하고, 콘택홀(610) 내에 물질층(604)을 매립하는 단계를 포함하는 것을 제외하고는 동일할 수 있다. 이에 따라, 도 4a 및 도 4b에서, 도 2, 도 3a 및 도 3b와 동일한 내용은 생략하거나 간단히 설명한다.
도 4a에 도시한 바와 같이 기판(602)에 콘택홀(610)을 형성한다. 콘택홀(610)은 기판(602)의 일부 영역을 표면으로부터 내부로 식각하여 형성할 수 있다. 이어서, 콘택홀(610)을 매립하도록 물질층(604)을 형성한다. 물질층(604)은 콘택홀(610) 내부 및 기판(602) 상에 형성한다. 이어서, 물질층(604) 상에 마스크 패턴(606)을 형성한다.
이어서, 물질층(604) 및 마스크 패턴(606)을 포함하는 기판(602, W)를 도 1의 식각 챔버(510)의 정전척(526)에 로딩한다. 도 4a 및 도 4b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 콘택홀(610)에 매립된 물질층(604)을 건식 식각하여 물질 패턴(608)을 형성한다. 도 4b에 도시한 바와 같이 물질 패턴(608)은 기판(602, W) 상에 형성되고, 아울러서 콘택홀(610)의 일측벽에서 떨어져 콘택홀(610) 바닥에 접촉하여 형성될 수 있다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다. 물질 패턴(608)은 비트 라인으로 이용되는 도전층일 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S202), 및 정전척(도 1의 526)의 온도를 조절하는 단계(S204)를 포함할 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S206)를 더 포함할 수 있다. 이상과 같은 공정을 통하여 물질 패턴(608)은 일정한 폭(임계 크기)으로 콘택홀(610) 내부 및 기판(602) 상에 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 5a 및 도 5b의 반도체 소자의 제조 방법은 도 2, 도 3a 및 도 3b와 비교할 때 기판(602, W)에 분리 트렌치(618)를 형성하는 단계, 및 분리 트렌치(618) 내에 분리 절연층(614)을 형성하여 분리 트렌치(618)에 의해 한정된 액티브 패턴들(612)을 형성하는 단계와, 상기 분리 트렌치(618) 내에 물질층(604)을 매립하는 단계를 포함하는 것을 제외하고는 동일할 수 있다. 이에 따라, 도 5a 및 도 5b에서, 도 2, 도 3a 및 도 3b와 동일한 내용은 생략하거나 간단히 설명한다.
도 5a에 도시한 바와 같이 기판(602)에 분리 트렌치(618)를 형성한다. 분리 트렌치(618)는 기판(602)의 일부 영역을 표면으로부터 내부로 식각하여 형성할 수 있다. 이어서, 분리 트렌치(618)의 내부 및 기판(602, W) 상에 분리 절연층(614)을 형성하여 분리 트렌치(618) 및 분리 절연층(614)에 의해 한정된 액티브 패턴들(612)을 형성한다. 이어서, 분리 절연층(614) 상에서 분리 트렌치(618)를 매립하도록 물질층(604)을 형성한다. 물질층(604)은 분리 트렌치(618) 내부 및 분리 절연층(614) 상에 형성한다. 이어서, 물질층(604) 상에 마스크 패턴(606)을 형성한다.
이어서, 물질층(604) 및 마스크 패턴(606)을 포함하는 기판(602, W)을 도 1의 식각 챔버(510)의 정전척(526)에 로딩한다. 도 5a 및 도 5b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 분리 트렌치(618)에 매립된 물질층(604)을 건식 식각하여 물질 패턴(608)을 형성한다.
도 5b에 도시한 바와 같이 물질 패턴(608)은 분리 절연층(614) 상에 형성되고, 아울러서 분리 트렌치(618)의 일측벽에서 떨어져 분리 트렌치(618) 바닥에 접촉하여 형성될 수 있다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S202), 및 정전척(도 1의 526)의 온도를 조절하는 단계(S204)를 포함할 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S206)를 더 포함할 수 있다. 이상과 같은 공정을 통하여 물질 패턴(608)은 일정한 폭으로 분리 트렌치(618) 내부 및 분리 절연층(614) 상에 형성될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 6a 및 도 6b의 반도체 소자의 제조 방법은 도 2, 도 3a 및 도 3b와 비교할 때 기판(602, W) 상에 복수개의 패턴들(620) 및 패턴들(620) 사이의 패턴홀(622)을 형성하는 단계와, 상기 패턴홀(622) 내에 물질층(604)을 매립하는 단계를 포함하는 것을 제외하고는 동일할 수 있다. 이에 따라, 도 6a 및 도 6b에서, 도 2, 도 3a 및 도 3b와 동일한 내용은 생략하거나 간단히 설명한다.
도 6a에 도시한 바와 같이 기판(602) 상에 복수개의 패턴들(620) 및 패턴들(620) 사이에 패턴홀(622)을 형성한다. 패턴들(620)은 반도체 소자의 제조시 이용되는 다양한 패턴들, 예컨대 절연 패턴이나 도전 패턴일 수 있다. 이어서, 패턴홀(622)을 매립하도록 물질층(604)을 형성한다. 물질층(604)은 패턴홀(622) 내부 및 패턴들(620) 상에 형성한다. 이어서, 물질층(604) 상에 마스크 패턴(606)을 형성한다.
이어서, 물질층(604) 및 마스크 패턴(606)을 포함하는 기판(602, W)을 도 1의 식각 챔버(510)의 정전척(526)에 로딩한다. 도 6a 및 도 6b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 패턴홀(622)에 매립된 물질층(604)을 건식 식각하여 물질 패턴(608)을 형성한다.
도 6b에 도시한 바와 같이 물질 패턴(608)은 기판(602, W) 상에 형성되고, 아울러서 패턴홀(622)의 일측벽에서 떨어져 패턴홀(622) 바닥에 접촉하여 형성될 수 있다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S202), 및 정전척(도 1의 526)의 온도를 조절하는 단계(S204)를 포함할 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 2에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S206)를 더 포함할 수 있다. 이상과 같은 공정을 통하여 물질 패턴(608)은 일정한 폭으로 패턴홀(622) 내부 및 기판(602, W) 상에 형성될 수 있다.
도 7은 도 1의 식각 장치를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이고, 도 8a 및 도 8b는 일 실시예에 따라 도 7의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 7, 도 8a 및 도 8b의 반도체 소자의 제조 방법은 도 2, 도 3a 및 도 3b와 비교할 때 기판(602, W) 상에 배선층(630)을 형성하는 단계를 제외하고는 동일할 수 있다. 이에 따라, 도 7, 도 8a 및 도 8b에서, 도 2, 도 3a 및 도 3b와 동일한 내용은 생략하거나 간단히 설명한다.
일 실시예에 의한 반도체 소자의 제조 방법은 기판(602, W) 상부에 물질층(604), 배선층(630) 및 마스크 패턴(606)을 형성하는 단계(S300)를 포함한다. 도 8a에 도시한 바와 같이 기판(602) 상에 물질층(604) 및 배선층(630)을 형성한 후, 배선층(630) 상에 마스크 패턴(606)을 형성한다. 도 8a에서는 기판(602, W)에 바로 물질층(604)이 형성되어 있으나, 기판(602, W)과 물질층(604) 사이에 다른 층, 예컨대 절연층이 형성될 수 있다.
배선층(630)은 배리어 금속층(624), 금속층(626) 및 캡핑층(628, capping layer)을 포함할 수 있다. 배리어 금속층(624) 및 캡핑층(628)은 필요에 따라 형성하지 않을 수 있다. 배리어 금속층(624)은 티타늄 질화층 또는 텅스텐 질화층으로 형성할 수 있다. 금속층(626)은 텅스텐층으로 형성할 수 있다. 캡핑층(628)은 질화층으로 형성할 수 있다.
일 실시예에 의한 반도체 소자의 제조 방법은 물질층(604), 배선층(630) 및 마스크 패턴(606)을 포함하는 기판(602, W)를 도 1의 식각 챔버(510)의 정전척(526)에 로딩하는 단계를 포함한다(S350). 다시 말해, 물질층(604), 배선층(630) 및 마스크 패턴(606)을 포함하는 기판(602)을 도 1의 식각 챔버(510) 내의 정전척(도 1의 526) 상에 위치시킨다.
일 실시예에 의한 반도체 소자의 제조 방법은 마스크 패턴(606)을 식각 마스크로 배선층(630) 및 물질층(604)을 건식 식각하여 배선 패턴(638) 및 물질 패턴(608)을 형성하는 단계를 포함한다(S400).
도 8a 및 도 8b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 배선층(630) 및 물질층(604)을 식각하여 기판(602, W) 상에 배선 패턴(638) 및 물질 패턴(608)을 형성한다. 배선 패턴(638)은 배리어 금속 패턴(632), 금속 패턴(634) 및 캡핑 패턴(636)을 포함할 수 있다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다.
마스크 패턴(606)을 식각 마스크로 배선층(630) 및 물질층(604)을 건식 식각하는 단계는 도 7에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S402)와, 정전척(도 1의 526)의 온도를 조절하는 단계(S404)를 포함할 수 있다. 식각 챔버(도 1의 510)의 압력 조절 단계(S402)는 앞서 도 2의 단계(S202)와 동일할 수 있다. 정전척(도 1의 526)의 온도를 조절하는 단계(S404)는 도 2의 단계(S204)와 동일할 수 있다.
식각 챔버(도 1의 510)의 압력을 조절함과 아울러 정전척(도 1의 526)의 온도를 조절할 경우, 도 8b에 도시한 바와 같이 일정한 폭의 배선 패턴(638) 및 물질 패턴(608)을 형성할 수 있다. 다시 말해, 도 8b의 배선 패턴(638) 및 물질 패턴(608)은 상측 및 하측이 균일한 임계 크기(critical dimension, CD)를 가질 수 있다.
마스크 패턴(606)을 식각 마스크로 물질층(604)을 건식 식각하는 단계는 도 7에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S406)를 더 포함할 수 있다.
불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S406)는 앞서 도 2의 단계(S206)와 동일할 수 있다. 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 조절할 경우, 더욱더 일정한 폭(임계 크기)의 배선 패턴(638) 및 물질 패턴(608)을 형성할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 9a 및 도 9b의 반도체 소자의 제조 방법은 도 7, 도 8a 및 도 8b와 비교할 때 기판(602)에 콘택홀(610)을 형성하고, 콘택홀(610) 내에 물질층(604)을 매립하는 단계를 포함하는 것을 제외하고는 동일할 수 있다. 이에 따라, 도 9a 및 도 9b에서, 도 7, 도 8a 및 도 8b와 동일한 내용은 생략하거나 간단히 설명한다.
도 9a에 도시한 바와 같이 기판(602)에 콘택홀(610)을 형성한다. 콘택홀(610)은 기판(602)의 일부 영역을 표면으로부터 내부로 식각하여 형성할 수 있다. 이어서, 콘택홀(610)을 매립하도록 물질층(604)을 형성한다. 물질층(604)은 콘택홀(610) 내부 및 기판(602) 상에 형성한다.
이어서, 물질층(604) 상에 배선층(630)을 형성한다. 배선층(630)은 배리어 금속층(624), 금속층(626) 및 캡핑층(628)을 포함할 수 있다. 배선층(630) 상에 마스크 패턴(606)을 형성한다.
이어서, 물질층(604), 배선층(630) 및 마스크 패턴(606)을 포함하는 기판(602, W)을 도 1의 식각 챔버(510)의 정전척(526)에 로딩한다. 도 9a 및 도 9b에 도시한 바와 같이 마스크 패턴(606)을 식각 마스크로 배선층(630) 및 콘택홀(610)에 매립된 물질층(604)을 건식 식각하여 배선 패턴(638) 및 물질 패턴(608)을 형성한다.
도 9b에 도시한 바와 같이 배선 패턴(638) 및 물질 패턴(608)은 기판(602, W) 상에 형성되고, 아울러서 콘택홀(610)의 일측벽에서 떨어져 콘택홀(610) 바닥에 접촉하여 형성될 수 있다.
배선 패턴(638)은 배리어 금속 패턴(632), 금속 패턴(634) 및 캡핑 패턴(636)을 포함할 수 있다. 물질 패턴(608)은 절연 패턴, 금속 패턴 또는 폴리실리콘 패턴일 수 있다.
마스크 패턴(606)을 식각 마스크로 배선층(630) 및 물질층(604)을 건식 식각하는 단계는 도 7에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력을 조절하는 단계(S402), 및 정전척(도 1의 526)의 온도를 조절하는 단계(S404)를 포함할 수 있다.
마스크 패턴(606)을 식각 마스크로 배선층(630) 및 물질층(604)을 건식 식각하는 단계는 도 7에 도시한 바와 같이 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절하는 단계(S406)를 더 포함할 수 있다. 이상과 같은 공정을 통하여 배선 패턴(638) 및 물질 패턴(608)은 일정한 폭으로 콘택홀(610) 내부 및 기판(602) 상에 형성될 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이다.
구체적으로, 도 10은 도 7, 도 8a 및 도 8b의 배선 패턴(638) 및 물질 패턴(608)의 형성 방법을 설명하기 위한 도면이다. 마스크 패턴(도 8a의 606)을 식각 마스크로 배선층(도 8a의 630)을 건식 식각하여 배선 패턴(638)을 형성할 수 있다. 계속하여, 마스크 패턴(606)을 식각 마스크로 물질층(도 8a의 604)을 건식 식각하여 물질 패턴(608)을 형성한다. 도 10에서 물질층(604)은 폴리실리콘층으로 구성된 것을 예로 설명한다. 물질층(도 8a의 604)의 식각은 하기 화학식 1의 반응에 의해 수행될 수 있다.
화학식 1
Si ＋ 4HBr → SiBr4 ＋ Others
여기서, 화학식 1에서의 'Others'는 H 이온 또는 H 라디칼 등을 포함한다.
도 7의 건식 식각 공정(S400)에서는 주 식각 가스, 예컨대 HBr 가스가 해리함으로써 발생하는 식각 요소, 예컨대 Br 이온 또는 Br 라디칼이 물질층(도 8a의 604)을 구성하는 폴리실리콘층과 반응하여 식각될 수 있다. 원으로 둘러싸인 'Br'는 Br 이온 또는 Br 라디칼을 나타낸다. Br 이온 또는 Br 라디칼이 마스크 패턴(606)이 구획 형성하는 공간(SP), 즉 마스크 패턴(606)이 구획 형성하는 홈 또는 홀의 저부까지 기판(602)에 대해 수직 방향(Z 방향)으로 이동하여 도달하여야만 물질 패턴(608)이 미 식각되지 않을 수 있다.
도 7의 건식 식각 공정(S400)에서 마스크 패턴(606)이 구획 형성하는 공간(SP), 즉 마스크 패턴(606)이 구획 형성하는 홈 또는 홀의 저부에 물질층(도 8a의 604)의 식각에 의해 발생하는 휘발성 가스(G), 예를 들면 SiBr4 등의 가스가 체류할 수 있다.
또한, 도 7의 건식 식각 공정(S400)에서는 보조 식각 가스, 예컨대 O2 가스가 해리함으로써 발생하는 보소 식각 요소, 예컨대 O 라디칼(O*)이 마스크 패턴(606)이 구획 형성하는 홈 또는 홀 내부로 유입될 수 있다. 원으로 둘러싸인 'O'가 산소 라디칼을 나타내고 있다.
도 7의 건식 식각 공정(S400)에서 휘발성 가스와 보조 식각 가스의 반응에 의해 물질 패턴(608)의 측벽에 SiBrOx와 같은 반응 방지막(640)이 형성될 수 있다. 반응 방지막(640)은 기판에 대해 수평 방향(X축 및 Y축 방향)으로 물질 패턴(608)의 측면 과다 식각을 방지하는 역할을 수행할 수 있다.
이와 같은 건식 식각 공정(S400)에서 앞서 설명한 바와 같이 식각 챔버(도 1의 510)의 압력은 기판(602, W)에 대해 수평 방향, 즉 X축 및 Y축 방향으로 물질 패턴(608)의 측면 과도 식각 조절을 위해 수행할 수 있다. 정전척(도 1의 526)의 온도 조절은 기판(620, W)에 대해 수직 방향, 즉 Z축 방향으로 물질 패턴(608)의 미 식각 조절을 위해 수행할 수 있다.
식각 챔버(도 1의 510)의 압력을 조절함과 아울러 정전척(도 1의 526)의 온도를 조절할 경우, 일정한 폭의 물질 패턴(608)을 형성할 수 있다. 다시 말해, 물질 패턴(608)은 상측 및 하측이 균일한 폭(임계 크기, critical dimension, CD)을 가질 수 있다.
또한, 건식 식각 공정(S400)에서 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 더 조절할 수 있다. 이렇게 할 경우, 더욱더 일정한 폭의 물질 패턴(608)을 형성할 수 있다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 따른 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이고, 도 11b는 도 11a와 비교를 위한 비교예의 배선 패턴 및 물질 패턴의 형성 방법을 설명하기 위한 도면이다.
구체적으로, 도 11a 및 도 11b의 배선 패턴(638) 및 물질 패턴(608, 608a)의 형성 방법은 기판(602, W)에 분리 트렌치(618) 및 분리 절연층(614)에 의해 한정된 액티브 패턴들(612)이 형성된 것을 제외하고는 도 7, 도 8a, 도 8b, 및 도 10과 동일할 수 있다. 도 11a 및 도 11b에서, 도 7, 도 8a, 도 8b, 및 10과 동일한 내용은 생략하거나 간단히 설명한다.
마스크 패턴(606)을 식각 마스크로 배선층(도 8a의 630)을 건식 식각하여 배선 패턴(638)을 형성할 수 있다. 계속하여, 마스크 패턴(도 8a의 606)을 식각 마스크로 물질층(604)을 건식 식각하여 물질 패턴(608, 608a)을 형성한다. 물질층(604)은 분리 절연층(614) 상에서 분리 트렌치(618)를 매립하도록 형성되어 있다. 물질층(604)은 분리 트렌치(618) 내부 및 분리 절연층(614) 상에 형성되어 있다. 도 11a 및 도 11b에서 물질층(604)은 폴리실리콘층으로 구성된 것을 예로 설명한다.
도 11a에 도시한 바와 같이 물질층(604)의 건식 식각시에 화살표로 표시한 식각 요소, 예컨대 Br 이온, Br 라디칼 또는 산소 라디칼이 분리 트렌치(618) 내부로 잘 유입되어 물질 패턴(608)의 측벽에 SiBrOx와 같은 반응 방지막(640)이 용이하게 형성될 수 있다.
반응 방지막(640)을 용이하게 형성하기 위하여 식각 챔버(도 1의 510)의 압력을 적절하게 조절할 수 있다. 예컨대, 식각 챔버(도 1의 510)의 압력은 30mTorr 내지 100mTorr로 조절할 수 있다. 반응 방지막(640)은 기판(602, W)에 대해 수평 방향(X축 및 Y축 방향)으로 물질 패턴(608)의 측면 과다 식각을 방지하는 역할을 수행할 수 있다.
이에 반하여, 식각 챔버(도 1의 510)의 압력을 적절하게 조절하지 못할 경우 도 11b에 도시한 바와 같이 물질 패턴(608a)의 일 측벽에 식각 방지막이 형성되지 않거나 얇게 형성될 수 있다. 식각 방지막이 형성되지 않거나 얇을 경우, 도 11b의 화살표로 표시한 식각 요소, 예컨대 Br 이온, Br 라디칼 또는 산소 라디칼이 물질 패턴(608a)과 반응하여 기판(602, W)에 대해 수평 방향(X축 및 Y축 방향)으로 물질 패턴(608a)의 측면에 과다 식각(642)이 발생할 수 있다.
물질 패턴(608a)의 측면에 과다 식각(642)이 발생할 경우 물질 패턴(608a)과 배선 패턴(638)의 폭, 즉 임계 크기가 동일하지 않을 수 있다. 아울러서, 물질 패턴(608a)의 측면에 과다 식각(642)이 발생할 경우 물질 패턴(608a)과 배선 패턴(638)의 폭, 즉 임계 크기가 작아지기 때문에 물질 패턴(608a, 예컨대 폴리실리콘 패턴) 및 배선 패턴(638)과, 기판(602, W)간의 연결 저항이 증가할 수 있다.
또한, 도 11a에 도시한 바와 같이 물질층(604)의 건식 식각시에 정전척(도 1의 526)의 온도 조절을 통해 화살표로 표시한 식각 요소, 예컨대 Br 이온, Br 라디칼 또는 산소 라디칼이 분리 트렌치(618) 내부로 깊숙이 침투할 수 있다. 이에 따라, 기판(602)에 대해 수직 방향(Z축 방향)으로 물질 패턴(608)이 미 식각되지 않을 수 있다.
이에 반하여, 정전척(도 1의 526)의 온도를 적절하게 조절하지 못할 경우 도 11b의 화살표로 표시한 식각 요소, 예컨대 Br 이온, Br 라디칼 또는 산소 라디칼이 분리 트렌치(618) 내부로 깊숙이 침투하지 못할 수 있다. 이에 따라, 참조번호 644로 도시한 바와 같이 물질 패턴(608a)이 기판(602)에 대해 수직 방향(Z축 방향)으로 미 식각될 수 있다. 아울러서, 물질 패턴(608a)의 미식각이 발생할 경우, 미식각된 물질 패턴(608a)는 반도체 소자 제조 공정을 진행할 때 인접하는 배선 패턴과 접촉되는 불량이 발생할 수 있다.
아울러서, 본 발명의 기술적 사상은 물질층(604)의 건식 식각 단계에서 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절할 수 있다. 이렇게 할 경우, 더욱더 일정한 폭(즉 임계 크기)의 물질 패턴(608)을 형성할 수 있다.
도 12는 본 발명의 기술적 사상에 따라 물질층의 건식 식각시 식각 챔버의 압력 및 정전척의 온도에 대한 식각 요소들의 흡착율을 설명하기 위한 도면이다.
구체적으로, 식각 챔버(도 1의 510)의 압력 및 정전척(도 1의 526)의 온도에 따른 식각 요소들의 흡착율을 도시한다. 도 12에 도시한 바와 같이 식각 챔버(도 1의 510)의 압력이 증가함에 따라 식각 요소들의 흡착율이 증가함을 알 수 있다. 흡착율이 1일 경우 100% 흡착되는 것이고, 0일 경우 전혀 흡착되지 않는 것이다.
본 발명자들이 식각 챔버(도 1의 510)의 적정 압력을 평가한 결과, 식각 챔버(도 1의 510)의 압력이 30mTorr에서 100mTorr로 증가함에 따라 식각 요소들의 흡착율이 약 0.17에서 약 0.38로 증가할 수 있다. 이렇게 식각 요소들의 흡착율이 증가할 경우, 앞서 설명한 바와 같이 물질층(도 11a의 604), 예컨대 폴리실리콘층의 건식 식각시 식각 방지막(도 11a의 640)이 두껍게 형성되어 기판에 대해 수평 방향으로 물질 패턴(도 11a의 608)의 측면 과다 식각을 억제할 수 있다.
그리고, 물질층(도 11a의 604), 예컨대 폴리실리콘층의 건식 식각시에 정전척(도 1의 526)의 온도를 높일 경우 기판(602)에 대해 수직 방향(Z축 방향)으로 물질 패턴(608)이 미 식각되지 않는다. 그런데, 도 12에 도시한 바와 같이 정전척(도 1의 526)의 온도가 증가함에 따라 식각 요소들의 흡착율이 감소함을 알 수 있다.
본 발명자들이 정전척(도 1의 526)의 온도를 평가한 결과, 정전척(도 1의 526)의 온도가 T1, 예컨대 15℃에서 T2, 예컨대 40℃ 내지 90℃로 증가함에 따라 식각 요소들의 흡착율이 감소할 수 있다. 흡착율이 감소할 경우 식각 방지막이 형성되지 않거나 얇게 형성되어 물질 패턴(도 11a의 608)의 측면 과다 식각 감소에는 부정적인 영향을 미칠 수 있다.
다시 말해, 물질층(도 11a의 604), 예컨대 폴리실리콘층의 건식 식각시 식각 챔버(도 1의 510)의 압력을 증가함에 따라 흡착율이 증가하여 식각 방지막(도 11a의 640)의 두께는 두꺼워지고 정전척(도 1의 526)의 온도를 높임에 따라 식각 방지막(도 11a의 640)의 두께는 낮아질 수 있다.
그런데, 본 발명의 기술적 사상은 식각 챔버(도 1의 510)의 압력 증가에 의한 흡착율 향상 효과가 정전척(도 1의 526)의 온도 증가에 따른 흡착율 감소 효과를 상쇄하기 때문에, 식각 챔버(도 1의 510)의 압력을 증가시키고 정전척(도 1의 526)의 온도도 증가시킨다. 본 발명자들이 정전척(도 1의 526)의 적정 온도를 평가한 결과, 앞서 T1에서 T2로 정전척(도 1의 526)의 온도를 증가시키더라도 도 11a에 도시한 바와 같이 물질 패턴(도 11a의 608)은 미 식각 없이 상측 및 하측이 균일한 폭(임계 크기, critical dimension, CD)을 가질 수 있다.
아울러서, 본 발명의 건식 식각 공정에서 식각 챔버(도 1의 510)에 유입되는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 더 조절할 수 있다. 본 발명자들이 앞서 설명한 바와 같이 불활성 가스에 대한 주 식각 가스의 비율을 평가한 결과, 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절할 경우 더욱더 일정한 폭의 물질 패턴(608)을 형성할 수 있다.
도 13은 본 발명의 기술적 사상 및 비교예에 의한 배선 패턴 및 물질 패턴의 임계 크기를 설명하기 위한 도면이다.
구체적으로, 본 발명의 기술적 사상에 의한 물질 패턴(도 11a의 608)이나 배선 패턴(도 11a의 638)의 임계 크기는 IE로 표시하고, 비교예에 의한 물질 패턴들(도 11b의 608a)의 임계 크기는 CE로 표시한다. 본 발명의 기술적 사상은 도 11a에 도시한 바와 같이 물질 패턴(608)이나 배선 패턴(638)을 형성할 때 식각 챔버의 압력 및 정전척의 온도를 조절하거나, 불활성 가스에 대한 식각 가스 및 보조 식각 가스의 농도를 조절한 경우이다. 비교예는 도 11b와 같이 앞서의 공정 조건을 조절하지 않은 경우를 나타낸다.
본 발명의 기술적 사상에 의한 물질 패턴(608)이나 배선 패턴(638)의 임계 크기는 전체적으로 목표값, 예컨대 10nm에 근접하며 상하 변동폭이 작음을 알 수 있다. 본 발명의 기술적 사상에 의한 개개의 물질 패턴(608)이나 배선 패턴(638)의 임계 크기는 상하 변동폭이 작음을 알 수 있다.
이에 반하여, 비교예에 의한 물질 패턴들(608a)의 임계 크기는 전체적으로 목표값, 예컨대 10nm에 근접하지 못하며 상하 변동폭이 큼을 알 수 있다. 비교예의 개개의 물질 패턴(608a)의 임계 크기는 상하 변동폭이 큼을 알 수 있다.
이하에서는 앞서의 반도체 소자의 제조 방법이 적용되는 다양한 실시예를 설명한다. 이하 도면들에서 X축 및 Y축 방향은 기판에 평행한 방향이고, Z축 방향은 기판에 수직한 방향일 수 있다.
도 14a 내지 도 17e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
여기서, 도 14a, 15a, 16a 및 17a는 각각 도 14e, 도 15e, 도 16e 및 도 17e의 I-I'에 따른 단면도들이고, 도 14b, 15b, 16b 및 17b는 각각 도 14e, 15e, 16e 및 17e의 II-II’에 따른 단면도들이고, 도 14c, 도 15c, 16c 및 17c는 각각 도 14e, 도 15e, 도 16e 및 도 17e의 III-III’에 따른 단면도들이고, 도 14d, 15d, 16d 및 17d는 각각 도 14e, 15e, 16e 및 17e의 IV-IV’에 따른 단면도들이다.
도 14a 내지 도 14e를 참조하면, 기판(10) 상에 절연층(미도시)을 게재하여 워드 라인들(11)을 형성한다. 기판(10)은 실리콘 웨이퍼, 즉 실리콘 기판일 수 있다. 기판(10)은 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 워드 라인들(11)은 도 1e에 도시한 바와 같이 제1 방향(X축 방향)으로 연장되고 제1 방향과 수직한 제2 방향(Y축 방향)으로 서로 떨어져 있을 수 있다.
워드 라인들(11) 상에 층간 절연층(12)을 형성한다. 층간 절연층(12)은 기판(10)의 상부, 워드 라인들(11)의 상부 및 워드 라인들(11) 사이에 형성할 수 있다. 층간 절연층(12)은 산화층으로 형성할 수 있다. 층간 절연층(12)은 후에 형성되는 비트 라인과 워드 라인들(11)간의 절연을 위하여 형성한다.
층간 절연층(12) 상에 불순물이 도핑된 제1 폴리실리콘층(14)을 형성한다. 제1 폴리실리콘층(14)은 기판(10) 상부의 전면에 걸쳐 형성할 수 있다.
도 15a 내지 도 15e를 참조하면, 폴리실리콘층(14) 상에 마스크 패턴(16)을 형성한다. 마스크 패턴(16)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(16)은 제1 폴리실리콘층(14) 상에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다.
마스크 패턴(16)을 식각 마스크로 폴리실리콘층(14), 층간 절연층(12) 및 기판(10)을 순차적으로 식각하여 복수개의 콘택홀들(18)을 형성한다. 콘택홀들(18)은 후속 공정에서 비트 라인이 콘택되는 다이렉트 콘택홀일 수 있다. 콘택홀들(18)은 기판(10)이나 층간 절연층(12)의 일 표면을 노출할 수 있다.
콘택홀들(18)은 도 15e에 도시한 바와 같이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 콘택홀들(18)은 도 15e에 도시한 바와 같이 워드 라인들(11) 사이에 형성되면서 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다.
도 16a 내지 도 16e를 참조하면, 마스크 패턴(16)을 제거한다. 이어서, 콘택홀(18)의 내부를 매립하면서 워드 라인(11) 상에 불순물이 도핑된 제2 폴리실리콘층(24)을 형성한다. 도 16a 내지 도 16e에서, 제1 및 제2 폴리실리콘층(14, 24)은 동일층으로 참조번호는 24로 통칭하여 도시한다. 제2 폴리실리콘층(24)은 다이렉트 콘택홀(18)의 내부를 매립하고, 층간 절연층(12)의 전면에 형성될 수 있다.
제2 폴리실리콘층(24)은 도 16a, 16c 및 16e에 도시한 바와 같이 기판(10)의 상부에 제1 방향 및 제2 방향으로 서로 떨어져 분리되어 있는 콘택층들(20)과 콘택층들(20)을 둘러싸는 둘레층(22)으로 나눌 수 있다. 콘택층들(20)은 콘택홀(18)에 매립된 제2 폴리실리콘층(24)을 의미할 수 있다. 둘레층(22)은 콘택홀(18)에 매립되지 않는 부분에 형성된 제2 폴리실리콘층(24)을 의미한다.
계속하여, 제2 폴리실리콘층(24) 상에 금속층(25a) 및 캡핑층(25b)을 포함하는 배선층(25)을 형성한다. 필요에 따라 캡핑층(25b)은 형성하지 않을 수도 있다. 배선층(25)은 콘택층들(20)의 상부 및 둘레층(22)의 상부에 형성할 수 있다. 금속층(25a)은 텅스텐층으로 형성할 수 있다. 캡핑층(25b)은 절연층, 예컨대 질화층으로 형성할 수 있다. 도 16e에서는 편의상 금속층(25a) 및 캡핑층(25b)을 도시하지 않는다.
도 17a 내지 도 17e에서, 배선층(25) 및 제2 폴리실리콘층(24)을 사진식각하여 기판(10) 상부에 콘택 패턴(26) 및 배선 패턴(30)을 형성한다. 콘택홀(18) 내에 형성된 콘택 패턴(26, 폴리실리콘 패턴)은 다이렉트 콘택이 될 수 있다. 배선 패턴(30)은 금속 패턴(28) 및 캡핑 패턴(29)으로 구성될 수 있다. 콘택 패턴(26) 및 배선 패턴(30)은 비트 라인을 구성할 수 있다.
콘택 패턴(26) 및 배선 패턴(30)의 형성 과정은 다음과 같은 공정으로 진행할 수 있다. 즉, 캡핑층(25b) 상에 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 마스크 패턴(32)을 형성한다. 마스크 패턴(32)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(32)은 캡핑층(25b) 상에 포토레지스트층(미도시)을 형성한 후, 포토레지스트층을 노광 및 현상하여 형성할 수 있다.
이어서, 마스크 패턴(32)을 마스크로 캡핑층(25b), 금속층(25a)을 포함하는 배선층(25) 및 제2 폴리실리콘층(24)을 건식식각하여 기판(10) 상부에 콘택 패턴(26) 및 배선 패턴(30)을 형성한다. 콘택 패턴(26) 및 배선 패턴(30)은 앞서 도 1과 같은 식각 장치를 이용하여 수행한다. 콘택 패턴(26) 및 배선 패턴(30)은 도 17e에 도시한 바와 같이 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 형성될 수 있다.
앞서 설명한 바와 같이 콘택 패턴(26) 및 배선 패턴(30)은 식각 챔버(도 1의 510)의 압력, 정전척(도 1의 526)의 온도, 및/또는 식각 챔버(도 1의 510)에 주입되는 불활성 가스에 대한 주 식각 가스 및 보조 가스의 농도 조절을 통하여 균일한 폭으로 형성될 수 있다. 예컨대, 배선층(25) 및 제2 폴리실리콘층(24)을 건식 식각할 때, 식각 챔버(도 1의 510)의 압력은 30mTorr 내지 100mTorr로 조절하고, 정전척(도 1의 526)의 온도는 40℃ 내지 90℃로 조절할 수 있다. 배선층(25) 및 제2 폴리실리콘층(24)의 건식 식각은 앞서의 실시예에서 자세히 설명하였으므로 생략한다. 콘택 패턴(26) 및 배선 패턴(30)은 일측벽의 프로파일이 수직 형태를 가질 수 있고 평면적으로는 일측 프로파일이 제2 방향으로 직선일 수 있다.
이에 따라, 고도로 스케일링(scaling)된 반도체 소자의 제조시 본 발명을 채용할 경우 콘택 패턴들(26) 간의 사진 공정 마진(photo process margin) 및 배선 패턴들(30) 간의 사진 공정 마진(photo process margin)을 증가시킬 수 있다. 아울러서, 고도로 스케일링(scaling)된 반도체 소자의 제조시 본 발명을 채용할 경우 배선 패턴들(30)과 일측의 다른 콘택 패턴들(26)간의 쇼트 문제도 해결할 수 있다.
이하에서는 앞서의 반도체 소자의 제조 방법이 디램 소자에 적용되는 실시예를 설명한다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 개략적인 레이아웃이다.
구체적으로, 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 19a의 110) 상에 형성된 소자 분리층(도 19a의 114)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X축 방향)으로 상호 평행하게 연장하고 제2 방향으로는 떨어져 있는 복수의 워드 라인 또는 게이트 라인(Word Line: WL)들이 배치될 수 있다. 워드 라인들(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y축 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 비트 라인(BL) 역시 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 워드 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈(minimum lithographic feature size)를 의미할 수 있다, 상기와 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 소자는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다.
배치 구조상 매몰 콘택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 콘택(BC) 사이에 배치될 수도 있고, 매몰 콘택(BC)과 커패시터의 하부전극 사이에 배치될 수도 있다. 이와 같이 랜딩 패드(LP) 도입을 통해 접촉 면적 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
반도체 소자(100)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
워드 라인(WL)은 반도체 소자(100)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)이나 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90도 미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며, 그에 따라 X축 및 Y축 방향을 따라 일직선 상에 배치될 수 있다. 랜딩 패드(LP)는 다이렉트 콘택(DC) 및 매몰 콘택(BC)과 달리 비트 라인(BL)이 연장하는 제2 방향(Y축 방향)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 워드 라인(WL)이 연장하는 제1 방향(X축 방향)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예컨대, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 19a 내지 도 26d는 도 18에 제시된 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 19a 내지 도 26a는 도 18의 I-I' 에 따른 단면도들이고, 도 19b 내지 도 26b는 도 18의 Ⅱ-Ⅱ' 에 따른 단면도들이며, 도 19c 내지 도 26d는 도 18의 Ⅲ-Ⅲ'에 따른 단면도이고, 도 19d 내지 도 26d는 도 18의 IV-IV’에 따른 단면도이다. 도 19e, 도 20e, 21e, 22e, 23e는 해당 단계를 설명하기 위하여 간략화하여 도시한 요부 평면도들이고, 각 도면에서 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', IV-IV’는 도 18과 동일한 부분을 나타낸다.
도 19a 내지 도 19e를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 소자 분리용 트렌치(112) 내에 소자 분리층(114)을 형성한다. 소자 분리층(114)에 의해 기판(110) 내에 활성 영역(116)이 정의될 수 있다. 활성 영역(116)은 도 18에서 볼 수 있듯이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있고, 상부로 형성되는 워드 라인(124)에 대하여 90도 미만의 각도를 갖도록 사선 형태로 배치될 수 있다. 기판(110)은 실리콘 웨이퍼, 즉 실리콘(Si) 기판일 수 있다. 기판(110)은 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다.
소자 분리층(114)은 하나의 절연막으로 형성될 수도 있지만, 도 19b 및 도 19d에서와 같이 외부 절연막(114A) 및 내부 절연막(114B)을 포함할 수도 있다. 외부 절연막(114A) 및 내부 절연막(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연막(114A)은 산화막으로 형성되고, 내부 절연막(114B)은 질화막으로 형성될 수 있다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다. 워드 라인 트렌치(118)의 내부 각각에 게이트 유전층(122), 워드 라인(124), 및 매몰 절연층(126)을 차례로 형성한다.
일부 실시예들에서, 워드 라인(124)을 형성한 후, 워드 라인(124)을 마스크로 하여 워드 라인(124) 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 도 19a에 소스 영역(116S)이 표시되어 있다. 이러한 소스 영역(116S)으로 다이렉트 콘택(DC)이 연결될 수 있다. 다른 일부 실시예들에서, 워드 라인(124)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 도 있다.
워드 라인(124)의 상면(124T)은 기판(110)의 상면(110T)보다 낮을 수 있다. 워드 라인(124)의 저면은 도 19b에서와 같이 요철 형상을 가지며, 활성 영역(116)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 고유전막은 하프늄 산화물(HfO), 하프늄 산화 질화물(HfON), 란타늄 산화물(LaO), 티타늄 산화물(TiO), 알루미늄 산화물(AlO), 또는 지르코늄 산화물(ZrO)로 형성될 수 있다.
매몰 절연층(126), 기판(110) 및 소자 분리층(114) 상에 매몰 절연층(126)을 노출하는 층간 절연층(132)을 형성할 수 있다. 층간 절연층(132)은 매몰 절연층(126)을 노출하게 형성될 수 있다. 층간 절연층(132)은 산화막으로 형성할 수 있다. 경우에 따라, 예컨대, 층간 절연층(132)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 형성될 수 있다. 층간 절연층(132)은 약 200 ∼ 400 Å의 두께를 가질 수 있다.
도 19c에 도시한 바와 같이 매몰 절연층(126)을 리세스하여 리세스 홈(133)을 형성할 수 있다. 이렇게 될 경우, 매몰 절연층(126)의 상면(126T)은 기판(110)의 상면(110T)보다 낮게 될 수 있다. 매몰 절연층(126)을 리세스시킬 경우, 채널 길이를 증가시킬 수 있다.
도 20a 내지 도 21e를 참조하면, 도 20a 내지 도 20e에 도시한 바와 같이 층간 절연층(132) 및 매몰 절연층(126) 상에 불순물이 도핑된 제1 폴리실리콘층(210)을 형성한다. 제1 폴리실리콘층(210)은 층간 절연층(132) 및 매몰 절연층(126)의 전면에 형성할 수 있다. 제1 폴리실리콘층(210)은 리세스 홈(133)에 매몰되어 형성될 수 있다.
계속하여, 도 21a 내지 도 21e를 참조하면, 제1 폴리실리콘층(210) 상에 마스크 패턴(212)을 형성한다. 마스크 패턴(212)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(212)은 제1 폴리실리콘층(210) 상에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다.
마스크 패턴(212)을 식각 마스크로 제1 폴리실리콘층(210), 층간 절연층(132) 및 기판(110)을 식각하여 복수개의 다이렉트 콘택홀들(130H)을 형성한다. 다이렉트 콘택홀(130H)은 기판(110)이나 층간 절연층(132)의 일 표면을 노출할 수 있다.
다이렉트 콘택홀들(130H)은 도 21e에 도시한 바와 같이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 콘택홀들(130H)은 도 21e에 도시한 바와 같이 워드 라인(WL)들 상에 형성된 매몰 절연막들(134) 사이에 형성되면서 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 콘택홀들(130H)은 활성 영역(116) 중 소스 영역(116S)을 노출시킬 수 있다. 다이렉트 콘택홀(130H)은 후에 설명하는 바와 같이 제2 방향으로 비트 라인(BL)과 평행하게 형성되는 다이렉트 콘택홀일 수 있다.
도 22a 내지 도 22e를 참조하면, 마스크 패턴(212)을 제거한다. 이어서, 다이렉트 콘택홀(130H)의 내부를 매립하면서 제1 폴리실리콘층(210) 상에 불순물이 도핑된 제2 폴리실리콘층(218)을 형성한다. 제2 폴리실리콘층(218)은 기판(110) 상부의 전면에 걸쳐 형성할 수 있다. 제2 폴리실리콘층(218)을 형성한 후, 제2 폴리실리콘층(218)을 에치백할 수도 있다.
도 22a 내지 도 22e에서, 제1 및 제2 폴리실리콘층(210, 218)은 동일층으로 참조번호는 218로 통칭하여 도시할 수 있다. 제2 폴리실리콘층(218)은 콘택홀(1130H)의 내부를 매립하고, 층간 절연층(132) 및 매몰 절연층(126) 상에 형성될 수 있다.
제2 폴리실리콘층(218)은 도 22e에 도시한 바와 같이 기판(110)의 상부에 제1 방향 및 제2 방향으로 서로 떨어져 분리되어 있는 콘택층들(214)과 콘택층들(214)을 둘러싸는 둘레층(216)으로 나눌 수 있다. 콘택층들(214)은 콘택홀(130H)에 매립된 제2 폴리실리콘층(218)을 의미할 수 있다. 둘레층(216)은 콘택홀(130H)에 매립되지 않는 부분에 형성된 제2 폴리실리콘층(218)을 의미할 수 있다.
계속하여, 제2 폴리실리콘층(218) 상에 금속층(144a, 146a) 및 캡핑층(148a)을 형성한다. 금속층(144a, 146a) 및 캡핑층(148a)은 배선층일 수 있다. 금속층(144a, 146a)은 콘택층들(214)의 상부 및 둘레층(216)의 상부에 형성할 수 있다. 금속층(144a, 146a)은 배리어 금속층(144a), 예컨대 텅스텐 질화층과 주 금속층(146a), 예컨대 텅스텐층으로 형성할 수 있다. 캡핑층(148a)은 절연층, 예컨대 질화층으로 형성할 수 있다. 도 22e에서는 편의상 금속층(144a, 146a) 및 캡핑층(148a)을 도시하지 않는다.
도 23a 내지 도 23e에서, 캡핑층(148a), 금속층(144a, 146a) 및 제2 폴리실리콘층(218)을 사진식각하여 기판(110) 상부에 비트 라인(145), 다이렉트 콘택(135), 캡핑 패턴(148)을 형성한다. 다시 말해, 캡핑층(148a), 금속층(144a, 146a), 콘택층(214) 및 둘레층(216)을 사진식각하여 기판(110) 상부에 비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)을 형성한다.
비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)의 형성 과정은 다음과 같은 공정으로 진행할 수 있다.
즉, 캡핑층(148a) 상에 사진공정으로 형성된 포토레지스트 패턴으로 구성되는 마스크 패턴(도시 안함)을 형성한다. 예컨대, 마스크 패턴은 캡핑층(148a) 상에 포토레지스트층(미도시)을 형성한 후, 포토레지스트층을 노광 및 현상하여 형성할 수 있다. 마스크 패턴을 식각 마스크로 캡핑층(148a), 금속층(144a, 146a), 콘택층(214) 및 둘레층(216)을 건식 식각하여 비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)을 형성할 수 있다.
비트 라인(145)은 금속층(144a, 146a) 및 제2 폴리실리콘층(218)이 패터닝되어 형성될 수 있다. 비트 라인(145)은 불순물이 도핑된 폴리실리콘층(142), 텅스텐 질화층(144) 및 텅스텐층(146)으로 구성될 수 있다. 비트 라인(145)은 도 22e 에 도시한 바와 같이 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 형성될 수 있다. 도 22e에서는 편의상 캡핑 패턴(148)을 도시하지 않는다.
비트 라인(145)은 비트 라인 구조체(140)에 포함될 수 있다. 비트 라인 구조체(140)는 비트 라인(145) 및 캡핑 패턴(148)을 포함하는 배선 패턴이라 명명될 수 있다. 비트 라인 구조체(140)는 층간 절연층(132) 및 다이렉트 콘택(135) 상에 제1 방향(도 18의 X축 방향)으로 상호 평행하게 배열될 수 있다. 비트 라인 구조체(140)는 제1 방향으로 연장되어 설치될 수 있다. 비트 라인 구조체(140) 각각은 비트 라인(145)과 비트 라인(145)의 상면을 덮는 캡핑 패턴(148)을 포함할 수 있다. 비트 라인(145)은 다이렉트 콘택(135)과 전기적으로 연결될 수 있다. 캡핑 패턴(148)의 두께는 비트 라인(145)의 두께보다 더 클 수 있다.
다이렉트 콘택(135)은 콘택층(214)이 건식 식각되어 형성될 수 있다. 다이렉트 콘택(135)은 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결될 수 있다. 비트 라인(145) 및 캡핑 패턴(148)을 포함하는 비트 라인 구조체(140) 및 다이렉트 콘택(135)의 형성은 식각 챔버(도 1의 510)의 압력, 정전척(도 1의 526)의 온도, 식각 챔버(도 1의 510)에 주입되는 불활성 가스에 대한 주 식각 가스 및 보조 가스의 농도 조절을 통하여 균일한 폭으로 형성될 수 있다. 예컨대, 캡핑층(148a), 금속층(144a, 146a) 및 제2 폴리실리콘층(218)을 건식 식각할 때, 식각 챔버(도 1의 510)의 압력은 30mTorr 내지 100mTorr로 조절하고, 정전척(도 1의 526)의 온도는 40℃ 내지 90℃로 조절할 수 있다.
캡핑층(148a), 금속층(144a, 146a), 제2 폴리실리콘층(218)의 건식 식각은 앞서의 실시예에서 자세히 설명하였으므로 생략한다. 다이렉트 콘택(135) 및 비트 라인 구조체(140)는 일측벽의 프로파일이 수직 형태를 가질 수 있고, 평면적으로는 일측 프로파일이 제2 방향으로 직선일 수 있다.
도 24a 내지 도 24d를 참조하면, 비트 라인 구조체(140)의 양측벽에 다중층 스페이서(150)를 형성한다. 비트 라인 구조체(140)의 노출된 상면 및 측벽과, 층간 절연층(132)의 노출 표면을 덮고, 다이렉트 콘택홀(130H)의 일부를 채우는 절연 라이너(152)를 형성한다. 절연 라이너(152)는 비트 라인 구조체(140)를 보호하기 위한 보호막으로 사용될 수 있다. 절연 라이너(152)는 실리콘 질화막으로 형성될 수 있다. 이러한 절연 라이너(152)는 예컨대, 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
계속하여, 비트 라인 구조체(140)의 양 측벽 상의 절연 라이너(152)를 덮는 제1 스페이서(154)를 형성한다. 제1 스페이서(154)는 실리콘 산화물(산화물로 통칭할 수 있다) 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 형성될 수 있다. 그러나 제1 스페이서(154)의 재질이 전술한 재질에 이에 한정되는 것은 아니다. 제1 스페이서(154)는 절연 라이너(152)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제1 스페이서(154)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 제1 스페이서(154)는 실리콘 산화물로 형성될 수 있다.
절연 라이너(152) 및 제1 스페이서(154)를 균일한 두께로 덮는 제2 스페이서 상에 제2 스페이서(156)를 형성한다. 제2 스페이서(156)는 제1 스페이서(154)와는 다른 물질로 형성될 수 있다. 일 실시예에서, 제2 스페이서(156)는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다.
일 실시예에서, 제2 스페이서(156)는 실리콘 질화막으로 형성될 수 있다. 이러한 제2 스페이서(156)는 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다. 절연 라이너(152), 제1 스페이서(154) 및 제2 스페이서(156)는 비트 라인 구조체(140)의 양쪽 측벽을 감싸는 다중층 스페이서(150)를 구성할 수 있다.
계속하여, 매몰 절연층(126) 상에 절연층(170)을 형성한다. 절연층(170)은 예컨대 산화물 재질의 절연막일 수 있다. 절연층(170)은 매몰 콘택(BC)의 양 측면을 둘러싸는 펜스 절연막일 수 있다. 이어서, 절연층(170) 및 비트 라인 구조체(140)의 일측에 매몰 콘택(180)을 형성한다.
매몰 콘택(180)은 불순물이 도핑된 폴리실리콘일 수 있다. 경우에 따라, 매몰 콘택(180)은 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 형성될 수 있다. 매몰 콘택(180)은 배리어막(미도시)과 상기 배리어막 상에 형성된 도전막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 Ti/TiN 적층 구조로 형성될 수 있다.
매몰 콘택(180)이 금속 물질로 형성되는 경우에, 매몰 콘택(180)과 활성 영역(116) 사이에 금속 실리사이드막(미도시)이 형성될 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트(Co) 실리사이드막일 수 있다. 그러나 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다. 즉, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 금속 실리사이드막이 형성될 수 있다.
도 25a 내지 25d를 참조하면, 에치백을 통해, 매몰 콘택(180)의 상부 일부를 제거하여 그루브(미도시)를 형성한다. 에치백을 통해 형성된 상기 그루브를 채우고 비트 라인 구조체(140), 다중막 스페이서(150)의 상면을 덮은 금속층(190)을 형성한다.
금속층(190)은 매몰 콘택(180)과의 접촉 부분에 금속 실리사이드막(미도시)을 포함할 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트 실리사이드막일 수 있다. 그러나 전술한 바와 같이 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다.
금속층(190)은 또한 상기 그루브의 내벽과 비트 라인 구조체(140) 및 다중층 스페이서(150)의 상면을 덮은 배리어막(미도시)과 상기 배리어막 상으로 상기 그루브의 내부를 채우는 내부 금속막, 그리고 상기 배리어막 상으로 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 상부 금속막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 내부 금속막 및 상부 금속막 중 적어도 하나는 텅스텐을 포함할 수 있다.
도 26a 내지 26d를 참조하면, 금속층(190) 위에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 금속층(190)과 하부의 비트 라인 구조체(140)의 일부를 식각하여, 매몰 콘택(180)에 각각 연결되는 복수의 랜딩 패드(190a)를 형성한다.
마스크 패턴은, 도 18에 도시된 랜딩 패드(LP)와 유사하게 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 그에 따라, 상기 마스크 패턴을 식각 마스크로 이용한 랜딩 패드(190a) 형성 공정 중에, 도시된 바와 같이 랜딩 패드용 그루브(Glp)가 형성되고, 이러한 랜딩 패드용 그루브(Glp)를 통해 각각의 랜딩 패드(190a)가 서로 분리될 수 있고 또한 전기적으로 절연될 수 있다. 또한, 랜딩 패드용 그루브(Glp)를 통해 비트 라인 구조체(140)의 측면이 노출될 수 있다.
도시된 바와 같이 랜딩 패드용 그루브(Glp) 형성 공정에서, 캡핑 패턴(148)은 오른쪽 측면이 제거되고, 또한 캡핑 패턴(148)의 오른쪽 측벽의 다중막 스페이서(150) 상부 부분만이 제거될 수 있다. 그에 따라, 랜딩 패드(190a)는 캡핑 패턴(148)의 왼쪽 부분과 캡핑 패턴(148)의 왼쪽 측벽의 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 물론, 도 18의 I-I' 절단 라인에 인접하는 다른 라인에 배열되는 랜딩 패드들은 그 반대, 즉 캡핑 패턴(148)의 오른쪽 부분과 캡핑 패턴(148)의 오른쪽 측벽의 다중층 스페이서(150)를 덮는 구조를 가질 수 있다.
결국, 도 18의 랜딩 패드(LP)와 유사하게, 랜딩 패드(190a)는 제2 방향(Y축 방향)을 따라서, 비트 라인 구조체(140)의 좌측벽의 다중층 스페이서(150)와 우측벽의 다중층 스페이서(150)를 번갈아 덮는 지그재그 구조(도 5의 L1 라인 참조)로 배치되며, 또한, 랜딩 패드(190a)는 제1 방향(X축 방향)을 따라서, 비트 라인 구조체(140) 각각의 동일 방향 측벽에 형성된 다중층 스페이서(150)를 덮는 구조를 가질 수 있다. 랜딩 패드(190a) 형성 후, 상기 마스크 패턴을 제거한다.
마스크 패턴 제거 후, 랜딩 패드용 그루브(Glp)를 채우고, 랜딩 패드(190a) 상면을 덮는 캡핑 절연층(미도시)을 형성한다. 캡핑 절연층은 산화막 또는 질화물 재질의 절연 물질로 형성될 수 있다.
캡핑 절연층 형성 후, 캡핑 절연층을 관통하여 랜딩 패드(190a)에 전기적으로 연결되는 복수의 커패시터(도시 생략)를 형성할 수 있다. 여기서 비트 라인(145) 및 랜딩 패드(190a)는 도 18에 예시한 비트 라인(BL) 및 랜딩 패드(LP) 각각에 대응할 수 있고, 매몰 콘택(180) 및 다이렉트 콘택(135)은 도 18에서 예시한 매몰 콘택(BC)과 다이렉트 콘택(DC)에 각각 대응할 수 있다.
도 27은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템이다.
구체적으로, 본 실시예에 따른 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함할 수 있다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 소자를 포함할 수 있다. 예를 들면, 기억 장치(1030)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 시스템(1000)은 예컨대, 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 28은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드이다.
본 실시예에 따른 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함할 수 있다. 기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
챔버: 510, 정전척: 526, 602: 기판, 604: 물질층, 606: 마스크 패턴, 608: 물질 패턴, 610: 콘택홀, 612: 액티브 패턴, 618: 분리 트렌치, 614: 분리 절연층, 638: 배선 패턴

Claims (10)

  1. 기판 상부에 물질층과 마스크 패턴을 형성하는 단계;
    상기 물질층 및 마스크 패턴을 구비하는 기판을 식각 챔버 내의 정전척에 로딩하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 물질층을 건식 식각하여 물질 패턴을 형성하는 단계를 포함하되,
    상기 물질층을 건식 식각하는 단계는,
    상기 기판에 대해 수평 방향으로 상기 물질 패턴의 측면 과도 식각 조절을 위해 상기 식각 챔버의 압력을 조절하는 단계; 및
    상기 기판에 대해 수직 방향으로 상기 물질 패턴의 미 식각 조절을 위해 상기 정전척의 온도를 조절하는 단계를 포함하되,
    상기 물질층을 건식 식각하는 단계에 이용되는 식각 가스는 주 식각 가스, 보조 식각 가스 및 불활성 가스를 포함하고,
    상기 물질층을 건식 식각하는 단계는 상기 식각 챔버에 유입되는 불활성 가스에 대한 주 식각 가스와 보조 식각 가스의 농도를 조절하는 것을 포함하고,
    상기 물질층은 폴리실리콘층으로 형성하고, 및
    상기 폴리실리콘층으로 구성된 물질층을 건식 식각하는데 이용되는 식각 가스는 상기 폴리실리콘층과 반응하는 상기 주 식각 가스, 상기 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 상기 보조 식각 가스, 및 상기 주 식각 가스와 상기 보조 식각 가스의 농도 조절을 위한 상기 불활성 가스를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 기판에 콘택홀을 형성하는 단계와 상기 콘택홀 내에 상기 물질층을 매립하는 단계를 포함하고,
    상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 콘택홀의 일측벽에서 떨어져 상기 콘택홀 바닥에 접촉하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 기판에 분리 트렌치를 형성하는 단계, 및 상기 분리 트렌치 내부 및 기판 상에 분리 절연층을 형성하여 액티브 패턴들을 형성하는 단계와, 상기 분리 트렌치 내에 상기 물질층을 매립하는 단계를 포함하고,
    상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 분리 트렌치의 일 측벽에서 떨어져 상기 분리 트렌치의 바닥에 접촉하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 기판 상부에 서로 떨어져 있는 복수개의 패턴들 및 상기 패턴들 사이의 패턴홀을 형성하는 단계와, 상기 패턴홀 내에 상기 물질층을 매립하는 단계를 포함하고,
    상기 물질층을 건식 식각하는 단계에서 상기 물질 패턴은 상기 패턴홀의 일 측벽에서 떨어져 상기 패턴홀의 바닥에 접촉하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 물질층을 건식 식각할 때, 상기 식각 챔버의 압력은 30mTorr 내지 100mTorr로 조절하고, 상기 정전척의 온도는 40℃ 내지 90℃로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 주 식각 가스는 브롬화 수소(HBr), 염소(Cl2) 및 그 조합중 어느 하나를 이용하고, 상기 보조 식각 가스는 질소(N2), 산소(O2) 및 그 조합중 어느 하나를 이용하고, 상기 불활성 가스는 헬륨(He) 또는 아르곤(Ar)을 이용하고, 상기 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 마스크 패턴을 형성하기 전에 상기 물질층 상에 배선층을 더 형성하는 단계를 포함하고,
    상기 마스크 패턴을 식각 마스크로 상기 배선층 및 물질층을 건식 식각하여 배선 패턴 및 상기 물질 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판 상에 제1 방향으로 연장되고 상기 제1 방향과 수직인 제2 방향으로는 서로 떨어져 있는 복수개의 워드 라인들을 형성하는 단계;
    상기 워드 라인들 사이의 상기 기판에 상기 제1 방향 및 제2 방향으로 서로 떨어져 있는 다이렉트 콘택홀들을 형성하는 단계;
    상기 기판 상의 다이렉트 콘택홀들을 매립하는 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 배선층 및 마스크 패턴을 형성하는 단계;
    상기 폴리실리콘층 및 마스크 패턴을 포함하는 기판을 식각 챔버 내의 정전척에 로딩하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 배선층 및 폴리실리콘층을 순차적으로 건식식각하여 상기 다이렉트 콘택홀에 매립됨과 아울러 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 연장된 다이렉트 콘택 및 비트 라인을 형성하는 단계를 포함하되.
    상기 배선층 및 폴리실리콘층을 건식 식각하는 단계는,
    상기 기판에 대해 수평 방향인 상기 제1 방향 및 제2 방향으로 상기 다이렉트 콘택의 측면 과도 식각 조절을 위해 상기 식각 챔버의 압력을 조절하는 단계; 및
    상기 기판에 대해 수직 방향인 제3 방향으로 상기 다이렉트 콘택의 미 식각 조절을 위해 상기 정전척의 온도를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 배선층 및 폴리실리콘층을 건식 식각할 때, 상기 식각 챔버의 압력은 30mTorr 내지 100mTorr로 조절하고, 상기 정전척의 온도는 40℃ 내지 90℃로 조절하고,
    상기 폴리실리콘층을 건식 식각할 때 이용되는 식각 가스는 상기 폴리실리콘층과 반응하는 주 식각 가스, 상기 폴리실리콘층의 식각에 의해 형성되는 폴리실리콘 패턴의 측면 보호를 위한 보조 식각 가스, 및 주 식각 가스와 보조 식각 가스의 농도 조절을 위한 불활성 가스를 포함하고,
    상기 불활성 가스에 대한 주 식각 가스의 비율은 0.5 내지 1.1로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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