TWI778717B

TWI778717B - 半導體記憶體元件

Info

Publication number: TWI778717B
Application number: TW110126711A
Authority: TW
Inventors: 鄭承宰; 朴光浩
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2020-11-16
Filing date: 2021-07-21
Publication date: 2022-09-21
Also published as: CN114512487A; US12010828B2; KR20220066528A; TW202221859A; US20220157819A1

Abstract

本發明提供一種記憶體元件，包含：基底；及堆疊，包含交替堆疊於基底上的字元線及層間絕緣圖案。字元線在第一方向上延伸。半導體圖案與字元線交叉且具有平行於第二方向的縱軸。半導體圖案在第一方向及第三方向上彼此間隔開。位元線在第三方向上延伸且在第一方向上彼此間隔開。位元線中的每一者接觸在第三方向上彼此間隔開的半導體圖案的第一側表面。包含資料儲存部件及基底雜質層，資料儲存部件分別設置於垂直鄰近的層間絕緣圖案之間且接觸與第一側表面相對的第二側表面，基底雜質層設置於基底的在堆疊的兩側處的部分中。

Description

半導體記憶體元件

相關申請案的交叉參考

此專利申請案主張2020年11月16日在韓國智慧財產局申請的韓國專利申請案第10-2020-0152659號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。

本發明概念的一些實施例是關於一種半導體記憶體元件及其製造方法，且特定言之，是關於一種具有改良電子特性的半導體記憶體元件及其製造方法。

隨著技術進步，半導體元件變得更加高度整合。在二維或平面半導體元件的情況下，由於整合主要由單元記憶胞佔據的面積判定，因此整合極大地受精細圖案形成技術的水準影響。然而，需要昂貴的製程裝置來增加圖案精細度，此對提高二維或平面半導體元件的整合度設定了實際限制。因此，最近已提出包含以三維方式配置的記憶胞的三維半導體記憶體元件。

本發明概念的實施例提供一種具有改良電子特性的半導體記憶體元件。

根據本發明概念的實施例，一種半導體記憶體元件包含：基底；及堆疊，包含交替堆疊於基底上的多個字元線及多個層間絕緣圖案。字元線在實質上平行於基底的頂表面的第一方向上延伸。半導體記憶體元件更包含多個半導體圖案，所述多個半導體圖案與字元線交叉且具有實質上平行於第二方向的縱軸。半導體圖案在第一方向及實質上垂直於基底的頂表面的第三方向上彼此間隔開。半導體記憶體元件更包含多個位元線，所述多個位元線在第三方向上延伸且在第一方向上彼此間隔開。位元線中的每一者與在第三方向上彼此間隔開的半導體圖案的第一側表面接觸。半導體記憶體元件更包含多個資料儲存部件。資料儲存部件分別設置於層間絕緣圖案的垂直鄰近圖案之間，且與同半導體圖案的第一側表面相對的第二側表面接觸。半導體記憶體元件更包含多個基底雜質層，所述多個基底雜質層設置於基底的在堆疊的兩側處的部分中。

根據本發明概念的實施例，一種半導體記憶體元件包含：基底；及堆疊，包含交替堆疊於基底上的多個字元線及多個層間絕緣圖案。字元線在實質上平行於基底的頂表面的第一方向上延伸。半導體記憶體元件更包含多個半導體圖案，所述多個半導體圖案與字元線交叉且具有實質上平行於第二方向的縱軸。半導體圖案在第一方向及實質上垂直於基底的頂表面的第三方向上彼此間隔開。半導體記憶體元件更包含多個位元線，所述多個位元線在第三方向上延伸且在第一方向上彼此間隔開。位元線中的每一者與在第三方向上彼此間隔開的半導體圖案的第一側表面接觸。半導體記憶體元件更包含多個資料儲存部件。資料儲存部件分別設置於層間絕緣圖案的垂直鄰近圖案之間，且與同半導體圖案的第一側表面相對的第二側表面接觸。半導體圖案中的每一者包含在第二方向上彼此間隔開的第一源極/汲極區及第二第一源極/汲極區以及安置於第一源極/汲極區與第二源極/汲極區之間的通道區。半導體圖案的通道區在第三方向上具有第一厚度，且半導體圖案的第一源極/汲極區在第三方向上具有實質上等於或大於第一厚度的第二厚度。

根據本發明概念的實施例，一種半導體記憶體元件包含：基底；第一堆疊，安置於基底上；以及第二堆疊，安置於基底上。第一堆疊及第二堆疊中的每一者包含多個字元線，所述多個字元線在第一方向上延伸且堆疊於基底上，其中層間絕緣圖案插入於所述多個字元線之間。半導體記憶體元件更包含多個半導體圖案，所述多個半導體圖案具有實質上平行於與字元線交叉的第二方向的縱軸。半導體圖案安置於基底上，且在第一方向、第二方向以及實質上垂直於基底的頂表面的第三方向上彼此間隔開。半導體記憶體元件更包含多個位元線，所述多個位元線在第三方向上延伸且在第一方向上彼此間隔開。位元線包含與第一堆疊的字元線交叉的第一位元線及與第二堆疊的字元線交叉的第二位元線。半導體記憶體元件更包含：多個第一儲存電極，分別設置於第一堆疊的層間絕緣圖案的垂直鄰近圖案之間；多個第二儲存電極，分別設置於第二堆疊的層間絕緣圖案的垂直鄰近圖案之間；平板電極，設置於第一堆疊與第二堆疊之間且共同覆蓋第一儲存電極及第二儲存電極；以及介電層，安置於第一儲存電極及第二儲存電極與平板電極之間。半導體記憶體元件更包含：多個第一絕緣分離圖案，在第一方向上彼此間隔開，且設置於第一位元線之間及第二位元線之間；多個第二絕緣分離圖案，在第一方向上彼此間隔開，且設置於第一儲存電極之間及第二儲存電極之間；以及多個基底雜質層，設置於基底的在第一堆疊及第二堆疊的兩側處的部分中。基底雜質層包含硼(B)、碳(C)或氟(F)中的至少一者。

根據本發明概念的實施例，一種製造半導體記憶體元件的方法包含：藉由在基底上交替堆疊多個犧牲層及多個半導體層而形成模具結構；形成穿透模具結構的多個開口；藉由使半導體層的經由開口暴露的側部摻雜有雜質而形成多個側壁雜質區；以及藉由移除犧牲層而在半導體層之間形成多個水平區。方法更包含：藉由蝕刻半導體層的經由水平區暴露的頂表面及底表面而形成多個初步半導體圖案；及在水平區中局部形成多個導電圖案。形成側壁雜質區包含在基底的經由開口暴露的部分中形成基底雜質層。

1:記憶胞陣列

2:列解碼器

3:感測放大器

4:行解碼器

5:邏輯控制

10:第一犧牲層

20:半導體層

21:側壁雜質區

23:犧牲氧化物層

30:第二犧牲層

35:第二犧牲圖案

37:第三犧牲圖案

40:層間絕緣層

50:第三犧牲層

100:半導體基底

101、103:基底雜質層

110:第一間隙填充絕緣圖案

120:第二間隙填充絕緣圖案

130:第三間隙填充絕緣圖案

A-A'、B-B'、C-C'、D-D':線

BL:位元線

CAP:電容器

CH:通道區

CIL:電容器介電層

CP:封蓋絕緣圖案

D1:第一方向

D2:第二方向

D3:第三方向

DS:資料儲存部件

E1、E2、E3、E4、P:部分

Gox:閘極絕緣層

HR1:第一水平區

HR2:第二水平區

HR3:第三水平區

HR4:第四水平區

HR5:第五水平區

ICL:雜質層

ILD:層間絕緣圖案

L1:第一長度

L2:第二長度

MC:記憶胞

MP:遮罩圖案

MS1:第一模具結構

MS2:第二模具結構

OP1:第一開口

OP2:第二開口

PE:平板電極

PS:下部保護圖案

PSP1:第一初步半導體圖案

PSP2:第二初步半導體圖案

S1:第一距離

S2:第二距離

SD1:第一源極/汲極區

SD2:第二源極/汲極區

SE:儲存電極

SE1:第一儲存電極

SE2:第二儲存電極

SP:半導體圖案

SS:間隔物絕緣圖案

ST1:第一堆疊

ST2:第二堆疊

STI1:第一絕緣分離圖案

STI2:第二絕緣分離圖案

T1:第一溝渠

T2:第二溝渠

TH1、TH2:厚度

TIL:上部絕緣層

TR:選擇部件

W1:第一寬度

WL:字元線

本發明概念的以上及其他特徵將藉由參考隨附圖式詳細描述其實例實施例而變得更顯而易見，其中：圖1為示意性地示出根據本發明概念的實施例的半導體記憶體元件的胞陣列的電路圖。

圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A以及圖17A為示出根據本發明概念的實施例的製造半導體記憶體元件的方法的平面圖。

圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B以及圖17B為示出根據本發明概念的實施例的製造半導體記憶體元件的方法的沿著圖2A至圖17A的線A-A'及線B-B'截取的橫截面圖。

圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15C、圖16C以及圖17C為示出根據本發明概念的實施例的製造半導體記憶體元件的方法的沿著圖2A至圖17A的線C-C'及線D-D'截取的橫截面圖。

圖3D、圖5D、圖6D以及圖7D為分別示出圖3B、圖5B、圖6B以及圖7B的部分E1、部分E2、部分E3以及部分E4的放大橫截面圖。

圖18A、圖18B以及圖18C為示出根據本發明概念的實施例的半導體記憶體元件的部分(例如，圖17B的P)的放大橫截面圖。

圖19及圖20為沿著圖3A的線A-A'及線B-B'截取且示出根據本發明概念的實施例的製造半導體記憶體元件的方法的橫截面圖。

下文中將參考隨附圖式更充分地描述本發明概念的實例實施例。貫穿隨附圖式，相同附圖標號可指相同部件。

應理解，本文中使用術語「第一」、「第二」、「第三」等來區分一個部件與另一個部件，且部件不受這些術語限制。因此，在一個實施例中的「第一」部件可描述為在另一實施例中的「第二」部件。

應理解，除非上下文另外清楚地指示，否則每一實施例內的特徵或態樣的描述應通常視為可用於其他例示性實施例中的其他類似特徵或態樣。

如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一(a/an)」及「所述」意欲亦包含複數形式。

為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......下面」、「在......上方」、「上部」等空間相對術語來描述如圖式中所示出的一個部件或特徵相對於另一(些)部件或特徵的關係。應理解，除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用中或在操作中的不同定向。舉例而言，若翻轉圖式中的元件，則描述為「在」其他部件或特徵「下方」或「在」其他部件或特徵「之下」或「在」其他部件或特徵「下面」的部件將接著定向為「在」其他部件或特徵「上方」。因此，例示性術語「在......下方」及「在......下面」可涵蓋在......上方及在......下面的定向兩者。

應理解，當組件(諸如膜、區域、層或部件)被稱為「在」另一組件「上」、「連接至」、「耦接至」或「鄰近於」另一組件時，其可直接在其他組件上、連接至、耦接至或與鄰近於其他組件，或可存在介入組件。亦應理解，當組件被稱為「在」兩個組件「之間」時，其可為兩個組件之間的唯一組件，或亦可能存在一或多個介入組件。亦應理解，當組件被稱為「覆蓋」其他組件時，其可為覆蓋其他組件的唯一組件，或一或多個介入組件亦可覆蓋其他組件。應以相同方式解釋用於描述組件之間的關係的其他詞。

在本文中，當將兩個或大於兩個元素或值描述為彼此實質上相同或大致相等時，應理解，所述元素或值彼此相同，所述元素或值在量測誤差內彼此相等，或若可量測為不相等的，則在值上足夠接近以如所屬領域中具通常知識者將理解的在功能上彼此相等。舉例而言，考慮到所討論的量測及與特定數量的量測相關聯的誤差(例如，量測系統的限制)，如本文中所使用的術語「約」包含所陳述值，且意謂在如由所屬領域中具通常知識者所判定的特定值的可接受偏差範圍內。舉例而言，「約」可意謂在如所屬領域中具通常知識者所理解的一或多個標準差內。此外，應理解，儘管參數在本文中可描述為「約」為某一值，但根據例示性實施例，所述參數可精確地為某一值或近似地為在如所屬領域中具通常知識者將理解的量測誤差內的某一值。應以相同方式解釋此等術語及類似術語用以描述組件之間的關係的其他用途。

應進一步理解，當兩個組件或方向描述為彼此實質上平行或垂直延伸時，兩個組件或方向彼此精確地平行或垂直延伸，或在如所屬領域中具通常知識者所理解的測量誤差內彼此近似平行或垂直延伸。

圖1為示意性地示出根據本發明概念的實施例的半導體記憶體元件的胞陣列的電路圖。

參考圖1，半導體記憶體元件可包含記憶胞陣列1、列解碼器2、感測放大器3、行解碼器4以及邏輯控制5。

記憶胞陣列1可包含以三維方式配置的多個記憶胞 MC。記憶胞MC中的每一者可設置於彼此交叉的字元線WL與位元線BL之間且連接至字元線WL及位元線BL。

記憶胞MC中的每一者可包含選擇部件TR及資料儲存部件DS。選擇部件TR及資料儲存部件DS可彼此串聯電連接。資料儲存部件DS可設置於位元線BL與選擇部件TR之間且連接至位元線BL及選擇部件TR，且選擇部件TR可設置於資料儲存部件DS與字元線WL之間且連接至資料儲存部件DS及字元線WL。選擇部件TR可為例如場效電晶體(field effect transistor；FET)，且資料儲存部件DS可為例如電容器、可變電阻器或類似者。作為一實例，選擇部件TR可包含電晶體，且電晶體可包含連接字元線WL的閘極電極以及分別連接至位元線BL及資料儲存部件DS的汲極/源極端子。

列解碼器2可對自半導體記憶體元件外部輸入的位址資訊進行解碼，且可基於所解碼的位址資訊來選擇記憶胞陣列1的字元線WL中的一者。可將由列解碼器2解碼的位址資訊提供至列驅動器，且在此情況下，列驅動器可回應於控制電路的控制而分別將特定電壓提供至字元線WL的選定者及未選定者。

感測放大器3可經組態以感測、放大且輸出位元線BL中的一者與參考位元線之間的電壓差，所述位元線BL中的一者是基於由行解碼器4解碼的位址資訊來選擇的。

行解碼器4可在感測放大器3與外部元件(例如，記憶體控制器)之間提供資料傳輸路徑。行解碼器4可經組態以對自半導體記憶體元件外部輸入的位址資訊進行解碼，且可經組態以基於所解碼的位址資訊來選擇位元線BL中的一者。

控制邏輯5可經組態以產生控制信號，所述控制信號用於控制記憶胞陣列1上的資料寫入或讀取操作。

圖3D、圖5D、圖6D以及圖7D為分別示出圖3B、圖5B、圖6B以及圖7B的部分E1、部分E2、部分E3以及部分E4的放大橫截面圖。圖18A、圖18B以及圖18C為示出根據本發明概念的實施例的半導體記憶體元件的部分(例如，圖17B的P)的放大橫截面圖。

參考圖2A、圖2B以及圖2C，第一模具結構MS1可形成於半導體基底100上。第一模具結構MS1可包含交替堆疊於半導體基底100上的第一犧牲層10及半導體層20。

第一犧牲層10可由相對於半導體層20具有蝕刻選擇性的材料形成。舉例而言，第一犧牲層10可由例如以下各者的至少一者形成或包含以下各者中的至少一者：矽鍺、氧化矽、氮化矽或氮氧化矽。在一實施例中，第一犧牲層10可由半導體材料(例如，矽鍺)形成或包含半導體材料。在第一模具結構MS1中，第一犧牲層10中的每一者可比半導體層20中的每一者薄。

半導體層20可由例如以下各者的至少一者形成或包含以下各者中的至少一者：矽、鍺、矽鍺或氧化銦鎵鋅(indium gallium zinc oxide；IGZO)。在一實施例中，半導體層20可由與半導體基底100相同的半導體材料形成或包含所述半導體材料。舉例而言，半導體層20可由單晶矽或多晶矽形成或包含單晶矽或多晶矽。

在一實施例中，第一犧牲層10及半導體層20可藉由磊晶生長製程形成。半導體層20可為單晶矽層，且第一犧牲層10可為具有超晶格結構的矽鍺層。

上部絕緣層TIL可形成於第一模具結構MS1上以覆蓋半導體層20中的最上部一者。上部絕緣層TIL可由相對於第一犧牲層10及半導體層20具有蝕刻選擇性的絕緣材料形成。舉例而言，上部絕緣層TIL可為氧化矽層。

此後，上部絕緣層TIL及第一模具結構MS1可經圖案化以形成暴露半導體基底100的第一開口OP1及第二開口OP2。

形成第一開口OP1及第二開口OP2可包含在第一模具結構MS1上形成具有對應於第一開口OP1及第二開口OP2的多個開口的遮罩圖案，且接著使用遮罩圖案作為蝕刻遮罩來非等向性蝕刻第一模具結構MS1。

第一開口OP1及第二開口OP2可形成為暴露半導體基底100的頂表面，且在以過蝕刻方式執行非等向性蝕刻的情況下，可使半導體基底100的在第一開口OP1及第二開口OP2下方的頂表面凹陷。

第一開口OP1可在第一方向D1上彼此間隔開。第二開口OP2可在第一方向D1上彼此間隔開，且可在第二方向D2上與第一開口OP1間隔開。一對第二開口OP2可形成於在第二方向D2上彼此鄰近的一對第一開口OP1之間。

第一開口OP1及第二開口OP2可在第一方向D1上彼此間隔開第一距離S1。第一開口OP1可在第二方向D2上與第二開口OP2間隔開小於第一距離S1的第二距離S2。

第一開口OP1及第二開口OP2中的每一者在第一方向D1上可具有第一寬度W1。當在第二方向D2上進行量測時，第一開口OP1可具有第一長度L1，且第二開口OP2可具有大於第一長度L1的第二長度L2。

接著，可形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2以分別填充第一開口OP1及第二開口OP2。

第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可與半導體基底100接觸(例如，直接接觸)。第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮氧化矽或使用旋塗式玻璃(spin-on-glass；SOG)技術形成的絕緣材料。第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可藉由以下步驟形成：沈積絕緣分離層以填充第一開口OP1及第二開口OP2，且接著使絕緣分離層平坦化以暴露上部絕緣層TIL的頂表面。

參考圖3A、圖3B以及圖3C，第一溝渠T1及第二溝渠T2可形成為穿透第一模具結構MS1且暴露第一犧牲層10及半導體層20的側表面。

形成第一溝渠T1及第二溝渠T2可包含在第一模具結構MS1上形成具有對應於第一溝渠T1及第二溝渠T2的多個開口的遮罩圖案，且接著使用遮罩圖案作為蝕刻遮罩來非等向性蝕刻第一模具結構MS1。第一溝渠T1及第二溝渠T2可形成為暴露半導體基底100的頂表面，且在以過蝕刻方式執行非等向性蝕刻的情況下，可使半導體基底100的在第一溝渠T1及第二溝渠T2下方的頂表面凹陷以形成多個凹口區。

第一溝渠T1及第二溝渠T2可在第一方向D1上延伸且可實質上彼此平行。第一溝渠T1及第二溝渠T2可形成為暴露第一犧牲層10及半導體層20的側表面。另外，第一溝渠T1可在第一方向D1上延伸以暴露第一絕緣分離圖案STI1的側表面。

第二溝渠T2中的每一者可形成於鄰近的一對第一溝渠T1之間，且可在第一方向D1上延伸以暴露第二絕緣分離圖案STI2的側表面。

在形成第一溝渠T1及第二溝渠T2之後，可執行雜質摻雜製程以在半導體層20的側部中形成側壁雜質區21。

作為一實例，可將氣相摻雜(gas phase doping；GPD)製程、束線離子植入製程或電漿輔助摻雜(plasma-assisted doping；PLAD)製程執行為雜質摻雜製程。在一實施例中，可在雜質摻雜製程之後進一步執行熱處理製程。

在雜質摻雜製程中，可將含雜質的氣體均勻地提供至第一溝渠T1及第二溝渠T2中，以使半導體層20的經由第一溝渠T1及第二溝渠T2暴露的側表面摻雜有雜質。

含有硼(B)、碳(C)或氟(F)中的至少一者的源氣體可用於雜質摻雜製程中。在此情況下，側壁雜質區21可包含作為雜質的硼(B)、碳(C)或氟(F)中的至少一者。

參考圖3D，側壁雜質區21可為半導體層20的側部，所述側部均勻地經摻雜且暴露於第一渠溝T1或第二渠溝T2。在一實施例中，側壁雜質區21中的雜質濃度可隨著距半導體層20的側表面的距離增加而逐漸降低。

亦可執行雜質摻雜製程以使經由第一溝渠T1及第二溝渠T2暴露的半導體基底100摻雜有雜質。因此，基底雜質層101可形成於半導體基底100中。基底雜質層101可含有與側壁雜質區21中的雜質相同的雜質。在一實施例中，基底雜質層101中的雜質濃度可隨著距半導體基底100的表面的距離增加而逐漸降低。

儘管側壁雜質區21已描述為在形成第一溝渠T1及第二溝渠T2之後形成，但本發明概念的實施例不限於此。舉例而言，在一實施例中，在形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2之前，可在半導體層20的經由第一開口OP1及第二開口OP2暴露的側部中形成側壁雜質區21。換言之，在如參考圖2A、圖2B以及圖2C所描述的形成第一開口OP1及第二開口OP2之後，可在半導體層20的經由第一開口OP1及第二開口OP2暴露的側部中形成側壁雜質區21。

此外，若對經由第一開口OP1及第二開口OP2暴露的半導體層20執行雜質摻雜製程，則可在第一絕緣分離圖案STI1及第二絕緣分離圖案STI2下方的半導體基底100中形成基底雜質層103。

參考圖4A、圖4B以及圖4C，可選擇性地移除經由第一溝渠T1及第二溝渠T2暴露的第一犧牲層10，且因此第一水平區HR1可形成於半導體層20的垂直鄰近層之間。

形成第一水平區HR1可包含使用蝕刻配方來執行蝕刻製程，所述蝕刻配方相對於半導體基底100、半導體層20以及第一絕緣分離圖案STI1及第二絕緣分離圖案STI2具有蝕刻選擇性，以等向性地蝕刻第一犧牲層10。在一實施例中，歸因於第一絕緣分離圖案STI1及第二絕緣分離圖案STI2，半導體層20在移除第一犧牲層10期間並未坍塌且可彼此垂直間隔開。

第一水平區HR1的垂直厚度(例如，半導體層20的垂直鄰近層之間的垂直距離)可實質上等於第一犧牲層10的厚度。

參考圖5A、圖5B以及圖5C，可執行放大製程以增加第一水平區HR1的垂直厚度。

作為一實例，放大製程可包含蝕刻半導體層20的經由第一水平區HR1暴露的頂表面及底表面。放大製程可包含使用蝕刻配方來執行等向性蝕刻製程，所述蝕刻配方相對於上部絕緣層TIL以及第一絕緣分離圖案STI1及第二絕緣分離圖案STI2具有蝕刻選擇性。半導體層20中的每一者的厚度可藉由放大製程減小。因此，可形成第一初步半導體圖案PSP1，且第二水平區HR2可分別形成於第一初步半導體圖案PSP1的垂直鄰近圖案之間。

由於側壁雜質區21形成於半導體層20中，因此在對半導體層20執行等向性蝕刻製程期間，半導體層20在其側部處的蝕刻量明顯低於其頂部及底部處。換言之，在對半導體層20執行等向性蝕刻製程期間，可防止半導體層20在水平方向上經蝕刻。另外，在對半導體層20執行等向性蝕刻製程期間，側壁雜質區21可防止半導體層20的側表面沿著其晶面(crystal facet)蝕刻，且因此具有楔形側表面。換言之，歸因於側壁雜質區21，可防止半導體層20的側壁輪廓在對半導體層20執行等向性蝕刻製程期間變形。因此，第一初步半導體圖案PSP1可具有實質上平坦的側表面。

此外，由於基底雜質層101形成於第一溝渠T1及第二溝渠T2下方，因此在對半導體層20執行等向性蝕刻製程期間，可防止半導體基底100的經由第一溝渠T1及第二溝渠T2暴露的部分經部分蝕刻且因此具有σ形底切區。

由於在對半導體層20執行等向性蝕刻製程期間，半導體層20的側部與中心部分之間存在蝕刻量的差異，因此第一初步半導體圖案PSP1可在其拐角部分處具有尖銳的輪廓，且可在其經由第一溝渠T1及第二溝渠T2暴露的側表面處具有最大厚度，如圖5D中所繪示。

由於在對半導體層20執行等向性蝕刻製程期間，半導體層20的側部及中心部分之間存在蝕刻量的差異，因此第一初步半導體圖案PSP1在其側部處的厚度可比在其中心部分處更大。在一實施例中，第一初步半導體圖案PSP1在其中心部分處可具有約3奈米至約13奈米的厚度。

參考圖6A、圖6B以及圖6C，可對第一初步半導體圖案 PSP1執行氧化製程，且因此可沿著第一初步半導體圖案PSP1的經暴露表面形成犧牲氧化物層23。

作為氧化製程的結果，可將第一初步半導體圖案PSP1的尖銳的拐角部分氧化以形成第二初步半導體圖案PSP2，所述第二初步半導體圖案PSP2的側部比第一初步半導體圖案PSP1的側部薄。換言之，與第一初步半導體圖案PSP1相比，第二初步半導體圖案PSP2的中心部分與側部之間的厚度差可減小。

在一實施例中，當形成犧牲氧化物層23時，亦可將側壁雜質區21氧化。在此情況下，在一實施例中，第二初步半導體圖案PSP2中不存在雜質，但犧牲氧化物層23含有雜質。

接著，參考圖7A、圖7B以及圖7C，可移除犧牲氧化物層23，且因此可暴露第二初步半導體圖案PSP2的表面。

第二初步半導體圖案PSP2可具有實質上平坦的側表面，如圖7D中所繪示，且側表面與頂表面及底表面之間的拐角部分可具有圓形輪廓。第二初步半導體圖案PSP2的側部可具有實質上等於或大於其中心部分的厚度。第二初步半導體圖案PSP2可具有在約2奈米至約10奈米範圍內的厚度。

作為移除犧牲氧化物層23的結果，可增加第二初步半導體圖案PSP2的垂直鄰近圖案之間的距離。換言之，可垂直擴展第二水平區HR2。

參考圖8A、圖8B以及圖8C，可在第二初步半導體圖案PSP2的表面上依序沈積第二犧牲層30及層間絕緣層40。

第二犧牲層30可藉由沈積相對於半導體基底100及第二初步半導體圖案PSP2具有蝕刻選擇性的材料形成。舉例而言，第二犧牲層30可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮化矽或氮氧化矽。可使用原子層沈積法或化學氣相沈積法形成第二犧牲層30。

第二犧牲層30可沈積為圍繞第二初步半導體圖案PSP2中的每一者。第二犧牲層30可沈積為具有小於第二水平區HR2的垂直厚度的約一半的厚度。舉例而言，可執行第二犧牲層30的沈積以界定第二初步半導體圖案PSP2的垂直鄰近圖案之間的間隙區。

此後，層間絕緣層40可形成於第二犧牲層30上以填充設置有第二犧牲層30的第二水平區HR2。層間絕緣層40可由相對於第二犧牲層30及半導體基底100具有蝕刻選擇性的絕緣材料形成。作為一實例，層間絕緣層40可為氧化矽層。

接著，參考圖9A、圖9B以及圖9C，可藉由對層間絕緣層40及第二犧牲層30依序執行部分蝕刻製程來形成第二模具結構MS2。

舉例而言，在形成層間絕緣層40之後，可部分蝕刻經由第一溝渠T1及第二溝渠T2暴露的層間絕緣層40以形成層間絕緣圖案ILD。形成層間絕緣圖案ILD可包含等向性地蝕刻層間絕緣層40，直至第二犧牲層30暴露於第一溝渠T1及第二溝渠T2中為止。在一實施例中，層間絕緣圖案ILD可具有圓形側表面，作為等向性蝕刻製程的結果。層間絕緣圖案ILD可彼此垂直間隔開。

在形成層間絕緣圖案ILD之後，可部分蝕刻經由第一溝渠T1及第二溝渠T2暴露的第二犧牲層30以形成第二犧牲圖案35。可藉由等向性地蝕刻第二犧牲層30直至暴露第二初步半導體圖案PSP2為止來形成第二犧牲圖案35。作為等向性蝕刻製程的結果，第二犧牲圖案35可具有圓形側表面。第二犧牲圖案35可彼此垂直間隔開，且第二初步半導體圖案PSP2可分別安置於彼此垂直鄰近的一對第二犧牲圖案35之間。

藉由上述方法形成的第二模具結構MS2可包含層間絕緣圖案ILD、第二犧牲圖案35以及第二初步半導體圖案PSP2。亦即，第二模具結構MS2可包含多個堆疊，所述多個堆疊中的每一者包含依序堆疊的第二初步半導體圖案PSP2、第二犧牲圖案35、層間絕緣圖案ILD以及第二犧牲圖案35。

參考圖10A、圖10B以及圖10C，在形成第二模具結構MS2之後，可形成第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120以填充第一溝渠T1及第二溝渠T2。第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120可覆蓋基底雜質層101。

形成第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120可包含形成絕緣間隙填充層以填充第一溝渠T1及第二溝渠T2，且使絕緣間隙填充層平坦化以暴露上部絕緣層TIL的頂表面。可使用諸如化學機械研磨技術或回蝕技術的平坦化技術來執行絕緣間隙填充層的平坦化。

第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120可由絕緣材料形成或包含絕緣材料，所述絕緣材料相對於第一絕緣分離圖案STI1及第二絕緣分離圖案STI2具有蝕刻選擇性。舉例而言，第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮化矽或氮氧化矽。第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120中的每一者可具有單層結構或多層結構。

在形成第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120之後，可藉由移除第一絕緣分離圖案STI1及第二絕緣分離圖案STI2再次形成第一開口OP1及第二開口OP2。第一開口OP1及第二開口OP2可暴露第二初步半導體圖案PSP2的側表面、第二犧牲圖案35的側表面、層間絕緣圖案ILD的側表面以及半導體基底100的頂表面的部分。

移除第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可包含使用蝕刻配方來執行蝕刻製程，所述蝕刻配方經選擇以相對於半導體基底100、第二犧牲圖案35、第二初步半導體圖案PSP2以及第一間隙填充絕緣圖案110及第二間隙填充絕緣圖案120具有蝕刻選擇性。作為一實例，在第一絕緣分離圖案STI1及第二絕緣分離圖案STI2包含氧化矽的情況下，可對第一絕緣分離圖案STI1及第二絕緣分離圖案STI2執行乾式蝕刻製程、化學蝕刻製程或濕式蝕刻製程。可使用例如緩衝氧化物蝕刻劑(buffered oxide etchant；BOE)、氟化氫(HF)或類似者來執行對第一絕緣分離圖案STI1及第二絕緣分離圖案STI2執行的濕式蝕刻製程。可使用例如CF₄、NH₃、CHF₃、C₂F₆、BF₃或類似者來執行對第一絕緣分離圖案STI1及第二絕緣分離圖案STI2執行的乾式蝕刻製程。

參考圖11A、圖11B以及圖11C，可對第二初步半導體圖案PSP2的經由第一開口OP1及第二開口OP2暴露的部分執行蝕刻製程。因此，可形成在第一方向D1上彼此間隔開的半導體圖案SP。

形成半導體圖案SP可包含等向性地蝕刻經由第一開口OP1及第二開口OP2暴露的第二初步半導體圖案PSP2。舉例而言，第二初步半導體圖案PSP2可藉由經由第一開口OP1及第二開口OP2供應的蝕刻劑而在第一方向D1及第二方向D2上橫向蝕刻。由於第一開口OP1之間的距離及第二開口OP2之間的距離大於第一開口OP1與第二開口OP2之間的距離，因此第二初步半導體圖案PSP2可經蝕刻以形成在第一方向D1上彼此間隔開的半導體圖案SP。作為等向性蝕刻製程的結果，半導體圖案SP中的每一者在其中心部分處的第一方向D1上的寬度可比在其側部處更大。舉例而言，在一實施例中，半導體圖案SP中的每一者在第一方向D1上的寬度在半導體圖案SP的通道區處可比在半導體圖案SP的源極/汲極區處更大。

作為用以形成半導體圖案SP的上述製程的結果，暴露半導體圖案SP的側表面的第三水平區HR3可形成於第二犧牲圖案35之間。第三水平區HR3可對應於藉由蝕刻第二初步半導體圖案PSP2而形成的空白區。

參考圖12A、圖12B以及圖12C，在形成半導體圖案SP之後，可藉由用絕緣材料填充第一開口OP1及第二開口OP2再次形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2。

第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可由絕緣材料形成，所述絕緣材料相對於第二犧牲圖案35及層間絕緣圖案ILD具有蝕刻選擇性。第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮氧化矽或氮化矽。第一絕緣分離圖案 STI1及第二絕緣分離圖案STI2可具有單層結構或多層結構。

形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2可包含形成絕緣層以填充第一開口OP1及第二開口OP2，且使絕緣層平坦化以暴露上部絕緣層TIL的頂表面。可使用諸如化學機械研磨技術或回蝕技術的平坦化技術來執行絕緣層的平坦化。可使用例如原子層沈積(atomic layer deposition；ALD)製程、化學氣相沈積(chemical vapor deposition；CVD)製程或旋塗式玻璃(SOG)製程來形成填充第一開口OP1及第二開口OP2的絕緣層。

在形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2期間，第三水平區HR3可填充有絕緣材料或可作為空白區保留。

在再形成第一絕緣分離圖案STI1及第二絕緣分離圖案STI2之後，遮罩圖案MP可形成於上部絕緣層TIL上以暴露第一間隙填充絕緣圖案110。

參考圖13A、圖13B以及圖13C，可藉由使用遮罩圖案MP作為蝕刻遮罩來蝕刻第一間隙填充絕緣圖案110而再次形成暴露半導體基底100的第一溝渠T1。第一溝渠T1可形成為暴露半導體圖案SP的側表面、第二犧牲圖案35的側表面以及層間絕緣圖案ILD的側表面。

接著，可藉由部分移除經由第一溝渠T1暴露的第二犧牲圖案35而分別在半導體圖案SP與層間絕緣圖案ILD之間形成第四水平區HR4。

可藉由使用經選擇以相對於半導體圖案SP及層間絕緣圖案ILD具有蝕刻選擇性的蝕刻配方等向性地蝕刻第二犧牲圖案35 來形成第四水平區HR4。作為一實例，在第二犧牲圖案35為氮化矽層且層間絕緣圖案ILD為氧化矽層的情況下，形成第四水平區HR4的蝕刻步驟可包含使用含有磷酸的蝕刻溶液來等向性地蝕刻第二犧牲圖案35。第四水平區HR4可在第一方向D1上自第一絕緣分離圖案STI1與第二絕緣分離圖案STI2之間的區延伸。

當形成第四水平區HR4時，可保留第二犧牲圖案35的部分以形成第三犧牲圖案37。第三犧牲圖案37可藉由第二絕緣分離圖案STI2在第一方向D1上彼此分離。

參考圖14A、圖14B以及圖14C，可形成間隔物絕緣圖案SS以部分填充第四水平區HR4。

形成間隔物絕緣圖案SS可包含沈積絕緣層以填充第四水平區HR4，且部分蝕刻第四水平區HR4中的絕緣層。間隔物絕緣圖案SS可藉由第二絕緣分離圖案STI2在第一方向D1上彼此分離。

接著，閘極絕緣層Gox及字元線WL可依序形成於設置有間隔物絕緣圖案SS的第四水平區HR4中。

形成閘極絕緣層Gox及字元線WL可包含形成閘極絕緣層Gox以保形地覆蓋設置有間隔物絕緣圖案SS的第四水平區HR4，在閘極絕緣層Gox上形成閘極導電層以填充第四水平區HR4，以及自第一溝渠T1移除閘極導電層以形成彼此垂直間隔開的字元線WL。可使字元線WL的側表面相對於半導體圖案SP的側表面向內凹陷，且因此字元線WL可填充第四水平區HR4的部分。字元線WL可形成為在第一方向D1上延伸，且圍繞半導體圖案SP的中心部分(例如，通道部分)。換言之，字元線WL中的每一者可具有完全圍繞半導體圖案SP的通道部分的結構(例如，環繞式閘極結構)。替代地，每一半導體圖案SP的通道部分可位於在第一方向D1上延伸的一對字元線WL之間。靠近第一絕緣分離圖案STI1的側表面，字元線WL可具有與第一絕緣分離圖案STI1實質上相同的輪廓。換言之，字元線WL中的每一者可在第二方向D2上具有不均勻的寬度。

參考圖15A、圖15B以及圖15C，可形成封蓋絕緣圖案CP以填充設置有字元線WL的第四水平區HR4。

形成封蓋絕緣圖案CP可包含在第一溝渠T1的內表面上形成封蓋絕緣層以填充第四水平區HR4，且自第一溝渠T1移除封蓋絕緣層以暴露層間絕緣圖案ILD的側表面。封蓋絕緣層可藉由等向性蝕刻製程蝕刻，所述等向性蝕刻製程使用相對於層間絕緣圖案ILD及半導體圖案SP具有蝕刻選擇性的蝕刻配方執行。

在一實施例中，當形成封蓋絕緣圖案CP時，封蓋絕緣層的一部分可保留在第一渠溝T1的底表面上(例如，基底雜質層101的頂表面上)以形成下部保護圖案PS。形成下部保護圖案PS可包含在第一溝渠T1的內表面上形成封蓋絕緣層，在封蓋絕緣層上形成犧牲圖案以填充第一溝渠T1的下部區，以及等向性地蝕刻封蓋絕緣層以暴露層間絕緣圖案ILD的側表面。

在形成封蓋絕緣圖案CP之前或之後，半導體圖案SP的經由第一溝渠T1暴露的部分可摻雜有雜質。因此，第一源極/汲極區可形成於半導體圖案SP中。第一源極/汲極區可藉由經由第一溝渠T1執行氣相摻雜(GPD)製程或電漿輔助摻雜(PLAD)製程來形成。

在形成封蓋絕緣圖案CP及下部保護圖案PS之後，位元線BL可形成於在第一溝渠T1中。

形成位元線BL可包含在第一溝渠T1的內表面上沈積導電層以填充第一絕緣分離圖案STI1之間的區，且移除第一溝渠T1的內表面上的導電層以暴露第一絕緣分離圖案STI1的側表面。

藉由上述製程形成的位元線BL可在實質上垂直於半導體基底100的頂表面的第三方向D3上延伸，且可藉由第一絕緣分離圖案STI1在第一方向D1上彼此間隔開。位元線BL中的每一者可與半導體圖案SP的第一源極/汲極區接觸(例如，直接接觸)。位元線BL可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：摻雜矽、金屬材料、金屬氮化物或金屬矽化物。舉例而言，位元線BL可由氮化鉭或鎢形成或包含氮化鉭或鎢。在形成位元線BL之後，可移除遮罩圖案MP。

參考圖16A、圖16B以及圖16C，在形成位元線BL之後，第三間隙填充絕緣圖案130可形成於第一溝渠T1中。第三間隙填充絕緣圖案130可設置於下部保護圖案PS上，且可在第一方向D1上延伸。第三間隙填充絕緣圖案130可覆蓋位元線BL的側表面及第一絕緣分離圖案STI1的側表面。第三間隙填充絕緣圖案130可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮氧化矽或使用旋塗式玻璃(SOG)技術形成的絕緣材料。

此後，可藉由移除第二間隙填充絕緣圖案120再次形成第二溝渠T2。第二溝渠T2可形成為暴露基底雜質層101、第三犧牲圖案37的側表面、半導體圖案SP的側表面以及層間絕緣圖案 ILD的側表面。

此後，可移除經由第二溝渠T2暴露的第三犧牲圖案37以形成暴露間隔物絕緣圖案SS的第五水平區HR5。

形成第五水平區HR5可包含藉由使用蝕刻配方的蝕刻製程來等向性地蝕刻第三犧牲圖案37，所述蝕刻配方經選擇以相對於半導體基底100、半導體圖案SP以及層間絕緣圖案ILD具有蝕刻選擇性。當等向性地蝕刻第三犧牲圖案37時，間隔物絕緣圖案SS可用作蝕刻終止層。

當在橫截面圖中觀察時，第五水平區HR5可形成於層間絕緣圖案ILD與半導體圖案SP之間，且當在平面圖中觀察時其可形成於第二絕緣分離圖案STI2之間。

接著，半導體圖案SP的經由第五水平區HR5暴露的部分可經蝕刻以減小半導體圖案SP在第二方向D2上的長度。舉例而言，在形成第五水平區HR5之後，可等向性地蝕刻半導體圖案SP的部分。

參考圖17A、圖17B以及圖17C，儲存電極SE可局部形成於第五水平區HR5中。

形成儲存電極SE可包含沈積導電層以保形地覆蓋第五水平區HR5的內表面及第二溝渠T2的內表面，且接著移除導電層的沈積於第二溝渠T2的內表面上的部分以形成分別位於第五水平區HR5中的導電圖案。

儲存電極SE可在第一方向D1、第二方向D2以及第三方向D3上彼此間隔開。儲存電極SE可與經由第五水平區HR5暴露的半導體圖案SP接觸(例如，直接接觸)。儲存電極SE中的每一者可界定第五水平區HR5中的空白空間。舉例而言，儲存電極SE中的每一者可具有具備實質上平行於第二方向D2的縱軸的杯形狀。替代地，儲存電極SE可為具有實質上平行於第二方向D2的縱軸的柱形狀。儲存電極SE可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：金屬材料、金屬氮化物或金屬矽化物。

在一實施例中，在形成儲存電極SE之前，可藉由使半導體圖案SP的部分摻雜有雜質來形成第二源極/汲極區，且儲存電極SE可與第二源極/汲極區接觸(例如，直接接觸)。

此後，可形成電容器介電層CIL以保形地覆蓋設置有儲存電極SE的第五水平區HR5，且接著可形成平板電極PE以填充其中形成儲存電極SE及電容器介電層CIL的第五水平區HR5及第二溝渠T2。

在藉由上述方法製造半導體記憶體元件的情況下，半導體記憶體元件可包含安置於半導體基底100上的第一堆疊ST1及第二堆疊ST2，如圖17A、圖17B以及圖17C中所繪示。第一堆疊ST1及第二堆疊ST2中的每一者可在第一方向D1上延伸且可包含交替堆疊於半導體基底100上的字元線WL及層間絕緣圖案ILD。交替堆疊的字元線WL可在實質上平行於半導體基底100的頂表面的第一方向D1上延伸。

字元線WL及層間絕緣圖案ILD可在實質上垂直於第一方向D1及第二方向D2的第三方向D3(例如，垂直方向)上交替堆疊。字元線WL中的每一者可包含在實質上平行於半導體基底100的頂表面的第一方向D1上延伸的線部分及在第二方向D2上自線部分突出的閘極電極部分。線部分可安置於第一絕緣分離圖案STI1與第二絕緣分離圖案STI2之間。另外，閘極電極部分在第二方向D2上的寬度可大於線部分的寬度。當在平面視圖中觀察時，彼此相對且平板電極插入於其間的一對字元線WL可具有鏡像對稱性。

半導體圖案SP可在第三方向D3上堆疊，且可在第一方向D1及第二方向D2上彼此間隔開。換言之，半導體圖案SP可三維方式配置於半導體基底100上。半導體圖案SP可由例如矽或鍺中的至少一者形成或包含矽或鍺中的至少一者。作為一實例，半導體圖案SP可由單晶矽形成。

半導體圖案SP中的每一者可為具有實質上平行於第二方向D2的縱軸的條形圖案，如圖18A、圖18B以及圖18C中所繪示。舉例而言，半導體圖案SP中的每一者可在第二方向D2上縱向延伸。半導體圖案SP中的每一者可包含彼此間隔開的第一源極/汲極區SD1及第二源極/汲極區SD2以及安置於第一源極/汲極區SD1與第二源極/汲極區SD2之間的通道區CH。在每一半導體圖案SP中，第一源極/汲極區SD1及第二源極/汲極區SD2可摻雜有雜質。

半導體圖案SP可在第二方向D2上穿透字元線WL的閘極電極部分。字元線WL中的每一者可具有完全圍繞半導體圖案SP的通道區CH的結構(例如，環繞式閘極結構)。閘極絕緣層Gox可插入於半導體圖案SP的通道部分與字元線WL之間。

半導體圖案SP可與字元線WL交叉。半導體圖案SP可在第一方向D1及實質上垂直於半導體基底100的頂表面的第三方向D3上彼此間隔開。

封蓋絕緣圖案CP可設置於字元線WL的一側處以圍繞半導體圖案SP的第一源極/汲極區SD1，且間隔物絕緣圖案SS可設置於字元線WL的相對側處以圍繞半導體圖案SP的第二源極/汲極區SD2。

半導體圖案SP可具有與位元線BL接觸(例如，直接接觸)的第一側表面及與儲存電極SE接觸(例如，直接接觸)的第二側表面。

位元線BL可在實質上垂直於半導體基底100的頂表面的第三方向D3上延伸以與字元線WL交叉。位元線BL在第三方向D3上可具有實質上相同的長度。位元線BL可在第一方向D1及第二方向D2上彼此間隔開。位元線BL中的每一者可連接至在第三方向D3上堆疊的半導體圖案SP的第一端。

資料儲存部件可連接至每一半導體圖案SP的第二源極/汲極區SD2。在一實施例中，資料儲存部件可包含電容器CAP，且在此情況下，儲存電極SE可用作電容器CAP的電極，所述電極連接至每一半導體圖案SP的第二源極/汲極區SD2。儲存電極SE中的每一者可設置於與半導體圖案SP的對應圖案實質上相同的水平高度處。換言之，儲存電極SE可在第三方向D3上堆疊，且可具有實質上平行於第二方向D2的縱軸。儲存電極SE可分別安置於層間絕緣圖案ILD的垂直鄰近圖案之間。

在一實施例中，半導體基底100可具有第一凹口區，所述第一凹口區設置於在第二方向D2上彼此間隔開的位元線BL之間。半導體基底100亦可具有第二凹口區，所述第二凹口區設置於在第二方向D2上彼此間隔開的儲存電極SE之間。第一凹口區及第二凹口區可在第一方向D1上延伸，且可實質上彼此平行。

基底雜質層101可設置於半導體基底100的位於在第二方向D2上彼此鄰近的位元線BL之間的部分中，且亦可設置於半導體基底100的位於平板電極PE下方的部分中。換言之，基底雜質層101可沿著半導體基底100的第一凹口區及第二凹口區設置，且可在第一方向D1上延伸。基底雜質層101可設置於半導體基底100的在堆疊(例如，ST1、ST2)的兩側處的部分中。

基底雜質層101可含有硼(B)、碳(C)或氟(F)中的至少一者。在一實施例中，基底雜質層101的雜質濃度可隨著距半導體基底100的表面的距離增加而逐漸降低。

在一實施例中，下部保護圖案PS可設置於第一凹口區中。舉例而言，下部保護圖案PS可安置於位元線BL與基底雜質層101之間。

在一實施例中，如圖18A中所繪示，半導體圖案SP的通道區CH的厚度TH1可實質上等於半導體圖案SP的第一源極/汲極區SD1的厚度TH2。另外，半導體圖案SP的第一側表面可具有實質上平坦的形狀。

參考圖18B，作為另一實例，半導體圖案SP的第一源極/汲極區SD1的厚度TH2可大於半導體圖案SP的通道區CH的厚度TH1。另外，半導體圖案SP的第一源極/汲極區SD1可具有圓形表面或圓形拐角部分。

根據如圖18C中所繪示的實施例，電容器CAP中的每一者可包含與半導體圖案SP的第二源極/汲極區SD2的頂表面接觸 (例如，直接接觸)的第一儲存電極SE1及與第二源極/汲極區SD2的底表面接觸(例如，直接接觸)的第二儲存電極SE2。舉例而言，當在橫截面圖中觀察時，半導體圖案SP的第二源極/汲極區SD2可安置於第一儲存電極SE1與第二儲存電極SE2之間。

電容器介電層CIL可保形地覆蓋第一儲存電極SE1及第二儲存電極SE2的表面。平板電極PE可填充由電容器介電層CIL覆蓋的第一儲存電極SE1及第二儲存電極SE2的內部空間。在一實施例中，平板電極PE可形成為覆蓋第一儲存電極SE1及第二儲存電極SE2的外表面。

在上述方法中，在半導體圖案SP中形成側壁雜質區21及在半導體基底100中形成基底雜質層的操作可以不同方式修改。在下文中，將參考圖19A、圖19B、圖20A以及圖20B描述此類修改。為解釋方便起見，將省略先前所描述的部件及特徵的其他描述。

參考圖19，在第一模具結構MS1中形成第一溝渠T1及第二溝渠T2之後，如參考圖3A、圖3B以及圖3C所描述，可執行替換製程以用第三犧牲層50替換第一犧牲層10。

替換製程可包含等向性地蝕刻第一犧牲層10，且沈積第三犧牲層50以填充半導體層20的垂直鄰近層之間的區。

第三犧牲層50可由相對於半導體層20以及第一絕緣分離圖案STI1及第二絕緣分離圖案STI2具有蝕刻選擇性的材料中的至少一者形成或包含所述材料中的至少一者。與第一犧牲層10相比，第三犧牲層50可由相對於半導體層20具有高蝕刻選擇性的材料形成。舉例而言，第三犧牲層50可由例如以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽、氮化矽或氮氧化矽。在第三犧牲層50由絕緣材料形成的情況下，可抑制第三犧牲層50的可能在形成側壁雜質區21時出現的雜質摻雜。

在形成第三犧牲層50之後，可經由第一溝渠T1及第二溝渠T2執行雜質摻雜製程以在半導體層20的側部中形成側壁雜質區21。可藉由例如氣相摻雜(GPD)製程、束線離子植入製程或電漿輔助摻雜(PLAD)製程來形成側壁雜質區21，如先前參考圖3A、圖3B以及圖3C所描述。

另外，在形成側壁雜質區21期間，基底雜質層101可形成於半導體基底100的經由第一溝渠T1及第二溝渠T2暴露的部分中。

在圖20中所繪示的實施例中，在形成第三犧牲層50之後，可沈積雜質層ICL。雜質層ICL中的雜質可包含例如硼(B)、碳(C)或氟(F)中的至少一者。作為一實例，雜質層ICL可為摻雜有雜質的多晶矽層。

可藉由例如原子層沈積製程或化學氣相沈積製程在第一溝渠T1及第二溝渠T2的內表面上沈積雜質層ICL。雜質層ICL可形成為覆蓋半導體層20及第三犧牲層50的經由第一溝渠T1及第二溝渠T2暴露的側表面。

在沈積雜質層ICL之後，可在高溫下執行熱處理製程。因此，雜質層ICL中的雜質可擴散至半導體層20中以在半導體層 20中形成側壁雜質區21。在此製程期間，基底雜質層101可形成於半導體基底100的經由第一溝渠T1及第二溝渠T2暴露的部分中。

在形成側壁雜質區21及基底雜質層101之後，可移除雜質層ICL，且因此半導體層20的側表面及第三犧牲層50的側表面可由第一溝渠T1及第二溝渠T2暴露。

接著，在形成側壁雜質區21及基底雜質層101之後，可移除經由第一溝渠T1及第二溝渠T2暴露的第三犧牲層50。因此，第一水平區HR1可形成於半導體層20之間，如先前參考圖4A、圖4B以及圖4C所描述。

根據本發明概念的實施例，側壁雜質區可形成於半導體層的側壁部分中。在此情況下，在對半導體層執行等向性蝕刻製程以將半導體圖案的厚度調整為比值的期間，可防止半導體層在水平方向上經蝕刻。

此外，在半導體層由單晶矽形成的情況下，側壁雜質區可防止半導體層的側壁部分在半導體層的等向性蝕刻期間沿著其晶面蝕刻且因此具有楔形側表面。換言之，歸因於側壁雜質區，在半導體層的等向性蝕刻期間，半導體層的側壁輪廓的變形可減小。

另外，當形成側壁雜質區時，基底雜質層可形成於半導體基底中，且因此在半導體層的等向性蝕刻期間，可防止半導體基底在模具結構之間的部分經蝕刻以形成σ形底切區。

儘管參考其實例實施例已特別地繪示及描述本發明概念，但所屬領域中具通常知識者將理解，在不脫離如以下申請專利範圍所限定的本發明概念的精神及範疇下，可在其中進行形式及細節的各種改變。