CN117672957A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，所述形成方法，在半导体衬底上形成呈阵列排布的线状半导体图形，线状半导体图形之间形成有第一绝缘层，线状半导体图形包括沿所述第一方向排布的沟道区域和漏极区域；去除部分所述第一绝缘层以形成第一开口，所述第一开口两侧暴露出多个漏极区域的侧壁，底部暴露出半导体衬底的部分表面；沿所述第一开口，在多个所述漏极区域中形成接地掺杂区，所述接地掺杂区与所述沟道区域连接，且与所述沟道区域具有相同的掺杂类型；在所述第一开口形成接地导电插塞。通过形成接地掺杂区和接地导电插塞使得所述沟道区域可以接地，防止浮体效应的产生。

Description

半导体器件及其形成方法
技术领域
本公开涉及存储器领域，尤其涉及一种半导体器件及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
为了提高集成度，现有3D DRAM制作过程中晶体管通常会采用多层堆叠的横向晶体管结构。而多层堆叠的横向晶体管结构中由于横向晶体管的沟道区域都是浮空的，电荷容易在沟道区域积累带来浮体效应，浮体效应会带来很多不良后果(比如会引起漏电流，导致存储数据丢失等)，严重影响器件的性能，甚至使器件失效。
发明内容
本公开一些实施例提供了一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形，所述线状半导体图形之间形成有第一绝缘层，所述线状半导体图形包括沿所述第一方向排布的沟道区域和与所述沟道区域连接的漏极区域；
去除部分所述第一绝缘层以形成第一开口，所述第一开口两侧暴露出沿竖直方向上分布的多个漏极区域的垂直于所述第二方向的侧壁，所述第一开口底部暴露出所述半导体衬底的部分表面；
沿所述第一开口，对暴露的多个漏极区域进行离子掺杂，以在多个所述漏极区域中形成接地掺杂区，所述接地掺杂区与所述沟道区域连接，且与所述沟道区域具有相同的掺杂类型；
在所述第一开口中填充导电材料，形成接地导电插塞，所述接地导电插塞垂直于所述第二方向的两个侧面分别与多个所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接。
在一些实施例中，在所述半导体衬底上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形的过程包括：
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括在所述竖直方向上交替层叠的牺牲层和半导体层；
刻蚀所述堆叠结构，以形成在所述第一方向和竖直方向贯穿所述堆叠结构的多个第一沟槽，相邻所述第一沟槽之间剩余的半导体层为线状半导体图形，所述竖直方向垂直于所述半导体衬底上表面，所述第一方向与所述第二方向垂直且均平行于所述半导体衬底上表面；
在所述线状半导体图形之间填充所述第一绝缘层。
在一些实施例中，所述第一开口位于所述第一沟槽中，且沿所述第二方向上，相邻所述第一开口之间间隔有一个所述第一沟槽。
在一些实施例中，还包括：去除相邻所述沟道区域之间的第一沟槽中的第一绝缘层，形成第二开口，所述第二开口两侧分别暴露出沿竖直方向上分布的多个沟道区域的垂直于所述第二方向的侧壁；沿所述第二开口，对所述第二开口暴露的多个沟道区域进行离子掺杂，在多个所述沟道区域中相应的形成沟道区，所述沟道区与所述接地掺杂区的掺杂类型相同且所述沟道区与所述接地掺杂区邻接；形成填充满所述第二开口的第一隔离层。
在一些实施例中，所述线状半导体图形沿第一方向上还包括与所述沟道区域连接的源极区域，所述源极区域和漏极区域分别位于所述沟道区域两端，所述方法还包括：刻蚀去除相邻源极区域之间和相邻漏极区域之间的第一沟槽中剩余的所述第一绝缘层，形成第三开口，所述第三开口两侧暴露出沿竖直方向上分布的多个漏极区域的垂直于所述第二方向的部分侧壁以及沿竖直方向上分布的多个源极区域的垂直于所述第二方向的侧壁；沿所述第三开口对所述暴露的多个漏极区域和多个源极区域进行离子掺杂，在多个所述漏极区域中形成漏区，在多个所述源极区域中形成源区，所述漏区和源区的掺杂类型与所述接地掺杂区的掺杂类型相反；形成所述源区和漏区后，在所述第三开口中形成第二隔离层。
在一些实施例中，形成多个分立的位线，每一个所述位线与竖直方向上的多个所述漏区连接，且所述位线沿所述第二方向排布。
在一些实施例中，所述线状半导体图形沿所述第一方向上包括相连接的两个漏极区域、分别与两个所述漏极区域连接的两个沟道区域、及分别与两个所述沟道区域连接的两个源极区域，所述两个沟道区域分别位于两个漏极区域的相反侧，所述两个源极区域分别位于相应的沟道区域的相反侧。
在一些实施例中，所述方法包括：在所述两个漏极区域中分别形成相应的两个漏区，所述位线与相连接的所述两个漏极区域中的所述两个漏区连接。
在一些实施例中，所述方法还包括：去除所述相邻沟道区域之间的所述第一绝缘层和所述第一隔离层，使所述沟道区域悬空；在所述悬空的沟道区域的表面形成字线介质层；在每一层的所述沟道区域的字线介质层上形成沿第二方向延伸的金属字线。
在一些实施例中，还包括：沿所述第一沟槽去除相邻所述漏极区域之间的牺牲层，形成第一空腔；所述第一绝缘层还填充满所述第一空腔。
在一些实施例中，还包括：去除所述源区之间的第一绝缘层和第二隔离层，在去除所述牺牲层和第二隔离层的区域形成与所述源区连接的电容器。
本公开一些实施例还提供了一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底上的堆叠结构，所述堆叠结构包括沿竖直方向上间隔排布的线状半导体图形层，每一层所述线状半导体图形层包括沿第一方向延伸且沿第二方向排布的多个平行的线状半导体图形，所述半导体图形包括沟道区和与所述沟道区连接的接地掺杂区；且所述接地掺杂区与所述沟道区具有相同的掺杂类型；
位于所述第二方向上相邻线状半导体图形之间的接地导电插塞，所述接地导电插塞沿竖直方向贯穿所述堆叠结构且连接所述半导体衬底，且所述接地导电插塞与在第二方向两侧的所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接。
在一些实施例中，沿所述第二方向上，相邻所述接地导电插塞之间包括两列间隔排布的线状半导体图形。
在一些实施例中，所述线状半导体图形还包括与所述沟道区连接的源区和漏区，所述源区和漏区分别位于所述沟道区沿所述第一方向的两端，且所述源区和漏区与所述沟道区的掺杂类型相反，且所述接地掺杂区位于所述漏区沿第二方向上的一侧。
在一些实施例中，还包括：多个分立的位线，每一个所述位线与竖直方向上的多个所述漏区连接。
在一些实施例中，所述线状半导体图形包括沿第一方向上排布且电连接的两个漏区，分别对于位于两个漏区一侧与对应的漏区连接的沟道区以及位于相应的沟道区一侧与相应的沟道区连接的源区。
在一些实施例中，一所述位线将所述电连接的两个漏区连接。
在一些实施例中，还包括：位于所述沟道区的表面的字线介质层；位于每一层的所述线状半导体层的沟道区的字线介质层上的沿第二方向延伸的金属字线。
在一些实施例中，还包括：与所述源区连接的电容器。
本公开前述一些实施例中的半导体器件的形成方法，在半导体衬底上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形，所述线状半导体图形之间形成有第一绝缘层，所述线状半导体图形包括沿所述第一方向排布的沟道区域和与所述沟道区域连接的漏极区域；去除部分所述第一绝缘层以形成第一开口，所述第一开口两侧暴露出沿竖直方向上分布的多个漏极区域的垂直于所述第二方向的侧壁，所述第一开口底部暴露出所述半导体衬底的部分表面；沿所述第一开口，对暴露的多个漏极区域进行离子掺杂，以在多个所述漏极区域中形成接地掺杂区，所述接地掺杂区与所述沟道区域连接，且与所述沟道区域具有相同的掺杂类型；在所述第一开口中填充导电材料，形成接地导电插塞，所述接地导电插塞垂直于所述第二方向的两个侧面分别与多个所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接。通过在第一开口中形成接地导电插塞，所述接地导电插塞垂直于所述第二方向的两个侧面分别与多个所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接，因而通过接地导电插塞和接地掺杂区可以使得地导电插塞两侧的多个线状半导体图形中的多个沟道区域可以同时接地，从而将所述多个沟道区域积累的电荷通过接地掺杂区和接地导电插塞释放掉，防止浮体效应的产生，提高了器件的性能，并且所述接地掺杂区是形成在漏极区域中，接地导电插塞是形成在第一沟槽中，不会占据额外的面积，能保证形成的3D DRAM器件的集成度。
附图说明
图1-22为本公开一些实施例中半导体器件的形成过程的结构示意图。
具体实施方式
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本公开一些实施例首先提供了一种半导体器件的形成方法，下面结合附图对形成方法进行详细的描述。
参考图1和图2，图2为图1沿切割线AA1方向的剖面结构示意图，提供半导体衬底200；在半导体衬底200上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形203，线状半导体图形203之间形成有第一绝缘层202，线状半导体图形203包括沿第一方向排布的沟道区域22和与沟道区域22连接的漏极区域21。
半导体衬底200的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(SiGe)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，半导体衬底200的材料为单晶硅(Si)。
线状半导体图形203中后续用于形成横向晶体管的沟道区、源区和漏区。线状半导体图形203沿第一方向延伸、且在第二方向和竖直方向呈阵列排布具体指：每一个线状半导体图形203的两端沿第一方向延伸，若干个线状半导体图形203沿垂直方向上分成多层，每一层都有沿第二方向平行排布的多个线状半导体图形203。
线状半导体图形203包括沿第一方向排布的沟道区域22和与沟道区域22连接的漏极区域21，线状半导体图形203沿第一方向上还包括与沟道区域22连接的源极区域23，源极区域23和漏极区域21分别位于沟道区域22两端。
本实施例中，线状半导体图形203沿第一方向上包括相连接的两个漏极区域21、分别与两个漏极区域21连接的两个沟道区域22、及分别与两个沟道区域22连接的两个源极区域23，两个沟道区域22分别位于两个漏极区域21的相反侧，两个源极区域23分别位于相应的沟道区域22的相反侧。因而后续可以线状半导体图形203上形成的两个横向晶体管可以共用一个位线，提高器件的集成度。需要说明的是，在其他实施例中，线状半导体图形203上的漏极区域21、沟道区域22和源极区域23的数量可以根据实际需要进行设置。
在一些实施例中，在半导体衬底200上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形203的过程包括：在半导体衬底200上形成堆叠结构201，堆叠结构201包括在竖直方向上交替层叠的牺牲层和半导体层；刻蚀堆叠结构，以形成在第一方向和竖直方向贯穿堆叠结构的多个第一沟槽204，相邻第一沟槽204之间剩余的半导体层为线状半导体图形203，竖直方向垂直于半导体衬底200的上表面，第一方向与第二方向垂直且均平行于半导体衬底200上表面；在线状半导体图形203之间填充第一绝缘层202。
牺牲层的材料与半导体层的材料不相同，以在后续去除牺牲层时，牺牲层相对于半导体层(或线状半导体图形)具有高的刻蚀选择比(刻蚀选择比大于2:1)，从而使得牺牲层被去除的同时，半导体层(或线状半导体图形)不会被刻蚀或者被刻蚀的量较小。在一些实施例中，半导体层的材料为硅或锗硅，牺牲层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅、锗硅中的一种。本实施例中，半导体层的材料为硅，牺牲层的材料为锗硅，牺牲层和半导体层分别通过沉积工艺形成，沉积工艺包括外延工艺。在一些实施例中，在形成半导体层时，半导体层中未掺杂杂质离子。
第一绝缘层202用于后续形成的器件之间的电学隔离。
在一些实施例中，第一绝缘层202的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数(K小于2.5)材料中的一种或几种。本实施例中，第一绝缘层202的材料为氧化硅，形成第一绝缘层202的工艺为化学气相沉积工艺。
需要说明的是，在一些实施例中。当牺牲层为无定型硅、无定形碳、多晶硅或锗硅等非电学隔离材料时，在形成第一沟槽后，还需要沿第一沟槽去除线状半导体图形203之间剩余的牺牲层，在对应位置形成第一空腔，在第一沟槽中填充第一绝缘层202时，在第一空腔中也填充第一绝缘层202。在其他实施例中，当牺牲层的材料为氧化硅、氮化硅、氮氧化硅或氮碳化硅时，形成第一沟槽后，不去除相邻线状半导体图形203之间剩余的牺牲层，在第一沟槽中填充第一绝缘层202后，直接将相邻线状半导体图形203之间剩余的牺牲层也作为第一绝缘层202的一部分。
堆叠结构包括交替层叠的牺牲层和半导体层，牺牲层和半导体层交替层叠是指：在形成一层牺牲层后，在该牺牲层的表面形成一层半导体层，然后依次循环进行形成牺牲层和位于牺牲层上的半导体层的步骤。牺牲层和半导体层的层数可以根据实际需要进行确定。本实施例中，以牺牲层为四层，半导体层为四层作为示例进行说明，堆叠结构的最底层为一层牺牲层和最顶层为一层半导体层。在其他实施例中，堆叠结构的最顶层和最底层都是一层牺牲层。在其他实施例中，牺牲层和半导体层的层数可以为其他数量或者根据实际需要进行设置。
参考图3和图4，图4为图3沿切割线AA1方向的剖面结构示意图，去除部分第一绝缘层202以形成第一开口205，第一开口205两侧暴露出沿竖直方向上分布的多个漏极区域21的垂直于第二方向的侧壁，第一开口205底部暴露出半导体衬底200的部分表面。
形成第一开口205的目的是：后续以第一开口205作为离子注入的窗口，对暴露的多个漏极区域进行离子掺杂，以在多个漏极区域中形成接地掺杂区，并且在形成接地掺杂区后，在第一开口205中填充导电材料，形成接地导电插塞，接地导电插塞垂直于第二方向的两个侧面分别与多个接地掺杂区连接，且接地导电插塞的底部与半导体衬底200连接。
去除部分第一绝缘层202以形成第一开口205采用各向异性的干法刻蚀工艺，包括等离子刻蚀工艺。在一实施例中，刻蚀去除部分第一绝缘层202之前，在堆叠结构表面上形成图形化的掩膜层(图中未示出)，图形化的掩膜层暴露出需要刻蚀的部分第一绝缘层202的表面；以图形化的掩膜层为掩膜，刻蚀去除部分第一绝缘层202以形成第一开口205。
每一个形成的第一开口205暴露出沿竖直方向上分布的多个漏极区域21的垂直于第二方向的(部分)侧壁。第一开口205的位置靠近漏极区域21和沟道区域22的交界处，以使得漏极区域21中形成的接地掺杂区容易与沟道区域连接，因而通过后续在漏极区域中形成接地掺杂区和以及第一开口中形成的接地导电插塞使得沟道区域22可以接地，从而将沟道区域22积累的电荷通过接地掺杂区和接地导电插塞释放掉，防止浮体效应的产生，提高了器件的性能，并且接地掺杂区是形成在漏极区域中，接地导电插塞是形成在第一沟槽中，不会占据额外的面积，能保证形成的3D DRAM器件的集成度。
本实施例中，第一开口205位于第一沟槽204中，且沿第二方向上，相邻第一开口205之间间隔有一个第一沟槽204，由于一个第一开口205就可以暴露出第二方向上两相邻的线状半导体图形203的漏极区域21的侧壁，后续在第一开口205形成接地导电插塞后，通过一个接地导电插塞与两侧的多个接地掺杂区连接，就可以使得两相邻的线状半导体图形203的沟道区域22通过一个接地导电插塞接地，即只需要形成较少数量的接地导电插塞就可以实现所有的线状半导体图形203的漏极区域21接地，同理只需要形成较少数量的第一开口205，就可以使得实现所有的线状半导体图形203的漏极区域21中形成接地掺杂区，从而减小工艺的难度。
参考图5和图6，图5为图6沿切割线AA1方向的剖面结构示意图，沿第一开口205，对暴露的多个漏极区域21进行离子掺杂，以在多个漏极区域21中形成接地掺杂区206，接地掺杂区206与沟道区域22连接，且与沟道区域22具有相同的掺杂类型。
接地掺杂区206仅会形成在漏极区域的一部分区域中(靠近第一开口205的部分区域)中，漏极区域21另一部分区域后续用于形成漏区。
进行离子掺杂采用离子注入工艺，例如等离子侧壁掺杂工艺(plasmasidewalldoping)。接地掺杂区206(漏极区域21)中掺杂的杂质离子可以为N型杂质离子或P型杂质离子。在一些实施例中，P型杂质离子为硼、镓、铟其中的一种或几种，N型杂质离子包括磷、砷、锑其中的一种或几种。本实施例中，接地掺杂区206(漏极区域21)中掺杂的杂质离子为P型杂质离子。
形成的接地掺杂区206与沟道区域22连接，且与沟道区域22具有相同的掺杂类型，沟道区域22后续会进行掺杂，即接地掺杂区206和沟道区域22具有相同的掺杂类型，使得接地掺杂区206和沟道区域22能导通。
参考图7和图8，图8为图7沿切割线AA1方向的剖面结构示意图，在第一开口中填充导电材料，形成接地导电插塞207，接地导电插塞207垂直于第二方向的两个侧面分别与多个接地掺杂区206连接，且接地导电插塞207的底部与半导体衬底200连接。
接地导电插塞207的材料为金属及其化合物或掺杂的多晶硅，金属及其化合物可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。接地导电插塞217为掺杂的多晶硅时，掺杂的多晶硅中掺杂的杂质离子与接地掺杂区206中掺杂的杂质离子的类型相同。
在一实施例中，接地导电插塞207的形成过程为：在第一开口中以及堆叠结构表面上形成导电材料层，导电材料层填充满第一开口；采用化学机械研磨工艺平坦化去除堆叠结构表面上的导电材料层，将第一开口中剩余的导电材料层作为接地导电插塞207。
通过在第一开口中形成接地导电插塞207，接地导电插塞207垂直于第二方向的两个侧面分别与多个接地掺杂区206连接，且接地导电插塞207的底部与半导体衬底200连接，因而通过接地导电插塞207和接地掺杂区206可以使得地导电插塞207两侧的多个线状半导体图形203中的多个沟道区域22可以同时接地，从而将多个沟道区域22积累的电荷通过接地掺杂区和接地导电插塞释放掉，防止浮体效应的产生，提高了器件的性能，并且接地掺杂区206是形成在漏极区域21中，接地导电插塞207是形成在第一沟槽中，不会占据额外的面积，能保证形成的3D DRAM器件的集成度。
参考图9和图10，图10为图9沿切割线AA1方向的剖面结构示意图，去除相邻沟道区域209之间的第一沟槽中的第一绝缘层202，形成第二开口208，第二开口208两侧分别暴露出沿竖直方向上分布的垂直于第二方向的多个沟道区域22的侧壁。
形成第二开口208的目的是：后续以第二开口208作为离子注入的窗口，对暴露的多个沟道区域进行离子掺杂，以在多个沟道区域中形成沟道区。
形成的第二开口208位于相邻的沟道区域22之间的第一沟槽中，第二开口208两侧分别暴露出沿竖直方向上分布的垂直于第二方向的多个沟道区域22的侧壁。第一开口208的长度(第一开口208在第一方向上的尺寸)与沟道区域22的长度(沟道区域22在第一方向上的尺寸)相同。
去除相邻沟道区域209之间的第一沟槽中的第一绝缘层202采用各向异性的干法刻蚀工艺，包括等离子刻蚀工艺。在一实施例中，去除相邻沟道区域209之间的第一沟槽中的第一绝缘层202之前，在堆叠结构表面上形成图形化的掩膜层(图中未示出)，图形化的掩膜层暴露出需要刻蚀的部分第一绝缘层202的表面；以图形化的掩膜层为掩膜，刻蚀去除部分第一绝缘层202以形成第二开口208。
参考图11和图12，图12为图11沿切割线AA1方向的剖面结构示意图，沿第二开口208，对第二开口208暴露的多个沟道区域进行离子掺杂，在多个沟道区域中相应的形成沟道区209，沟道区209与接地掺杂区206的掺杂类型相同且沟道区209与接地掺杂区206邻接。
对第二开口208暴露的多个沟道区域进行离子掺杂采用离子注入工艺，例如等离子侧壁掺杂工艺(plasmasidewall doping)。沟道区209(沟道区域)与接地掺杂区206的掺杂类型相同，沟道区209(沟道区域)中掺杂的杂质离子可以为N型杂质离子或P型杂质离子。在一些实施例中，P型杂质离子为硼、镓、铟其中的一种或几种，N型杂质离子包括磷、砷、锑其中的一种或几种。本实施例中，沟道区209(沟道区域)中掺杂的杂质离子为P型杂质离子。
在一些实施例中，沟道区209可以在接地掺杂区206之前或之后形成。
参考图13和图14，图14为图13沿切割线AA1方向的剖面结构示意图，形成填充满第二开口的第一隔离层210。
第一隔离层210的材料可以与第一绝缘层202的材料不相同，后续在去除第一沟槽中剩余的第一绝缘层202形成第三开口时，使得第一绝缘层202相对于第一隔离层210具有高的刻蚀选择比(大于2:1)，因而第一隔离层210不会被刻蚀或者被刻蚀的量很少；并且，后续在去除第一沟槽中剩余的第一绝缘层202形成第三开口时，也无需额外形成图形化的掩膜层，可以直接进行无掩膜刻蚀，以节省工艺步骤。在其他实施例中，第一隔离层210的材料也可以与第一绝缘层202的材料相同，后续去除剩余的第一绝缘层202之前，在其他区域形成图形化的掩膜层。
在一实施例中，第一隔离层210的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数(K小于2.5)材料中的一种或几种。本实施例中，第一隔离层210的材料为氮化硅，形成第一隔离层210的工艺为化学气相沉积工艺和化学机械研磨工艺。
参考图16和图15，图16为图15沿切割线AA1方向的剖面结构示意图，刻蚀去除相邻源极区域23之间和相邻漏极区域21之间的第一沟槽中剩余的第一绝缘层，形成第三开口218，第三开口218两侧暴露出沿竖直方向上分布的多个漏极区域21的垂直于第二方向的部分侧壁以及沿竖直方向上分布的多个源极区域23的垂直于第二方向的侧壁。
形成第三开口218的目的是：后续以第三开口218作为离子注入的窗口，沿第三开口对暴露的多个漏极区域和多个源极区域进行离子掺杂，在多个漏极区域中形成漏区，在多个源极区域中形成源区。
形成的第三开口218位于相邻的漏极区域21以及相邻源极区域23之间的第一沟槽中，第三开口218两侧分别两侧暴露出沿竖直方向上分布的多个漏极区域21的垂直于第二方向的部分侧壁以及沿竖直方向上分布的多个源极区域23的垂直于第二方向的侧壁。
参考图17和图18，图18为图17沿切割线AA1方向的剖面结构示意图，沿第三开口218对暴露的多个漏极区域和多个源极区域进行离子掺杂，在多个漏极区域中形成漏区211，在多个源极区域中形成源区212，漏区211和源区212的掺杂类型与接地掺杂区206的掺杂类型相反。
沿第三开口218对暴露的多个漏极区域和多个源极区域进行离子掺杂采用离子注入工艺，例如等离子侧壁掺杂工艺(plasmasidewall doping)。漏区211和源区212的掺杂类型与接地掺杂区206和沟道区209的掺杂类型相反，沟道区漏区211和源区212中掺杂的杂质离子可以为N型杂质离子或P型杂质离子。在一些实施例中，P型杂质离子为硼、镓、铟其中的一种或几种，N型杂质离子包括磷、砷、锑其中的一种或几种。本实施例中，沟道区漏区211和源区212中掺杂的杂质离子为N型杂质离子。
本实施例中，在两个漏极区域21中分别形成相应的两个漏区211。
在一些实施例中，漏区211和源区212可以在沟道区209之前或之后形成。
在其他一些实施例中，漏区211和源区212也可以在接地掺杂区206之前或之后形成。
参考图19和图20，图20为图19沿切割线AA1方向的剖面结构示意图，形成源区212和漏区211后，在第三开口中形成第二隔离层213。
在一实施例中，第二隔离层213的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数(K小于2.5)材料中的一种或几种。本实施例中，第二隔离层213的材料为氧化硅，形成第一隔离层210的工艺为化学气相沉积工艺和化学机械研磨工艺。
参考图21和图22，图22为图21沿切割线AA1方向的剖面结构示意图，形成多个分立的位线214，每一个位线214与竖直方向上的多个漏区211连接，且位线211沿第二方向排布。
位线214沿垂直方向贯穿多个漏区211，并与多个漏区211连接。
位线214的材料为金属，金属可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
本实施例中，一个位线211与相连接的两个漏极区域中的两个漏区211连接。
在一些实施例中，方法还包括：去除相邻沟道区域209之间的第一绝缘层和第一隔离层，使沟道区域悬空；在悬空的沟道区域的表面形成字线介质层(图中未示出)；在每一层的沟道区域的字线介质层上形成沿第二方向延伸的金属字线217；在金属字线217之间填充第三隔离层220。
金属字线217为水平字线(水平字线呈水平设置，平行于半导体衬底200表面)，且沿第二方向延伸，相邻层的金属字线210是分立或分开的。
在一些实施例中，金属字线210为环绕栅结构，每一个金属字线210环绕某一层中沿第二方向排布的多个沟道区209表面上。
在其他实施例中，金属字线可以为双层栅结构，每一个金属字线中的双层栅分别位于某一层中沿第二方向排布的多个沟道区209的上下表面上。
在一实施例中，字线介质层的材料可以为氧化硅或高K(K大于2.5)介电材料，金属字线的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
在一些实施例中，字线介质层和金属字线217可以在位线和接地导线插塞形成之前或之后形成。
在一些实施例中，方法还包括：去除源区212之间的第一绝缘层和第二隔离层，在去除牺牲层和第二隔离层的区域形成与源区212连接的电容器215；在电容器215之间形成第四隔离层221。
本公开一些实施例还提供了一种半导体器件，参考图21和图22，包括：
半导体衬底200；
位于半导体衬底200上的堆叠结构201，堆叠结构201包括沿竖直方向上间隔排布的线状半导体图形层，每一层线状半导体图形层包括沿第一方向延伸且沿第二方向排布的多个平行的线状半导体图形203，半导体图形203包括沟道区209和与沟道区209连接的接地掺杂区206；且接地掺杂区206与沟道区209具有相同的掺杂类型；
位于第二方向上相邻线状半导体图形203之间的接地导电插塞207，接地导电插塞207沿竖直方向贯穿堆叠结构201且连接半导体衬底200，且接地导电插塞207与在第二方向两侧的接地掺杂区206连接。
在一些实施例中，且沿第二方向上，相邻接地导电插塞207之间包括两列间隔排布的线状半导体图形203。
在一些实施例中，线状半导体图形203还包括与沟道区209连接的源区212和漏区211，源区212和漏区211分别位于沟道区209沿第一方向的两端，且源区212和漏区211与沟道区209的掺杂类型相反，且接地掺杂区206位于漏区211沿第二方向上的一侧。
在一些实施例中，还包括：多个分立的位线214，每一个位线214与竖直方向上的多个漏区211连接。
在一些实施例中，线状半导体图形203包括沿第一方向上排布且电连接的两个漏区211，分别对于位于两个漏区211一侧与对应的漏区211连接的沟道区209以及位于相应的沟道区209一侧与相应的沟道区209连接的源区212。一个位线214将电连接的两个漏区211连接。可以是沿第一方向上排布的两个漏区211接触连接，位线214环绕两个漏区211的接触连接位置；也可以是沿第一方向上排布的两个漏区211间隔，位线214位于两个漏区211之间且分别与两个漏区211接触连接。
在一些实施例中，还包括：位于沟道区209的表面的字线介质层；位于每一层的线状半导体层的沟道区的字线介质层上的沿第二方向延伸的金属字线217。
在一些实施例中，还包括：与源区215连接的电容器215。
在一些实施例中，用于相邻线状半导体图形203之间隔离的隔离层或绝缘层(202、213、220、221)
需要说明的是，前述半导体器件的一些实施例中与前述半导体器件形成方法的一些实施例中相同或相似部分的限定或描述在此不再赘述，具体请参考前述半导体器件形成方法的一些实施例中相应部分的限定或描述。
本公开虽然已以较佳实施例公开如上，但其并不是用来限定本公开，任何本领域技术人员在不脱离本公开的精神和范围内，都可以利用上述揭示的方法和技术内容对本公开技术方案做出可能的变动和修改，因此，凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本公开技术方案的保护范围。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形，所述线状半导体图形之间形成有第一绝缘层，所述线状半导体图形包括沿所述第一方向排布的沟道区域和与所述沟道区域连接的漏极区域；
去除部分所述第一绝缘层以形成第一开口，所述第一开口两侧暴露出沿竖直方向上分布的多个漏极区域的垂直于所述第二方向的侧壁，所述第一开口底部暴露出所述半导体衬底的部分表面；
沿所述第一开口，对暴露的多个漏极区域进行离子掺杂，以在多个所述漏极区域中形成接地掺杂区，所述接地掺杂区与所述沟道区域连接，且与所述沟道区域具有相同的掺杂类型；
在所述第一开口中填充导电材料，形成接地导电插塞，所述接地导电插塞垂直于所述第二方向的两个侧面分别与多个所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成沿第一方向延伸、且在第二方向和竖直方向呈阵列排布的线状半导体图形的过程包括：
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括在所述竖直方向上交替层叠的牺牲层和半导体层；
刻蚀所述堆叠结构，以形成在所述第一方向和竖直方向贯穿所述堆叠结构的多个第一沟槽，相邻所述第一沟槽之间剩余的半导体层为线状半导体图形，所述竖直方向垂直于所述半导体衬底上表面，所述第一方向与所述第二方向垂直且均平行于所述半导体衬底上表面；
在所述线状半导体图形之间填充所述第一绝缘层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一开口位于所述第一沟槽中，且沿所述第二方向上，相邻所述第一开口之间间隔有一个所述第一沟槽。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：去除相邻所述沟道区域之间的第一沟槽中的第一绝缘层，形成第二开口，所述第二开口两侧分别暴露出沿竖直方向上分布的多个沟道区域的垂直于所述第二方向的侧壁；沿所述第二开口，对所述第二开口暴露的多个沟道区域进行离子掺杂，在多个所述沟道区域中相应的形成沟道区，所述沟道区与所述接地掺杂区的掺杂类型相同且所述沟道区与所述接地掺杂区邻接；形成填充满所述第二开口的第一隔离层。
5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述线状半导体图形沿第一方向上还包括与所述沟道区域连接的源极区域，所述源极区域和漏极区域分别位于所述沟道区域两端，所述方法还包括：刻蚀去除相邻源极区域之间和相邻漏极区域之间的第一沟槽中剩余的所述第一绝缘层，形成第三开口，所述第三开口两侧暴露出沿竖直方向上分布的多个漏极区域的垂直于所述第二方向的部分侧壁以及沿竖直方向上分布的多个源极区域的垂直于所述第二方向的侧壁；沿所述第三开口对所述暴露的多个漏极区域和多个源极区域进行离子掺杂，在多个所述漏极区域中形成漏区，在多个所述源极区域中形成源区，所述漏区和源区的掺杂类型与所述接地掺杂区的掺杂类型相反；形成所述源区和漏区后，在所述第三开口中形成第二隔离层。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，形成多个分立的位线，每一个所述位线与竖直方向上的多个所述漏区连接，且所述位线沿所述第二方向排布。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述线状半导体图形沿所述第一方向上包括相连接的两个漏极区域、分别与两个所述漏极区域连接的两个沟道区域、及分别与两个所述沟道区域连接的两个源极区域，所述两个沟道区域分别位于两个漏极区域的相反侧，所述两个源极区域分别位于相应的沟道区域的相反侧。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述方法包括：在所述两个漏极区域中分别形成相应的两个漏区，所述位线与相连接的所述两个漏极区域中的所述两个漏区连接。
9.如权利要求4所述的半导体器件的形成方法，其特征在于，所述方法还包括：去除所述相邻沟道区域之间的所述第一绝缘层和所述第一隔离层，使所述沟道区域悬空；在所述悬空的沟道区域的表面形成字线介质层；在每一层的所述沟道区域的字线介质层上形成沿第二方向延伸的金属字线。
10.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：沿所述第一沟槽去除相邻所述漏极区域之间的牺牲层，形成第一空腔；所述第一绝缘层还填充满所述第一空腔。
11.如权利要求7所述的半导体器件的形成方法，其特征在于，还包括：去除所述源区之间的第一绝缘层和第二隔离层，在去除所述牺牲层和第二隔离层的区域形成与所述源区连接的电容器。
12.一种半导体器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的堆叠结构，所述堆叠结构包括沿竖直方向上间隔排布的线状半导体图形层，每一层所述线状半导体图形层包括沿第一方向延伸且沿第二方向排布的多个平行的线状半导体图形，所述半导体图形包括沟道区和与所述沟道区连接的接地掺杂区；且所述接地掺杂区与所述沟道区具有相同的掺杂类型；
位于所述第二方向上相邻线状半导体图形之间的接地导电插塞，所述接地导电插塞沿竖直方向贯穿所述堆叠结构且连接所述半导体衬底，且所述接地导电插塞与在第二方向两侧的所述接地掺杂区连接，且所述接地导电插塞的底部与所述半导体衬底连接。
13.如权利要求12所述的半导体器件，其特征在于，沿所述第二方向上，相邻所述接地导电插塞之间包括两列间隔排布的线状半导体图形。
14.如权利要求12所述的半导体器件，其特征在于，所述线状半导体图形还包括与所述沟道区连接的源区和漏区，所述源区和漏区分别位于所述沟道区沿所述第一方向的两端，且所述源区和漏区与所述沟道区的掺杂类型相反，且所述接地掺杂区位于所述漏区沿第二方向上的一侧。
15.如权利要求14所述的半导体器件，其特征在于，还包括：多个分立的位线，每一个所述位线与竖直方向上的多个所述漏区连接。
16.如权利要求15所述的半导体器件，其特征在于，所述线状半导体图形包括沿第一方向上排布且电连接的两个漏区，分别对于位于两个漏区一侧与对应的漏区连接的沟道区以及位于相应的沟道区一侧与相应的沟道区连接的源区。
17.如权利要求16所述的半导体器件，其特征在于，一个所述位线将所述电连接的两个漏区连接。
18.如权利要求12所述的半导体器件，其特征在于，还包括：位于所述沟道区的表面的字线介质层；位于每一层的所述线状半导体层的沟道区的字线介质层上的沿第二方向延伸的金属字线。
19.如权利要求16所述的半导体器件，其特征在于，还包括：与所述源区连接的电容器。
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US9859337B2 (en) * 2016-02-26 2018-01-02 Sandisk Technologies Llc Three-dimensional memory device with vertical semiconductor bit lines located in recesses and method of making thereof
US11088170B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same
US11355496B2 (en) * 2020-01-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. High-density 3D-dram cell with scaled capacitors
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