CN111834364B - 动态随机存取存储器 - Google Patents
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Abstract
本发明提供一种动态随机存取存储器，包括：基底、多个晶体管、多个位线组、多个导电结构以及多个字线组。多个晶体管阵列排列于基底上，各个晶体管由下至上依序包括第一导电层、第二导电层以及第三导电层。多个位线组沿Y方向平行配置于基底上且穿过多个晶体管，各个位线组包括第一位线以及第二位线分别与各个晶体管的第一导电层电性连接。多个导电结构位于多个晶体管中，导电结构与晶体管的第二导电层以及基底电性连接。多个字线组沿X方向平行配置于基底上，各个字线组包括第一字线以及第二字线分别位于各个晶体管的侧壁上。
Description
技术领域
本发明涉及一种存储器，尤其涉及一种动态随机存取存储器。
背景技术
在4F2阵列排列的动态随机存取存储器中，具有埋入式字线的垂直式晶体管与堆叠在其上的电容器构成存储单元区域，这类垂直式晶体管的结构却会产生浮体效应(floating body effect)，进而导致阈值电压浮动、记忆效应或迟滞效应等问题，故会降低产品的可靠度。
发明内容
本发明提供一种动态随机存取存储器，包括：基底、多个晶体管、多个位线、多个导电结构以及多个字线。多个晶体管阵列排列于基底上，各个晶体管由下至上依序包括第一导电层、第二导电层以及第三导电层。多个位线沿Y方向平行配置于基底上且与各个晶体管的第一导电层电性连接。多个导电结构位于多个晶体管中，各个导电结构与各个晶体管的第二导电层以及基底电性连接。多个字线沿X方向平行配置于基底上，各个字线包覆各个晶体管的侧壁。
基于上述，在本发明的动态随机存取存储器中，通过在垂直式晶体管中形成导电结构，使垂直式晶体管中的第二导电层与基底电性连接，故可将聚集于第二导电层中的电荷导出，进而改善垂直式晶体管的结构所产生的浮体效应。因此，本发明的动态随机存取存储器可避免浮体效应所导致的阈值电压浮动、记忆效应或迟滞效应等问题发生，以提升整体产品的可靠度。
附图说明
图1为本发明一实施例的动态随机存取存储器的立体示意图。
图2A至图2K为沿图1线段A-A’的制造流程的剖面示意图。
图2L至图2O为沿图1线段B-B’以及线段C-C’的制造流程的剖面示意图。
图3至图7为本发明一些实施例的动态随机存取存储器的剖面示意图。
图8为本发明另一实施例的动态随机存取存储器的立体示意图。
【符号说明】
10、20：动态随机存取存储器
11：存储单元
12、22：晶体管
14、24：电容器
100、200、300、400：基底
102、202、202a、302、218、218a、219、241、241a、241b、402：绝缘层
112、212、212a、212b、212c、212d、212e、312、412：第一导电层
114、214、214a、214b、214c、314、414：第二导电层
116、216、216a、216b、216c、316、416：第三导电层
120、320：位线组
120a、120b、220a、420：位线
130、230a、330、430、530、630、730、830：导电结构
140：字线组
140a、140b、440：字线
142、242：栅介电层
211、211a、211b、211c、215、217：沟渠
220、230：导电层
221、223：开口
222、222a、322：氮化物层
224：介电层
240：栅极层
832：绝缘层
A-A’、B-B’、C-C’：线段
W1、W2、W2’、W3：宽度
X、Y、Z：方向
具体实施方式
图1为本发明一实施例的动态随机存取存储器的立体示意图。在本实施例中，图1的动态随机存取存储器10可例如是以4F2阵列排列的动态随机存取存储器。为了清楚起见，省略部分构件。
请参照图1，在本实施例中，动态随机存取存储器10包括多个存储单元11，存储单元11位于基底100上，且每个存储单元11包括晶体管12以及电容器14，其中电容器14位于晶体管12上且与晶体管12电性连接。在本实施例中，晶体管12例如为垂直式晶体管。以下，针对部分构件作进一步详细说明。
请继续参照图1，在本实施例中，动态随机存取存储器10例如包括基底100、多个晶体管12、多个位线组120、多个导电结构130以及多个字线组140。
详细来说，在一些实施例中，多个晶体管12阵列排列于基底100上，在基底100与晶体管12之间可例如包括绝缘层102。各个晶体管12由下至上依序包括第一导电层112、第二导电层114以及第三导电层116。多个位线组120沿Y方向平行配置于基底100上且穿过多个晶体管12，各个位线组120包括第一位线120a以及第二位线120b分别与各个晶体管12的第一导电层112电性连接。多个导电结构130位于多个晶体管12中，各个导电结构130与各个晶体管12的第二导电层114以及基底100电性连接。多个字线组140沿X方向平行配置于基底100上，各个字线组140包括第一字线140a以及第二字线140b分别位于各个晶体管12的侧壁上，且在各个晶体管12的侧壁上还包括栅介电层142位于第一字线140a以及第二字线140b与晶体管12之间。
在一些实施例中，第一导电层112与第三导电层116具有第一导电型，第二导电层114与导电结构130具有第二导电型。换句话说，第一导电层112与第三导电层116具有相同导电型，第二导电层114与导电结构130具有相同导电型。
在一些实施例中，各个导电结构130与各个晶体管12的第二导电层114具有至少一接触面。在一具体实施例中，各个导电结构130例如沿Z方向穿过各个晶体管12。也就是说，在一些实施例中，各个导电结构130的顶面例如与各个晶体管12的第三导电层116的顶面共平面。在其他实施例中，各个导电结构130的顶面例如与各个晶体管12的第二导电层114的顶面共平面。在其他实施例中，各个导电结构130的顶面例如与各个晶体管12的第一导电层112的顶面共平面。在本发明中，只要各个导电结构130与各个晶体管12的第二导电层114具有至少一接触面，使导电结构130能使第二导电层114以及基底100电性连接即可。
图2A至图2K为沿图1线段A-A’的制造流程的剖面示意图。图2L至图2O为沿图1线段B-B’以及线段C-C’的制造流程的剖面示意图。
请参照图2A，在本实施例中，动态随机存取存储器的制造方法的步骤如下。首先，提供基底200。在一些实施例中，基底200可例如为半导体基底，在本实施例中，基底200是以P型硅基底举例说明。在本实施例中，基底200也可以是绝缘层上覆硅(silicon oninsulator)基底，也就是说，可以例如对基底200进行热氧化处理，以在基底200上形成绝缘层202。在一些实施例中，绝缘层202可例如是氧化硅层。
接着，请继续参照图2A，在绝缘层202上依序形成第一导电层212、第二导电层214以及第三导电层216。在一些实施例中，第一导电层212、第二导电层214以及第三导电层216可例如是掺杂多晶硅层。在本实施例中，第一导电层212和第三导电层216可例如是N型多晶硅层，其所植入的掺质可例如是磷或砷，其掺杂浓度可例如是介于1×1013cm-2至1×1016cm-2之间。第二导电层214可例如是P型多晶硅层，其所植入的掺质可例如是硼，其掺杂浓度可例如是介于1×1012cm-2至1×1014cm-2之间。以下实施例将以此举例说明，但本发明不限于此。也就是说，在其他实施例中，第一导电层112和第三导电层116可例如是P型多晶硅层，而第二导电层114可例如是N型多晶硅层。在一些实施例中，第一导电层212、第二导电层214以及第三导电层216的形成方法可例如是将一单晶硅基底与基底200的绝缘层202相对堆叠。接着，进行加热处理以使单晶硅基底粘合至绝缘层202上。然后，进行掺杂或植入处理，以在单晶硅基底由下至上依序形成第一导电层212、第二导电层214以及第三导电层216，但本发明不限于此。在一些实施例中，在各个导电层依序形成于绝缘层202上后可选择性地进行热处理，以活化各个导电层中的掺质。接着，请继续参照图2A，在第三导电层216上形成绝缘层218。在一些实施例中，绝缘层218可例如是氧化硅层，其形成方法可例如是化学气相沉积法。在一些实施例中，绝缘层218的厚度例如是介于50nm至200nm之间。
接着，请参照图2A和图2B，进行微影蚀刻处理，以在基底200上形成多个沟渠211。在一些实施例中，形成多个沟渠211的步骤如下所述。首先，在绝缘层218上形成具有预定图案的图案化光阻层(未示出)。接着，以图案化光阻层为掩膜，移除暴露的绝缘层218、第三导电层216、第二导电层214以及第一导电层212，以在基底100上形成沿Y方向延伸的多个沟渠211。然后，移除图案化光阻层。在本实施例中，暴露的第一导电层212并未完全移除，即沟渠211底面下仍有部分的第一导电层212。换句话说，沟渠211的底面略低于第一导电层212a的顶面且略高于第一导电层212a的底面。在一些实施例中，沟渠211底面至第一导电层212a顶面的距离例如是介于80nm至100nm之间。在一些实施例中，沟渠211底面至第一导电层212a顶面的距离与沟渠211底面至第一导电层212a底面的距离的比例例如是介于300nm至320nm之间。
接着，请参照图2B和图2C，形成绝缘层219于沟渠211a的部分侧壁上。在一些实施例中，形成绝缘层219的步骤如下所述。首先，在绝缘层218a的顶面以及沟渠211内共形地形成绝缘材料层(未示出)。绝缘材料层的材料可例如是氮化物材料，例如氮化硅。接着，移除位于绝缘层218a顶面上以及沟渠211底面上的绝缘材料层，以在沟渠211的侧壁上形成绝缘层219。然后，继续移除沟渠211底面下剩余的第一导电层212a，直至沟渠211a暴露绝缘层202的顶面。在本实施例中，由于是先形成绝缘层219于沟渠211的侧壁上，接着，才移除沟渠211底面下剩余的第一导电层212a，因此，绝缘层219仅覆盖绝缘层218a、第三导电层216a以及第二导电层214a的侧壁以及第一导电层212b的部分侧壁。即沟渠211a亦暴露第一导电层212b靠近沟渠211a底面的部分侧壁。在一些实施例中，移除绝缘材料层以及剩余的第一导电层212a的方法例如是反应性离子蚀刻法。
接着，请参照图2C和图2D，形成导电层220，以覆盖绝缘层218a的顶面以及沟渠211a的侧壁和底面。具体来说，导电层220例如是共形地形成在绝缘层218a的顶面上、绝缘层219的表面、第一导电层212b的部分侧壁上以及绝缘层202暴露的顶面上。在一些实施例中，导电层220的材料可例如是金属，例如钴、镍、钼、钛、钨、钽、铂或其组合。
接着，请参照图2D和图2E，进行快速热回火(rapid thermal annealing)处理。在本实施例中，与第一导电层212b直接接触的导电层220经快速热回火处理后会转化为其硅化物，以形成埋入式位线220a。也就是说，形成的位线220a埋入于第一导电层212c，且有部分的位线220a突出于第一导电层212c的侧壁。在本实施例中，导电层220的材料可例如是钴，形成的埋入式位线220a即为钴硅化物。在进行后续步骤之前，先移除沟渠211b内的绝缘层219以及未与第一导电层212b反应的导电层220，也就是说，沟渠211c内仅剩所形成的位线220a，且部分的位线220a突出于第一导电层212c的侧壁。
接着，请参照图2E和图2F，形成氮化物层222于沟渠211c内。在本实施例中，形成氮化物层222的步骤例如是先形成氮化物材料层(未示出)，以填满沟渠211c以及覆盖绝缘层218a的顶面。然后，进行平坦化处理，直至暴露出绝缘层218a的顶面。在一些实施例中，平坦化处理可例如是回蚀刻处理、化学机械研磨(CMP)处理或其组合。
接着，请参照图2F和图2G，移除绝缘层218a。此时，氮化物层222的顶面高于第三导电层216a的顶面。在一些实施例中，移除绝缘层218a的方法可例如是蚀刻法。
接着，请参照图2G和图2H，形成介电层224于氮化物层222以及第三导电层216a的顶面上。在本实施例中，介电层224例如是共形地形成于氮化物层222以及第三导电层216a的顶面上，由于氮化物层222的顶面与第三导电层216a的顶面之间具有高度差，因此，介电层224的顶面可例如是一连续凹凸结构。如图2H所示，第三导电层216a顶面上的介电层224具有开口221。在一些实施例中，介电层224的材料可例如是氧化硅，介电层224的形成方法可例如是化学气相沉积法。值得一提的是，开口221可视为自对准(self-aligned)开口，将于后文详述。
接着，请参照图2H和图2I，进行蚀刻处理，移除部分介电层224、部分第三导电层216a、部分第二导电层214a以及部分第一导电层212c，以形成开口223。开口223暴露基底200的顶面。具体而言，在本实施例中，介电层224的材料例如是氧化硅，氮化物层222的材料例如是氮化硅，通过氧化硅对氮化硅的高蚀刻选择比，以氮化物层222作为蚀刻终止层，进行蚀刻处理直至开口223暴露基底200的顶面。在一些实施例中，氮化物层222的顶面也会有些许的移除，因此，氮化物层222的顶面不一定是平面，但本发明不限于此。在进行后续步骤之前，继续进行蚀刻处理，并以第三导电层216b作为蚀刻终止层，移除部分氮化物层222直至剩余的氮化物层222a的顶面与第三导电层216b的顶面齐平。
接着，请参照图2I和图2J，形成导电层230于基底200上。在本实施例中，导电层230覆盖第三导电层216b的顶面且填满开口223。在一些实施例中，导电层230的材料可例如是掺杂多晶硅。在本实施例中，导电层230可例如是P-多晶硅层。值得注意的是，导电层230需与第二导电层214b为相同导电型的多晶硅。
接着，请参照图2J和图2K，进行平坦化处理，直至暴露出第三导电层216b以及氮化物层222a的顶面。至此，剩余的导电层230即为导电结构230a。
请参照图2K，在本实施例中，导电结构230a由上至下依序穿过第三导电层216b、第二导电层214b、第一导电层212d以及绝缘层202a，且导电结构230a与基底200接触，因此，导电结构230a可用于电性连接第二导电层214b以及基底200。
在一些实施例中，在X方向上，相邻两个氮化物层222a之间具有宽度W1。换句话说，后续步骤形成的晶体管在X方向上具有第一宽度W1。在本实施例中，导电结构230a的顶面具有第二宽度W2，导电结构230a的底面具有第三宽度W3，其中第一宽度W1大于第二宽度W2，且第一宽度W1大于第三宽度W3。在本实施例中，第二宽度W2与第三宽度W3相同。
接着，请参照图2K和图2L，进行微影蚀刻处理，以在基底200上形成多个沟渠215。形成多个沟渠215的步骤与上述形成多个沟渠211的步骤相似，二者的差异仅在于沟渠211是沿Y方向延伸，而沟渠215是沿X方向延伸。值得一提的是，沟渠215底面下仍有部分的第一导电层212d。换句话说，沟渠215的底面略低于第一导电层212e的顶面且略高于第一导电层212e的底面。
接着，请参照图2L和图2M，形成绝缘层241以填满沟渠215。在一些实施例中，绝缘层241的材料可例如是氧化物，例如氧化硅。
接着，请参照图2M和图2N，移除部分的绝缘层241，以在基底200上形成多个沟渠217。剩余的绝缘层241a可用于电性隔离位线220a和后续步骤形成的字线，也就是说，绝缘层241a的厚度只要能提供位线220a与字线之间的绝缘即可。移除部分的绝缘层241的方法可例如是蚀刻法，例如回蚀刻法。
接着，请参照图2N和图2O，依序形成栅介电层242以及栅极层240于沟渠217的侧壁上。在本实施例中，先在沟渠217的侧壁上形成栅介电材料层。接着，再于栅介电材料层上形成栅极材料层。然后，进行非等向性蚀刻处理以定义出栅极层240，栅极层240位于绝缘层241b上。在一些实施例中，栅介电层242的材料可例如是氧化硅。栅极层240的材料可例如是导体材料，导体材料例如是金属材料、阻障金属材料或其组合。在本实施例中，栅介电层242和栅极层240可作为本发明的动态随机存取存储器的字线。至此，即完成本发明的动态随机存取存储器中的晶体管、字线以及位线的制备。
具体而言，请参照图2O，在本实施例中，第三导电层216c、第二导电层214c以及第一导电层212e组成本发明的晶体管，且每个晶体管的侧壁上具有一组字线组，每一字线组包括两个字线，每个字线包括栅介电层242以及栅极层240。栅介电层242位于晶体管与栅极层240之间，以电性隔离晶体管与栅极层240。
值得一提的是，请参照图2K，在本实施例中，导电结构230a由上至下(Z方向)依序穿过第三导电层216b、第二导电层214b、第一导电层212d以及绝缘层202a，且导电结构230a与基底200接触，因此，导电结构230a可用于电性连接第二导电层214b以及基底200。也就是说，在本实施例中，导电结构230a的顶面与第三导电层216b的顶面共平面，但本发明不限于此。另一方面，在本实施例中，在X方向上，导电结构230a顶面的第二宽度W2与导电结构230a底面的第三宽度W3相同。
进一步来说，在本实施例中的动态随机存取存储器，通过导电结构230a的设计可使第二导电层214b与基底200电性连接，故可将聚集于第二导电层214b中的电荷导出，以改善垂直晶体管的结构所产生的浮体效应，进而可避免浮体效应所导致的阈值电压浮动、记忆效应或迟滞效应等问题发生，以提升整体产品的可靠度。
图3至图7为本发明一些实施例的动态随机存取存储器的剖面示意图。
在图3至图7中，基底300、绝缘层302、第一导电层312、第二导电层314、第三导电层316、位线组320、氮化物层322的材料以及形成方法与上述基底200、绝缘层202、第一导电层212、第二导电层214、第三导电层216、位线组120、氮化物层222相同或相似，于此不再赘述。以下仅针对差异进行说明。
请参照图3，在本实施例中，导电结构330的顶面与第二导电层314的顶面共平面。另一方面，在本实施例中，在X方向上，导电结构330顶面的第二宽度W2与导电结构330底面的第三宽度W3相同。
请参照图4，在本实施例中，导电结构430的顶面与第一导电层312的顶面共平面。另一方面，在本实施例中，在X方向上，导电结构430顶面的第二宽度W2与导电结构430底面的第三宽度W3相同。
请参照图5，在本实施例中，导电结构530的顶面与第一导电层312的顶面共平面。另一方面，在本实施例中，在X方向上，导电结构530顶面的第二宽度W2’与导电结构530底面的第三宽度W3不相同。如图5所示，导电结构530顶面的第二宽度W2’大于导电结构530底面的第三宽度W3，且导电结构530呈一漏斗状。
请参照图6，在本实施例中，导电结构630的顶面与第一导电层312的顶面共平面。另一方面，在本实施例中，在X方向上，导电结构630顶面的第二宽度W2’与导电结构630底面的第三宽度W3不相同。如图6所示，导电结构630顶面的第二宽度W2’大于导电结构630底面的第三宽度W3，且导电结构630呈一T字形。
请参照图7，在本实施例中，导电结构730的顶面与第一导电层312的顶面共平面。另一方面，在本实施例中，在X方向上，导电结构730顶面的第二宽度W2’与导电结构730底面的第三宽度W3不相同，但本发明不限于此。如图7所示，导电结构730顶面的第二宽度W2’大于导电结构730底面的第三宽度W3，且导电结构730呈一倒梯形。
图8为本发明另一实施例的动态随机存取存储器的立体示意图。
请参照图8，在本实施例中，动态随机存取存储器20例如包括基底400、多个晶体管22、多个位线420、多个导电结构830以及多个字线440。
详细来说，在一些实施例中，多个晶体管22阵列排列于基底400上，在基底400与晶体管22之间可例如包括绝缘层402。各个晶体管22由下至上依序包括第一导电层412、第二导电层414以及第三导电层416。多个位线420沿Y方向平行配置于基底400上且与各个晶体管22的第一导电层412电性连接。多个导电结构830位于多个晶体管22中，各个导电结构830与各个晶体管22的第二导电层414以及基底400电性连接。多个字线440沿X方向平行配置于基底400上，各个字线440包覆各个晶体管22的侧壁。在本实施例中，动态随机存取存储器20还包括电容器24，电容器24位于晶体管22上且与晶体管22电性连接。
值得一提的是，在本实施例中，晶体管22为圆柱状，导电结构830亦为圆柱状，且导电结构830由上至下依序穿过晶体管22的第三导电层416、第二导电层414、第一导电层412以及绝缘层402，使晶体管22的第二导电层414与基底400电性连接。另外，导电结构830与位线420之间包括绝缘层832。在本发明中，不特别限制绝缘层832的厚度或形成方法，只要导电结构830与位线420绝缘即可。
Claims (10)
1.一种动态随机存取存储器，包括：
基底；
多个晶体管，阵列排列于所述基底上，各所述多个晶体管由下至上依序包括第一导电层、第二导电层以及第三导电层；
多个位线组，沿Y方向延伸并在与所述Y方向垂直的X方向上彼此平行地配置于所述基底上且穿过所述多个晶体管，各所述多个位线组包括第一位线以及第二位线分别与各所述多个晶体管的所述第一导电层电性连接；
多个导电结构，位于所述多个晶体管中，各所述多个导电结构与各所述多个晶体管的所述第二导电层以及所述基底电性连接；以及
多个字线组，沿所述X方向延伸并在所述Y方向上彼此平行地配置于所述基底上，各所述多个字线组包括第一字线以及第二字线分别位于各所述多个晶体管的侧壁上。
2.根据权利要求1所述的动态随机存取存储器，其中所述第一导电层与所述第三导电层具有第一导电型，所述第二导电层与所述导电结构具有第二导电型。
3.根据权利要求1所述的动态随机存取存储器，其中各所述多个导电结构与各所述多个晶体管的所述第二导电层具有至少一接触面。
4.根据权利要求1所述的动态随机存取存储器，其中各所述多个导电结构的顶面与各所述多个晶体管的所述第三导电层的顶面共平面。
5.根据权利要求1所述的动态随机存取存储器，其中各所述多个导电结构的顶面与各所述多个晶体管的所述第二导电层的顶面共平面。
6.根据权利要求1所述的动态随机存取存储器，其中各所述多个导电结构的顶面与各所述多个晶体管的所述第一导电层的顶面共平面。
7.根据权利要求1所述的动态随机存取存储器，其中在所述X方向上，各所述多个晶体管具有第一宽度，各所述多个导电结构的顶面具有第二宽度，各所述多个导电结构的底面具有第三宽度，其中所述第一宽度大于所述第二宽度，所述第一宽度大于所述第三宽度，所述第二宽度与所述第三宽度相同或不相同。
8.一种动态随机存取存储器，包括：
基底；
多个晶体管，阵列排列于所述基底上，各所述多个晶体管由下至上依序包括第一导电层、第二导电层以及第三导电层；
多个位线，沿Y方向延伸并在与所述Y方向垂直的X方向上彼此平行地配置于所述基底上且与各所述多个晶体管的所述第一导电层电性连接；
多个导电结构，位于所述多个晶体管中，各所述多个导电结构与各所述多个晶体管的所述第二导电层以及所述基底电性连接；以及
多个字线，沿所述X方向延伸并在所述Y方向上彼此平行地配置于所述基底上，各所述多个字线包覆各所述多个晶体管的侧壁。
9.根据权利要求8所述的动态随机存取存储器，其中所述第一导电层与所述第三导电层具有第一导电型，所述第二导电层与所述导电结构具有第二导电型。
10.根据权利要求8所述的动态随机存取存储器，其中各所述多个导电结构与各所述多个晶体管的所述第二导电层具有至少一接触面。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492221B1 (en) * | 1998-09-30 | 2002-12-10 | Infineon, Ag | DRAM cell arrangement |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492221B1 (en) * | 1998-09-30 | 2002-12-10 | Infineon, Ag | DRAM cell arrangement |
| CN1491484A (zh) * | 2001-02-09 | 2004-04-21 | 在使用中可编程的具有超薄垂直体晶体管的逻辑阵列 |
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