CN113130426A - 半导体装置结构 - Google Patents

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黄立平
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Abstract

本发明公开了一种半导体装置结构。所述半导体装置结构包含一硅基底，一晶体管，以及一互连结构。所述硅基底具有一硅表面。所述晶体管包含一栅极结构，一第一导通区，一第二导通区，以及位于所述硅表面之下的一通道。所述互连结构延伸到所述晶体管之外且耦接于所述晶体管的第一导通区。所述互连结构被设置在所述硅表面下方且通过一隔离区与所述硅基底隔离。相较于现有技术，因为本发明在所述硅表面下方引入了所述受到良好隔离的互连结构/导线，所以除了仅在所述硅表面之上使用所述互连结构之外，所述互连结构/导线还能够在所述硅基底内所述晶体管的底部连接所述晶体管，从而有效缩小所述晶体管的尺寸和改善所述晶体管的性能。

Description

半导体装置结构
技术领域
本发明涉及一种半导体装置结构，尤其涉及一种可在硅基底中嵌入硅表面下互连结构(underground interconnection)且所述硅表面下互连结构同时具有高导电率且有效优化地隔离所述硅基底的半导体装置结构。
背景技术
在现有最先进的集成电路中，所述集成电路通过导电互连结构(例如∶金属线，多晶硅线等)连接多个晶体管，以帮助信号在所述多个晶体管中的栅极(gate)、源极(source)以及漏极(drain)之间传输。所述金属线依靠许多接触孔和连接插销分别与所述多个晶体管中的栅极、源极以及漏极进行连接，如此将使减小面积，功耗和噪声的芯片设计目标以及提高所述集成电路的性能面临了巨大的挑战和困难，尤其是因为要满足摩尔定律而必须在芯片上大幅缩小所述集成电路的尺寸时，更是如此。
接着以面积增加造成的挑战和困难为例，与用于将金属线连接到源极或漏极的接触孔的尺寸相比，所述多个晶体管中的源极或漏极必须设计具有较大扩散面积以使受限于光刻工具而不可避免的光刻未对准不会造成所述接触孔在所述源极或漏极的下边缘之外形成。然而所述较大的扩散面积无可避免地会增加所述多个晶体管的扩散面积以及所述晶体管所在的芯片面积，如此将衍生出较大的寄生电容使得包含所述晶体管的电路的交流(alternating current，ac)性能显着地降低，导致所述晶体管的电路消耗更高的功率且具有更大的噪声。
因此，如何导入使用较少面积以连接一晶体管到对应所述晶体管的一第一互连结构(金属)层以发送和接收信号的自对准接触结构和技术已成为进一步有效缩小所述晶体管的尺寸和改善所述晶体管的性能的一项重要课题。
发明内容
本发明公开了一种利用新技术(包含新工艺集成)的晶体管的结构发明，其中所述技术实现了在硅基底中嵌入硅表面下互连结构(underground interconnection)，且所述硅表面下互连结构同时具有高导电率且有效优化地隔离所述硅基底。所述硅表面下互连结构可以通过紧凑的自对准发明垂直(或桥接)连接到晶体管的源极或漏极，进而导致许多组件和电路设计的创新。例如，所述硅表面下互连结构可分别垂直连接至许多不同的源极或漏极，以及所述硅表面下互连结构的其他端可连接至不同的信号源，例如电压源或接地源。另外，芯片架构可更进一步引入垂直分布在所述硅基底中不同层或不同电平的电源电压，其中在所述硅表面下必须嵌入必要的隔离以隔开所述不同层或不同电平的电源，且所述芯片架构可以相应地提高晶体管和电路的性能(例如速度，功率和噪声等)，并降低所述硅表面上的设计复杂度(例如，目前复杂的芯片设计可能需要使用所述硅表面上的十层互连结构中的第十层互连结构作为供电电源，但是需要所述第十层互连结构下方的九层互连结构来传输信号，其中所述十层互连结构堆叠起来非常复杂，且会占用相当大的接触面积等)。举个例形容本发明∶在所述硅表面下方的导线与所述硅表面上方的导线之间建立不同的阶梯，其中所述硅表面下方的导线可以设计为具有不同的深度以允许所述硅表面下方的导线分布在所述芯片中以提供各种信号(例如所述电压源的信号或所述接地源的信号)，而不会以相当大或过大的尺寸在所述硅基底中相互碰撞。
本发明的一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一晶体管，和一互连结构。所述硅基底具有一硅表面。所述晶体管包含一栅极结构，一第一导通区，一第二导通区，以及位于所述硅表面之下的一通道。所述互连结构延伸到所述晶体管之外且耦接于所述晶体管的第一导通区。所述互连结构被设置在所述硅表面下方且通过一隔离区与所述硅基底隔离。
在本发明的另一实施例中，所述半导体装置结构另包含另一晶体管以及一信号线，其中所述信号线电连接至所述另一晶体管，其中所述信号线分布在所述硅表面的下方以及与所述互连结构分开。
在本发明的另一实施例中，在所述硅表面和所述互连结构的上表面之间的一距离不同于在所述硅表面和所述信号线的上表面之间的一距离。
在本发明的另一实施例中，所述半导体装置结构另包含另一晶体管以及一电源线，其中所述电源线电连接至所述另一晶体管，其中所述电源线分布在所述硅表面的下方以及与所述互连结构分开。
在本发明的另一实施例中，所述电源线所述电源线耦接于一电压源或一接地源。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一晶体管，以及一互连结构。所述硅基底具有一硅表面。所述晶体管包含一栅极结构，一第一导通区，一第二导通区，以及位于所述硅表面之下的一通道。所述互连结构延伸到所述晶体管之外以及耦接于所述晶体管的栅极结构。所述互连结构包含在所述硅表面之上的一上部分，且所述互连结构的上部分的侧壁对齐所述栅极结构的侧壁。
在本发明的另一实施例中，所述半导体装置结构另包含一第一间隔层和一第二间隔层，其中所述第一间隔层覆盖所述栅极结构的第一侧壁且位于所述硅表面上方；以及所述第二间隔层覆盖所述栅极结构的第二侧壁且位于所述硅表面上方。
在本发明的另一实施例中，所述第一间隔层邻接所述互连结构的上部分的侧壁。
在本发明的另一实施例中，所述半导体装置结构另包含一介电层，其中所述介电层设置在所述第一间隔层，所述第二间隔层和所述栅极结构下方。
在本发明的另一实施例中，所述栅极结构的至少一部分从所述硅表面向下延伸，且所述通道的至少一部分位于所述介电层的底部下方且沿着所述介电层的底部延伸。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一晶体管，以及一互连结构。所述硅基底具有一硅表面。所述晶体管包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道。所述互连结构延伸到所述晶体管之外且通过一桥接触电连接至所述晶体管的第一导通区。所述桥接触的一第一侧壁对齐所述第一导通区的一边缘且所述桥接触的一第二侧壁对齐所述互连结构的一边缘。
在本发明的另一实施例中，所述桥接触包含一上部分以及一下部分，其中所述桥接触的上部分邻接所述硅基底且所述桥接触的下部分与所述硅基底分隔开来。
在本发明的另一实施例中，所述半导体装置结构另包含一第一隔离层，其中所述第一隔离层至少覆盖所述第一侧壁，所述第二侧壁，以及所述桥接触的下部分的底部。
在本发明的另一实施例中，所述第一隔离层另覆盖所述桥接触的下部分的一第三侧壁，且一第二隔离层另覆盖所述桥接触的下部分的一第四侧壁，其中所述下部分的第三侧壁平行于所述下部分的第四侧壁，且所述第二隔离层的宽度不同于所述第一隔离层的宽度。
在本发明的另一实施例中，所述互连结构设置在所述硅表面之下，且所述桥接触的下部分邻接所述互连结构。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一第一晶体管，以及一互连结构。所述硅基底具有一硅表面。所述第一晶体管包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道。所述互连结构通过一桥接触电连接至所述第一晶体管的第一导通区。所述互连结构位于所述硅表面下方且一隔离帽设置在所述桥接触之上以隔离所述桥接触。所述桥接触包含一上部分以及一下部分，且所述桥接触的下部分的至少一第一侧壁邻接一隔离层，且所述隔离帽的一边缘对齐所述隔离层的一边缘。
在本发明的另一实施例中，所述半导体装置结构另包含一第一间隔层，其中所述第一间隔层设置于所述第一晶体管的第一导通区和栅极结构之间，且所述隔离帽与所述第一晶体管的第一导通区接触。
在本发明的另一实施例中，所述半导体装置结构另包含一第二晶体管，其中所述第二晶体管相邻于所述第一晶体管，所述第二晶体管包含一栅极结构、一第一导通区、以及一第二导通区，以及所述第二晶体管的第一导通区与所述隔离帽接触且通过所述桥接触电连接于所述互连结构。
在本发明的另一实施例中，所述半导体装置结构另包含一第三晶体管，其中所述第三晶体管相邻于所述第一晶体管，所述第三晶体管包含一栅极结构、一第一导通区、以及一第二导通区，以及所述第三晶体管的第二导通区与所述第一晶体管的第二导通区分隔开来。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一沟槽，以及一第一间隔层和一第二间隔层。所述硅基底具有一硅表面。所述沟槽的至少一部分形成在所述硅表面之下。所述第一间隔层覆盖所述沟槽的第一侧，以及所述第二间隔层覆盖所述沟槽的第二侧。所述第一间隔层的材料不同于所述第二间隔层的材料。
在本发明的另一实施例中，所述沟槽的第一侧对称于所述沟槽的第二侧。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一第一互连结构，以及一第二互连结构。所述硅基底具有一硅表面。所述第一互连结构设置于所述硅表面之下。所述第二互连结构设置于所述硅表面之下。从所述硅表面到所述第一互连结构的深度和从所述硅表面到所述第二互连结构的深度相同，且所述第一互连结构和所述第二互连结构分隔开来。
在本发明的另一实施例中，所述第一互连结构的材料和所述第二互连结构的材料相同。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一第一晶体管，一桥接触，以及一互连结构。所述硅基底具有一硅表面。所述第一晶体管包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道。所述桥接触包含一上部分以及一下部分，其中所述桥接触电连接至所述第一晶体管的第一导通区。所述互连结构位于所述硅表面下方且与所述桥接触的下部分接触。
在本发明的另一实施例中，所述第一晶体管是一n型金属氧化物半导体晶体管且所述第一导通区包含一n+掺杂区。
在本发明的另一实施例中，所述第一晶体管是一p型金属氧化物半导体晶体管且所述第一导通区包含一p+掺杂区。
本发明的另一实施例公开一种半导体装置结构。所述半导体装置结构包含一硅基底，一n型金属氧化物半导体晶体管，一p型金属氧化物半导体晶体管，一桥接触，以及一互连结构。所述硅基底具有一硅表面。所述n型金属氧化物半导体晶体管包含一栅极结构、一第一导通区、以及位于所述硅表面之下的一第一通道。所述p型金属氧化物半导体晶体管包含一栅极结构、一第二导通区、以及位于所述硅表面之下的一第二通道。所述桥接触包含一上部分以及一下部分，其中所述桥接触电连接至所述n型金属氧化物半导体晶体管的第一导通区以及所述p型金属氧化物半导体晶体管的第二导通区。所述互连结构位于所述硅表面下方且与所述桥接触的下部分接触。
在本发明的另一实施例中，所述n型金属氧化物半导体晶体管的第一导通区包含一n+掺杂区且所述p型金属氧化物半导体晶体管的第二导通区包含一p+掺杂区。
在本发明的另一实施例中，所述桥接触的材料和所述互连结构的材料相同。
附图说明
图1A是本发明的一实施例所公开的一种动态随机存取存储器存储单元阵列的制造方法的流程图。
图1B-1G是说明图1A的示意图。
图2是说明沉积衬垫氮化层和衬垫氧化层以及形成浅沟槽隔离后的上视图和沿着所述X方向的剖面图的示意图。
图3是说明沉积所述第一氮化层以形成所述第一氮化间隔层，且沉积所述STI-第一氧化层以及所述光刻胶层的示意图。
图4是说明蚀刻掉所述上边缘第一氮化间隔层且所述光刻胶层没有覆盖所述STI-第一氧化层的示意图。
图5是说明剥离所述光刻胶层以及所述STI-第一氧化层，且生成所述第一氧化层的示意图。
图6是说明沉积所述金属层在所述沟槽中且通过所述化学机械平坦化技术平坦化的示意图。
图7是说明沉积所述光刻胶层的示意图。
图8是说明蚀刻所述金属层对应于所述主动区的末端的示意图。
图9是说明移除所述光刻胶层且所述金属层被回蚀以形成所述硅表面下位线的示意图。
图10是说明沉积所述第二氧化层被在所述沟槽中的示意图。
图11是说明沉积所述第三氧化层、所述第二氮化层以及所述光刻胶层，且移除所述第三氧化层、所述第二氮化层以及所述光刻胶层的不必要部分的示意图。
图12是说明蚀刻所述衬垫氮化层但保留衬垫氧化层的示意图。
图13是说明形成所述U型凹槽且形成所述高介电常数绝缘层以作为所述存取晶体管的栅极结构的示意图。
图14是说明沉积所述第三氮化层以及所述第四氧化层被，然后抛光所述第三氮化层以及所述第四氧化层的示意图。
图15是说明蚀刻掉所述第二氮化层以及所述第三氧化层的示意图。
图16是说明沉积且通过所述各向异性蚀刻技术蚀刻所述第四氮化层、所述第五氧化层以及所述第五氮化层，以及沉积所述第六氧化层的示意图。
图17是说明沉积所述旋涂式介电材料以产生所述孔洞的示意图。
图18是说明在所述孔洞内沉积所述第七氧化层以及且在所述第七氧化层之上沉积所述旋涂电介质层的示意图。
图19是说明移除所述旋涂电介质层、所述衬垫氧化层、以及所述硅材料以产生另一孔洞的示意图。
图20是说明沿着所述Y2方向的剖面图的示意图。
图21是说明移除所述另一孔洞内所述另一内侧壁上的所述下边缘第一氮化间隔层的示意图。
图22是说明沉积且蚀刻所述n+多晶硅以在所述另一孔洞内留下所述n+多晶硅插销的示意图。
图23是说明移除所述第八氧化层的上部分以在所述另一孔洞内产生所述第八氧化间隔层的示意图。
图24A是说明产生所述颈型环绕导电n+多晶硅和所述n+多晶硅插销的示意图。
图24B是说明实现所述垂直连接(桥)和所述W-2插销的另一种方式的示意图。
图25A是说明在所述n+多晶硅插销上热生长所述第九氧化层的示意图。
图25B是说明在所述W-2插销上局部热生长所述第九氧化层的示意图。
图26是说明移除所述第六氧化层和所述第五氮化间隔层，然后利用所述n型掺杂物注入以产生所述存取晶体管的漏极和源极的示意图。
图27是说明实现所述硅表面下互连结构的原理的示意图。
图28是说明所述动态随机存取存储器存储单元阵列的上视图的示意图。
其中，附图标记说明如下：
202 p型基底
204 衬垫氧化层
206 衬垫氮化层
208、HSS-1/2、HSS-1/3 半导体表面
210 沟槽
304 STI-第一氧化层
306、702、1106 光刻胶层
502 第一氧化层
504 第一氧化/STI层
602 金属层
902、UGBL 硅表面下位线
1002、CVD-STI-Oxide2 第二氧化层
1102 第三氧化层
1104 第二氮化层
1302 U形通道
1304 高介电常数绝缘层
1402 第三氮化层
1404 第四氧化层
1602 第四氮化层
1604 第五氧化层
1606 第五氮化层
1608 第六氧化层
1702 旋涂电介质
1802 第七氧化层
1804 旋涂电介质层
1902 第八氧化层
2202 n+多晶硅插销
2402 n+多晶硅层
2502 第九氧化层
AQ1、AQ2、AQ3 存取晶体管
Drain-1 第一漏极
Drain-2 第二漏极
Drain-3 第三漏极
Hole-1/2、Hole-1/3 孔洞
NLDD n型轻掺杂漏极
2602、2604 电容
Source-1 第一源极
Source-2 第二源极
Source-3 第三源极
STI 浅沟槽隔离
Wordline-1 第一字线
Wordline-2 第二字线
Wordline-3 第三字线
10-80、102-160 步骤
具体实施方式
为了说明本发明适用于包含逻辑、数字、模拟、存储器等的集成电路，以下描述是以存储器为例说明以轻松掌握本发明的核心技术。现今有许多使用不同类型的存储器单元的半导体存储器(例如，动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(static random access memory，SRAM)，以及包括NOR、NAND、三维(3D)NAND的非易失性(nonvolatile)闪存等)都需要位线和字线。另外，本发明另公开一种用于排列所述位线和所述字线的新架构，其中有关所述新架构的核心技术被认为是可以良好地应用于上述存储器。另外，在本发明之后的实施例中，本发明举动态随机存取存储器为例来说明本发明的核心技术且所述动态随机存取存储器的制造方法可作为本发明的一种实现方法。现今最常用于所述动态随机存取存储器的存储单元之一是1T1C单元，其中所述1T1C单元内的一存取晶体管(1T)的栅极结构是连接到一字线，所述存取晶体管(1T)的漏极是连接到一位线，以及所述存取晶体管(1T)的源极连接到所述1T1C单元内的一电容(1C)。
为了增加存储器在一芯片的密度，所述1T1C单元需要尽量被缩小，也就是说所述1T1C单元的所有几何尺度需要被缩小到一个较小的维度且所述电容的设计也必须进展到三维(3D)结构以增加所述电容的电容值(例如在所述存取晶体管(1T)之上形成堆迭电容或在所述存取晶体管(1T)的硅表面之下形成一沟槽电容)。然而随着所述1T1C单元被要求缩小时，以下半导体工艺技术所面对的困难将变得更难以解决∶
(1)由于所述1T1C单元的几何尺度被缩小，所以所述1T1C单元的总面积减少，导致所述1T1C单元中被用以允许形成多种必要的接触(例如在所述电容和所述存取晶体管(1T)的源极之间的接触，以及在所述位线和所述存取晶体管(1T)的漏极之间的接触)的表面积小很多。(2)即使所述电容(1C)是由所述三维(3D)结构制成，所述电容(1C)的电容值还是会减小。例如如果在所述存取晶体管(1T)的硅表面之上所形成的堆迭电容太高，则所述1T1C单元的硅表面将非常粗糙和具有不良的表面样貌，以及如果在所述存取晶体管(1T)的硅表面之下形成沟槽电容，则所述沟槽电容需要被制造得非常深使得相关的蚀刻(etching)和重新填充(refilling)的工艺变得困难。(3)所述字线、所述位线和所述电容的三种结构很难布局(laid out)在同一平面，特别是几何传导机制要求所述三种结构必须互相垂直或接近垂直，且在所述三种结构中彼此的形成顺序(例如在所述位线之后形成所述电容的顺序或在所述电容之后形成所述位线的顺序)将使所述布局变得更困难。(4)因为上述(3)造成从所述电容到所述存取晶体管(1T)的源极的连接区域非常小，所以一些自对准(self-alignment)很难在需要被连接的不同结构之间实现。(5)当所述1T1C单元的几何尺度继续缩小时，由于所述1T1C单元的几何形状的缩小将不完全取决于光刻尺度的缩小(lithographic scaling)和对准等工艺，所以用于制造所述1T1C单元的集成工艺变得越来越难以实现具有自对准特性的临界层(critical layer)和几何图案(geometricalpattern)。
因此，本发明公开了(1)一种所述位线在硅表面(horizontal silicon surface,HSS)之下的新结构，(2)一种用于连结所述存取晶体管(1T)的栅极结构和所述字线到具有自对准可能性的关键垂直连接的新结构，(3)一种用于使垂直桥材料(vertical bridgematerial)连结所述存取晶体管(1T)的漏极到硅表面下互连结构(undergroundinterconnection)的新结构，(4)一种使所述存取晶体管(1T)的漏极通过围绕所述字线的间隔层自对准到具有所需距离的通道的新结构，其中所需距离是由围绕所述字线的间隔层决定，(5)一种通过自对准在所述硅表面下互连结构之上制作绝缘帽以将所述硅表面下互连结构与所有其他导电层隔离开来的新结构，以及(6)实现本发明的所有新颖工艺方法。
接着，请参照图1A-1F，2-28，其中图1A是本发明的一实施例所公开的一种动态随机存取存储器存储单元(1T1C cell)阵列的制造方法的流程图，详细步骤如下∶
步骤10∶开始；
步骤20∶基于p型基底，定义所述动态随机存取存储器存储单元阵列的主动区并形成浅沟槽隔离(shallow trench isolation，STI)；
步骤30∶沿着所述主动区的侧壁，形成不对称的间隔层；
步骤40∶在所述不对称的间隔层和所述p型基底的硅表面之下，形成硅表面下位线(underground bit line)；
步骤50∶形成所述动态随机存取存储器存储单元阵列的U型晶体管(或存取晶体管)的字线和栅极结构；
步骤60∶定义以及隔离所述动态随机存取存储器存储单元阵列的U型晶体管的漏极(也就是第一导通区)和源极(也就是第二导通区)；步骤70∶在所述硅表面下位线和所述U型晶体管(或所述存取晶体管)的漏极之间形成连结，且掺杂所述漏极和所述源极；
步骤80∶结束。
请参照图1B和图2，步骤20包含∶
步骤102∶沉积衬垫氧化层204和衬垫氮化层206；
步骤104∶定义所述动态随机存取存储器存储单元阵列的主动区，且移除对应所述主动区之外的半导体表面208(也就是硅表面)的硅材料以产生沟槽210；
步骤106∶在沟槽210沉积且回蚀(etch back)氧化层214以在半导体表面208之下形成所述浅沟槽隔离。
请参照图1C和图3-5，步骤30包含∶
步骤108∶沉积和回蚀第一氮化层以形成第一氮化间隔层；
步骤110∶沉积STI-第一氧化层304在沟槽210中且通过化学机械平坦化(chemicalmechanical polishing，CMP)技术平坦化；
步骤112∶沉积光刻胶层306在STI-第一氧化层304和衬垫氮化层206之上；
步骤114∶完全蚀刻没有被光刻胶层306覆盖的上边缘第一氮化间隔层以及STI-第一氧化层304；
步骤116∶剥离光刻胶层306和STI-第一氧化层304，且生成第一氧化层502。
请参照图1D和图6-10，步骤40包含∶
步骤118∶沉积金属层602在沟槽210中且通过所述化学机械平坦化技术平坦化；
步骤120∶沉积光刻胶层702；
步骤122∶蚀刻对应所述主动区的末端的金属层602以分隔多条导线；
步骤124∶移除光刻胶层702且回蚀金属层602以形成硅表面下位线902；
步骤126∶沉积第二氧化层1002被在沟槽210中且通过所述化学机械平坦化技术平坦化。
请参照图1E和图11-15，步骤50包含∶
步骤128∶沉积第三氧化层1102，第二氮化层1104，以及图案化的光刻胶层1106，以及移除第三氧化层1102和第二氮化层1104的不必要部份；
步骤130∶移除图案化的光刻胶层1106，衬垫氮化层206，以及衬垫氧化层204；
步骤132∶蚀刻半导体表面208以形成U形凹槽，在所述U形凹槽内形成高介电常数绝缘层1304，以及沉积栅极材料1306然后回蚀以形成所述存取晶体管的字线和栅极结构；
步骤134∶沉积第三氮化层1402，随后沉积第四氧化层1404，然后回蚀第四氧化层1404；
步骤136∶蚀刻掉第二氮化层1104和第三氧化层1102。
请参照图1F和图16-20，步骤60包含∶
步骤138∶移除衬垫氮化层206，以及回蚀第二氧化层1002至半导体表面208；
步骤140∶沉积以及各向异性蚀刻(anisotropic etch)第四氮化层1602，第五氧化层1604，以及第五氮化层1606，以及沉积第六氧化层1608；
步骤142∶沉积旋涂电介质(spin-on dielectrics，SOD)1702，通过所述化学机械平坦化技术平坦化沉积旋涂电介质1702，沉积光刻胶以露出作为所述源极的区域的旋涂电介质1702，以及蚀刻作为所述漏极的区域的旋涂电介质1702、衬垫氧化层204以及硅材料以产生孔洞Hole-1/3，以及移除光刻胶；
步骤144∶沉积以及回蚀第七氧化层1802，然后沉积以及回蚀旋涂电介质层1804；
步骤146∶沉积光刻胶以露出作为所述漏极的区域，蚀刻靠近作为所述漏极的区域的旋涂电介质1702、衬垫氧化层204以及硅材料以产生孔洞Hole-1/2，移除光刻胶，以及热生成(thermally grow)第八氧化层1902。
请参照图1G和图21-26，步骤70包含∶
步骤148∶移除所述第一氮化间隔层的下边缘以露出硅表面下位线902(UGBL)的侧壁；
步骤150∶沉积导电材料(例如n+多晶硅2202或其他金属材料(例如钨))以接触硅表面下位线902(UGBL)的侧壁，然后回蚀n+多晶硅2202留下n+多晶硅插销(n+polysiliconplug)；
步骤152∶移除第八氧化层1902的上部分以露出所述漏极的侧壁；
步骤154∶生成可让所述漏极和n+多晶硅2202接触的连接材料以使所述漏极电连接硅表面下位线902(UGBL)；
步骤156∶在所述连接材料之上生成隔离材料(例如第九氧化层2502)；
步骤158∶移除旋涂电介质层1804、第六氧化层1608和第五氮化层1606，然后利用n型掺杂物注入(n-type dopant implantation)制造出所述存取晶体管的所述漏极和所述源极；
步骤160∶结束。
上述制造方法的详细说明如下。上述制造方法是从p型硅片(也就是p型基底202)开始。在步骤102中，如图2(a)所示，在半导体表面208(也就是水平硅表面)之上形成衬垫氧化层204，然后在衬垫氧化层204之上沉积衬垫氮化层206。
在步骤104中，光刻掩模技术(photolithographic mask technique)可定义所述动态随机存取存储器存储单元阵列的主动区，其中如图2(a)所示，因为所述动态随机存取存储器存储单元阵列的主动区对应衬垫氧化层204和衬垫氮化层206，所以在主动区图案之外的半导体表面208将因此而暴露。因为在所述主动区图案之外的半导体表面208被暴露，所以对应所述主动区图案之外的半导体表面208的硅材料可被各向异性蚀刻技术(anisotropic etching technique)移除以制造出沟槽(或渠道)210，其中例如沟槽210可在半导体表面208之下达到250纳米深。
在步骤106中，沉积氧化层214以填满沟槽210，然后回蚀氧化层214以在沟槽210内形成在半导体表面208之下的所述浅沟槽隔离。另外，图2(b)是对应图2(a)的上视图，以及图2(a)是沿着如图2(b)所示的X方向的切割线的剖面图。另外，如图2(a)所示，在本发明的一实施例中，所述浅沟槽隔离具有约50纳米的厚度，以及如果低于半导体表面208的沟槽210具有250纳米的深度，则所述浅沟槽隔离的上表面距离半导体表面208约200纳米深。
在步骤108中，如图3(a)所示，沉积所述第一氮化层和利用所述各向异性蚀刻技术回蚀所述第一氮化层以沿着沟槽210的两边缘(也就是上边缘和下边缘)形成所述第一氮化间隔层。在步骤110中，如图3(a)，在沟槽210内的所述浅沟槽隔离之上沉积STI-第一氧化层304以填充沟槽210。然后通过所述化学机械平坦化技术平坦化STI-第一氧化层304以使STI-第一氧化层304的上表面和衬垫氮化层206的上表面平齐。
在步骤112中，如图3(a)所示，利用光刻技术通过光刻胶层306保护沿着沟槽210的下边缘的所述第一氮化间隔层(也就是下边缘第一氮化间隔层)，但是移除沿着沟槽210的上边缘的所述第一氮化间隔层(也就是所述上边缘第一氮化间隔层)。也就是说在光刻胶层306沉积在STI-第一氧化层304和衬垫氮化层206之上后，因为移除在所述上边缘第一氮化间隔层上的光刻胶层306但保留所述下边缘第一氮化间隔层上的光刻胶层306，所以不会移除所述下边缘第一氮化间隔层但可移除所述上边缘第一氮化间隔层。另外，图3(b)是对应图3(a)的上视图，以及图3(a)是沿着如图3(b)所示的Y方向的切割线的剖面图。在步骤114中，如图4所示，可通过蚀刻工艺蚀刻掉没有被光刻胶层306覆盖的所述上边缘第一氮化间隔层以及STI-第一氧化层304。
在步骤116中，如图5所示，剥离光刻胶层306和STI-第一氧化层304，其中STI-第一氧化层304具有远高于热生成氧化层和沉积氧化层的蚀刻速率。然后热生成第一氧化层502以形成第一氧化间隔层，其中所述第一氧化间隔层覆盖沟槽210的上边缘，第一氧化层502不会长超过衬垫氮化层206，以及仅有非常薄的氧化层(称为第一氧化/STI层504)形成在所述浅沟槽隔离之上。如图5所示，步骤116导致非对称的间隔层(也就是所述下边缘第一氮化间隔层(也就是权利要求20所述的第一间隔层)和所述第一氧化间隔层(也就是权利要求20所述的第二间隔层))分别形成在沟槽210的两对称边缘(也就是沟槽210的上边缘和下边缘)。例如，所述第一氧化间隔层的厚度是4纳米以及所述下边缘第一氮化间隔层的厚度是3纳米。另一方面，所述非对称的间隔层也是沿着所述主动区的侧壁形成。所述非对称的间隔层(如图5所示)的结构和上述相关的步骤是本发明的第一主要技术特征，其称为在沟槽(或渠道)的两对称边缘上的非对称的间隔层(asymmetric spacers on two symmetricaledges of a trench or a canal,ASoSE)。
在步骤118中，如图6所示，沉积金属层602(或需要承受后续工艺条件的导电材料)以填满沟槽210且通过所述化学机械平坦化技术平坦化以使金属层602的上表面与衬垫氮化层206的上表面平齐(如图6所示)。另外，在本发明的一实施例中，金属层602可以是钨(其缩写为W)。
在步骤120中，如图7所示，沉积光刻胶层702以覆盖所述下边缘第一氮化间隔层和所述第一氧化间隔层，但暴露所述下边缘第一氮化间隔层和所述第一氧化间隔层对应所述主动区的末端的两边缘。
在步骤122中，如图8所示，蚀刻金属层602对应所述主动区的末端直到暴露第一氧化/STI层504的上表面以分隔多条导线(也就是金属层602)。
在步骤124中，如图9(a)所示，在移除光刻胶层702之后，回蚀沟槽210内的金属层602至合理厚度以形成硅表面下位线902，其中硅表面下位线902的上表面远低于半导体表面208(例如，硅表面下位线902的厚度约为40纳米)。另外，如图9(a)所示，硅表面下位线902位于所述浅沟槽隔离的上表面之上以及硅表面下位线902的两侧壁分别受限于所述非对称间隔层(也就是说所述下边缘第一氮化间隔层和所述第一氧化间隔层)。另外，图9(a)是沿着如图9(b)所示的Y方向的切割线的剖面图。
在步骤126中，如图10(沿着如图9(b)所示的Y方向的切割线的剖面图)所示，第二氧化层1002(也称为CVD-STI-oxide2)需要有足够的厚度以填充硅表面下位线902上方的沟槽210，然后通过所述化学机械平坦化技术抛光第二氧化层1002以保留第二氧化层1002的部分，其中第二氧化层1002被保留的部分的高度和衬垫氮化层206的上表面平齐，受限于衬垫氮化层206，以及覆盖所述下边缘第一氮化间隔层和所述第一氧化间隔层。如图10所示，步骤126可使硅表面下位线902(也就是权利要求1所述的互连结构)嵌入至沟槽210内所有绝缘体(也就是权利要求1所述的隔离区)中且受限于所述所有绝缘体(之后硅表面下位线902将连接至所述动态随机存取存储器存储单元阵列的存取晶体管的汲极)，其中如图10所示的结构称为绝缘体包围的硅表面下位线(underground bit-lines,UGBL)，且所述硅表面下位线(UGBL)是本发明的第二主要技术特征。
以下的说明将介绍如何同时通过自对准方法(self-alignment method)形成所述动态随机存取存储器存储单元(1T1C单元)阵列的存取晶体管和字线以及形成字线连接所述存取晶体管的所有相关栅极结构。如此，所述动态随机存取存储器存储单元(1T1C单元)阵列的存取晶体管的栅极结构和字线将被连接成为一体的金属(例如钨(W))。
在步骤128中，如图11(a)所示，首先沉积第三氧化层1102，第二氮化层1104，以及图案化的光刻胶层1106。然后利用所述光刻技术移除第三氧化层1102和第二氮化层1104的不必要部份。另外，可通过第三氧化层1102和第二氮化层1104的复合层定义晶体管/字线图案(transistor/word line pattern)，其中第三氧化层1102和第二氮化层1104的复合层是由垂直于所述主动区方向的方向上的多个条状的第三氧化层1102和第二氮化层1104所组成。因此，如图11(a)和图11(b)所示，用于定义所述存取晶体管和所述字线的纵向(所述Y方向)条纹(由第三氧化层1102和第二氮化层1104组成)，以及用于定义所述主动区的交叉点方形(cross-point square)将被形成，其中所述交叉点方形是位于两纵向条纹之间的交叉点空间(cross-point space)，以及图11(a)是沿着如图11(b)所示的X方向的切割线的剖面图。
如图11(b)所示，图11(b)所示的上视图显示了位于衬垫氮化层206和衬垫氧化层204之上的具有第三氧化层1102和第二氮化层1104所组成的纵向条纹的织物状棋盘图案(fabric-like checkerboard pattern)，以及也显示了在水平方向(也就是如图11(b)所示的X方向)上的所述主动区(被衬垫氮化层206和衬垫氧化层204覆盖)和所述浅沟槽隔离。如图11(b)所示，所述主动区允许所述存取晶体管通过一种自对准技术(self-alignmenttechnique)制成。这种用于在一个工艺步骤中制造所述存取晶体管的栅极结构和所述字线的自对准结构的织物状棋盘图案是本发明的第三主要技术特征。
在步骤130中，如图12(a)所示，保留光刻胶层1106，蚀刻掉衬垫氮化层206，以及保留衬垫氧化层204，以及如图12(b)所示，移除光刻胶层1106和衬垫氧化层204。因此，半导体表面208暴露在如图12(b)所示的交叉点方形区域(cross-point square area)，其中所述交叉点方形区域对应所述主动区(位于图11(a)和图11(b)所示的交叉点方形)。
在步骤132中，如图13所示，通过所述各向异性蚀刻技术蚀刻暴露在所述交叉点方形区域的半导体表面208以形成所述U形凹槽，其中所述U形凹槽是用于形成所述存取晶体管的U形通道1302，以及例如从半导体表面208开始算起所述U形凹槽的垂直深度可达约60纳米，也就是说U型通道1302是位于半导体表面208之下。因为所述存取晶体管的所述U形凹槽是暴露在外，所以可通过合理设计的硼(p型掺杂剂)的浓度来掺杂所述U形凹槽内的U型信道1302以实现信道掺杂，其中所述通道掺杂是为了使所述存取晶体管在随后的高介电常数金属-栅极结构(high-k metal-gate structure)形成之后具有所需的阈值电压(threshold voltage)。之后在所述U形凹槽的底部和侧壁形成高介电常数绝缘层1304，其中高介电常数绝缘层1304是作为所述存取晶体管的栅极介电层，且如图13所示，高介电常数绝缘层1304的两边缘的上表面是高于半导体表面208。然后选择适合于字线导电率并且可以实现目标功函数(targeted work-function)性能的栅极材料1306，以使所述存取晶体管具有较低的阈值电压(选择栅极材料1306的目的是将升压后的字线电压降到尽可能低但仍能提供足够的驱动力以完成用以恢复(restore)所述电容(1C)的足够电荷量，以及在另一方面是有利于更快的电荷转移以进行信号检测)。
沉积栅极材料1306(也就是适合的栅极材料)，其中栅极材料1306足以填充两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的所述U形凹槽(如图13所示)。例如，栅极材料1306可以是用以形成所述高介电常数金属-栅极结构的钨(W)，其中如果U型通道1302具有合适的掺杂浓度，则所述高介电常数金属-栅极结构可允许所述存取晶体管具有所需的较低阈值电压。然后蚀刻栅极材料1306以产生夹在所述两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的纵向(所述Y方向)字线。
本发明所公开的具有U形通道1302的所述存取晶体管(以下称为U型晶体管)是不同于现有技术所公开的常用于埋入式字线设计(buried word line design)中的嵌入式晶体管(recessed transistor)。所述U型晶体管的主体沿着所述Y方向(也就是通道宽度方向)的两边被第二氧化层1002(也就是CVD-STI-Oxide2)限制住，以及所述U型晶体管的通道长度包含U形通道1302对应所述U型晶体管的漏极的一边的深度，U形通道1302的底部的长度，以及U形通道1302对应所述U型晶体管的源极的一边的深度。例如，如果所述U形凹槽的垂直深度为60纳米以及所述U形凹槽沿着所述X方向(也就是通道长度方向)的开口为7纳米，所述U型晶体管的U形通道1302的总长度可达127纳米。相较之下，所述嵌入式晶体管的通道长度必须更多地取决于所述嵌入式晶体管的栅极材料被嵌入的深度以及所述嵌入式晶体管的源极结和漏极结所形成的深度。
由于所述U型晶体管和所述嵌入式晶体管之间的结构差异，所以可以更好地控制U形通道1302的通道长度(尤其特别的是当U形通道1302的通道长度不取决于所述U型晶体管的栅极结构高度时)。另外，因为半导体表面208是固定的，所以所述U型晶体管的漏极和源极的掺杂浓度分布具有更少的组件设计参数变化(device-design-parameter variation)而可控性更高，这将在之后有关如何完成所述U型晶体管的漏极和源极时有更详细地描述。另外，在所述纵向方向上，通过所述两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的自对准同时形成所述U型晶体管的栅极结构和所述字线是一种使所述字线不低于半导体表面208的方式，其中不低于半导体表面208的所述字线具有与现有技术中常用的埋入式字线相当不同的设计与性能参数。另外，通过回蚀使所述字线(也就是栅极材料1306)的高度被设计成低于所述复合层(由第三氧化层1102和第二氮化层1104组成)的高度。另外，所述U型晶体管的栅极结构自对准地连接到所述字线的结构设计是本发明的第四主要技术特征。
在步骤134中，如图14所示，沉积第三氮化层1402，以及随后沉积第四氧化层1404，其中第三氮化层1402和第四氧化层1404堆叠在一起使其总厚度足以填充所述两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的空间。然后，回蚀(或抛光)第四氧化层1404以使第四氧化层1404的上表面平齐第二氮化层1104的上表面从而在所述字线(也就是栅极材料1306)的正上方形成由第四氧化层1404和第三氮化层1402组成的复合层。
在步骤136中，如图15所示，通过所述各向异性蚀刻技术蚀刻掉第二氮化层1104，以及保留所述字线之上的第四氧化层1404/第三氮化层1402。然后，也通过所述各向异性蚀刻技术蚀刻掉第三氧化层1102以暴露衬垫氮化层206。如图15所示的栅极结构(例如第四氧化层1404/第三氮化层1402/栅极材料1306)同时实现了在所述U形凹槽内的所述U型晶体管的栅极结构以及在所述纵向方向(也就是所述Y方向)上的所述字线。
在步骤138中，如图16所示，去除衬垫氮化层206以留下衬垫氧化层204。回蚀第二氧化层1002(也就是所述第二氧化层)以使第二氧化层1002的上表面平齐衬垫氧化层204的上表面。
在步骤140中，如图16所示，沉积第四氮化层1602以及通过所述各向异性蚀刻技术蚀刻第四氮化层1602以生成具有精心设计的厚度的第四氮化间隔层(也就是说如权利要求7所述的第一间隔层和第二间隔层)。然后，沉积第五氧化层1604以及通过所述各向异性蚀刻技术蚀刻第五氧化层1604以生成第五氧化间隔层。然后，沉积第五氮化层1606以及通过所述各向异性蚀刻技术蚀刻第五氮化层1606以生成第五氮化间隔层。然后，沉积第六氧化层1608在如图16所示的整个表面。因此，总结而言，第六氧化层1608是在所述第五氮化间隔层之外，所述第五氮化间隔层是在所述第五氧化间隔层之外，以及所述第五氧化间隔层是在所述第四氮化间隔层之外，以及上述所有间隔层都围绕且沿着所述栅极结构(第四氧化层1404/第三氮化层1402/栅极材料1306)。
如图16，17所示，为了方便和清楚地描述具有所述字线和所述位线的所述动态随机存取存储器存储单元阵列，位于中心的字线标注为第一字线Wordline-1(对应存取晶体管AQ1)，比邻第一字线Wordline-1左边的字线标注为第二字线Wordline-2(对应比邻存取晶体管AQ1左边的存取晶体管AQ2)，以及衬垫氧化层204仍然覆盖第一字线Wordline-1和第二字线Wordline-2之间作为所述漏极的区域以保留给存取晶体管AQ1的第一漏极Drain-1以及存取晶体管AQ2的第二漏极Drain-2。比邻第一字线Wordline-1右边的字线标注为第三字线Wordline-3(对应比邻存取晶体管AQ1右边的存取晶体管AQ3)，以及衬垫氧化层204仍然覆盖第一字线Wordline-1和第三字线Wordline-3之间作为所述源极的区域以保留给存取晶体管AQ1的第一源极Source-1以及存取晶体管AQ3的第三源极Source-3。另外，以第一字线Wordline-1和存取晶体管AQ1为例，如图16所示，第一字线Wordline-1显然耦接存取晶体管AQ1的栅极结构，其中第一字线Wordline-1(也就是权利要求6所述的互连结构)包含位于p型基底202的半导体表面208之上的上部分，以及第一字线Wordline-1的上部分的侧壁显然对齐存取晶体管AQ1的栅极结构的侧壁。
在步骤142中，如图17所示，沉积旋涂电介质1702，其中旋涂电介质1702的厚度足以填充在上述字线(第一字线Wordline-1、第二字线Wordline-2和第三字线Wordline-3)之间的空间(作为所述漏极的区域和作为所述源极的区域)，以及通过所述化学机械平坦化技术抛光旋涂电介质1702以使旋涂电介质1702的上表面与第四氧化层1404的上表面平齐。另外，第六氧化层1608也被抛光以使第六氧化层1608的上表面也与第四氧化层1404的上表面平齐。沉积所述光刻胶以覆盖作为所述漏极(第一漏极Drain-1以及第二漏极Drain-2)的区域的旋涂电介质1702，以及暴露作为所述源极(第一源极Source-1以及第三源极Source-3)的区域的旋涂电介质1702做后续处理。然后，围绕上述字线(第一字线Wordline-1、第二字线Wordline-2和第三字线Wordline-3)的第六氧化层1608可作为自对准掩膜(self-alignment mask)以移除作为所述源极(第一源极Source-1以及第三源极Source-3)的区域的旋涂电介质1702，以及蚀刻掉在作为所述源极的区域的中心的衬垫氧化层204以暴露出半导体表面208。然后，如图17所示，通过所述各向异性蚀刻挖掘和移除作为所述源极的区域的半导体表面HSS-1/3(半导体表面208的部分)的硅材料以产生孔洞Hole-1/3(例如，孔洞Hole-1/3的深度为140纳米)，其中孔洞Hole-1/3的两对边被所述下边缘第一氮化间隔层和所述第一氧化间隔层围绕以及孔洞Hole-1/3的另外两对边被p型基底202围绕。
如图17所示，在第一字线Wordline-1和第二字线Wordline-2之间的半导体表面HSS-1/2(半导体表面208的部分)是作为第一漏极Drain-1(也就是存取晶体管AQ1的漏极)以及第二漏极Drain-2(也就是存取晶体管AQ2的漏极)的区域，以及也作为垂直连接存取晶体管AQ1、AQ2至硅表面下位线902的区域。另外，在第一字线Wordline-1和第三字线Wordline-3之间的半导体表面HSS-1/3(半导体表面208的部分)是作为第一源极Source-1(也就是存取晶体管AQ1的源极)以及第三源极Source-3(也就是存取晶体管AQ3的源极)的区域，但是因为第一源极Source-1和第三源极Source-3将分别连接至单元存储节点CSN1、CSN3，所以第一源极Source-1和第三源极Source-3必须是分开无法连接。另外，因为旋涂电介质1702具有非常高的蚀刻速率而不会损害其他已存在的材料且旋涂电介质1702可抵抗光刻胶以外的其他热工艺，所以才在步骤142使用旋涂电介质1702。另外，因为所需的图案已转移到旋涂电介质1702，所以所有不必要的光刻胶均须移除以使旋涂电介质1702平坦化(如图17所示)。
在步骤144中，如图18所示，沉积第七氧化层1802，其中第七氧化层1802的厚度足以填充孔洞Hole-1/3以及通过各向同性蚀刻技术(isotropic etch technique)准确地移除半导体表面208之上的第七氧化层1802以在孔洞Hole-1/3内形成第七氧化层垂直隔离，其中所述第七氧化层垂直隔离的上表面与半导体表面208平齐。然后沉积旋涂电介质层1804，其中旋涂电介质层1804的厚度足以填充孔洞Hole-1/3中第七氧化层1802的上表面的空间，以及通过所述化学机械平坦化技术移除旋涂电介质层1804顶端的旋涂电介质材料直到旋涂电介质层1804的上表面与第四氧化层1404的上表面平齐。
在步骤146中，如图19所示，沉积图案化的光刻胶以覆盖作为所述漏极的区域，以及露出作为所述漏极的区域。然后移除对应孔洞Hole-1/2的旋涂电介质1702以及下方的衬垫氧化层204以暴露出半导体表面208。然后，通过所述各向异性蚀刻挖掘和移除对应半导体表面HSS-1/2(半导体表面208的部分)的硅材料以产生孔洞Hole-1/2(例如，孔洞Hole-1/2的深度为200纳米)，其中孔洞Hole-1/2的两对边分别被p型基底202围绕，孔洞Hole-1/2的第三边被所述下边缘第一氮化间隔层围绕，以及孔洞Hole-1/2的第四边被所述第一氧化间隔层围绕，其中第二氧化层1002可另外由外部限制孔洞Hole-1/2的第三边和第四边。然后，移除所述光刻胶以及热生成第八氧化层1902(也就是权利要求13所述的第一隔离层)以覆盖孔洞Hole-1/2的四个内侧壁中的三个内侧壁以及孔洞Hole-1/2的底部，其中孔洞Hole-1/2的四个内侧壁中不同于所述三个内侧壁的另一内侧壁是由所述下边缘第一氮化间隔层覆盖。另外，图20是沿着Y2方向的所述动态随机存取存储器存储单元阵列的剖面图，其中所述Y2方向沿着孔洞Hole-1/2的中心延伸并垂直于所述X方向。另外，如图20所示，所述主动区被夹在第二氧化层1002(CVD-STI-Oxide2)，硅表面下位线902(UGBL)，所述第一氧化间隔层，以及所述下边缘第一氮化间隔层之间。
在步骤148中，如图21所示，通过所述各向同性蚀刻技术移除孔洞Hole-1/2内所述另一内侧壁上的所述下边缘第一氮化间隔层(由于所述下边缘第一氮化间隔层非常薄以及因为第六氧化层1608是所述第五氮化间隔层(对应第五氮化层1606)的良好保护，所以所述各向同性蚀刻技术不会损害半导体表面208之上的其他结构，且也不会移除孔洞Hole-1/2内的第八氧化层1902)。
在步骤150中，如图22所示，沉积非常重掺杂的n+多晶硅2202(或钨)，其中n+多晶硅2202(或钨)的厚度足以填充孔洞Hole-1/2从而使n+多晶硅2202(或钨)的上方形成平坦表面，然后通过所述各向同性蚀刻技术去除半导体表面208上的n+多晶硅2202(或钨)以在孔洞Hole-1/2内留下n+多晶硅(或钨)插销，其中所述n+多晶硅(或钨)插销的上表面和半导体表面208平齐。如图22所示，在孔洞Hole-1/2内，所述n+多晶硅(或钨)插销是通过其侧壁连接至硅表面下位线902(UGBL)的侧壁，而这种连接方式是本发明的第五项主要技术特征，其中所述n+多晶硅(或钨)插销和硅表面下位线902(UGBL)是以侧壁自对准方式(sidewallself-alignment way)连接的导电材料，但通过第八氧化层1902与p型基底202完全隔离。
在步骤152中，如图23所示，通过所述各向异性蚀刻技术移除适量的第八氧化层1902的上部分(例如第八氧化层1902的上部分低于半导体表面208以下20纳米的高度被移除)以在孔洞Hole-1/2内产生第八氧化间隔层，其中所述第八氧化间隔层的高度低于所述n+多晶硅(或钨)插销的高度(例如，所述第八氧化间隔层的高度低于半导体表面208约20纳米)。
在步骤154中，如图24A所示，当利用n+多晶硅插销2202(也就是权利要求11所述的桥接触)为例时，可通过使用n+多晶硅插销2202所提供的硅种子和选择性外延生长(selective epitaxy growth,SEG)技术生长n+多晶硅材料的薄层，如此导致连接到孔洞Hole-1/2的两侧的半导体表面208上的颈型(neck-type)环绕导电n+多晶硅(即n+多晶硅材料的薄层)可分别作为存取晶体管AQ1的第一漏极Drain-1和存取晶体管AQ2的第二漏极Drain-2，以及也可作为在硅表面下位线902(UGBL)(也就是权利要求11所述的互连结构)和存取晶体管AQ1、AQ2之间的导电桥接触(conductive bridge contact)，其中所述颈型环绕导电n+多晶硅也称为n+环(n+Collar)。然后，在步骤156中，如图25A所示，在n+多晶硅插销2202上局部热生长第九氧化层2502(也就是隔离帽)以覆盖半导体表面HSS-1/2(半导体表面208的部分)，但留下所述n+环作为(或接触)存取晶体管AQ1的第一漏极Drain-1和存取晶体管AQ2的第二漏极Drain-2。在硅表面下位线902(UGBL)和第一漏极Drain-1(或第二漏极Drain-2)之间形成所述导电桥接触的上述连接方法是本发明的第六主要技术特征，其中第一漏极Drain-1和第二漏极Drain-2是氧化物(也就是所述隔离帽)覆盖(oxide-capped)的n+漏极。
另外，请参照图24B，图24B是说明本发明的另一实施例所公开的实现垂直连接(桥)以及存取晶体管AQ1的第一漏极Drain-1(或存取晶体管AQ2的第二漏极Drain-2)的另一方式，以及所述垂直连接(桥)以及存取晶体管AQ1的第一漏极Drain-1(或存取晶体管AQ2的第二漏极Drain-2)如何连接至硅表面下位线902(UGBL)的示意图。通过遵循上述步骤以热生长第八氧化层1902并在孔洞Hole-1/2内移除所述下边缘第一氮化间隔层，但接下来的步骤并不是在孔洞Hole-1/2内沉积n+多晶硅2202，而是通过沉积或任何其他方式形成一层厚的钨或其他金属材料以填充孔洞Hole-1/2，然后将钨或其他金属材料回蚀以在孔洞Hole-1/2内留下插销(称为W-2插销)。所述W-2插销通过其在孔洞Hole-1/2的侧壁上的开口连接硅表面下位线902(UGBL)。所述W-2插销的高度比半导体表面208低一个设计好的距离(例如20纳米).通过所述各向异性蚀刻技术移除在孔洞Hole-1/2内未被所述W-2插销覆盖的第八氧化层1902的部分。然后，沉积n+多晶硅层2402以填充孔洞Hole-1/2，然后回蚀n+多晶硅层2402以使n+多晶硅层2402的高度和半导体表面208平齐，如此导致连接到孔洞Hole-1/2的两侧的半导体表面208上的颈型环绕导电n+多晶硅(也称为n+环)可分别作为存取晶体管AQ1的第一漏极Drain-1和存取晶体管AQ2的第二漏极Drain-2，以及也可作为在硅表面下位线902(UGBL)和存取晶体管AQ1、AQ2之间的导电桥接触。然后，如图25B所示，在所述W-2插销上局部热生长第九氧化层2502(也就是所述隔离帽)以覆盖半导体表面HSS-1/2(半导体表面208的部分)，但留下所述n+环作为存取晶体管AQ1的第一漏极Drain-1和存取晶体管AQ2的第二漏极Drain-2。
使用所述W-2插销分别将硅表面下位线902(UGBL)与n型掺杂的漏极或源极(或p型掺杂的漏极或源极)连接的优点是∶(1)相同类型的垂直桥材料(也就是所述W-2插销)可在互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)中用于连接所述互补金属氧化物半导体所包含的n型金属氧化物半导体(n-type metal-oxide-semiconductor,NMOS)的第一导通区(也就是漏极)和所述互补金属氧化物半导体所包含的p型金属氧化物半导体的第二导通区(也就是漏极)；(2)因为使用相同材料，所以所述W-2插销和硅表面下位线902(UGBL)之间的接触(contact)具有低电阻。
在步骤158中，如图26所示，移除第六氧化层1608和所述第五氮化间隔层，然后所述n型掺杂物注入可通过衬垫氧化层204在p型基底202内产生具有n-p结的漏极或源极(也就是存取晶体管AQ1的第一漏极Drain-1和第一源极Source-1，存取晶体管AQ2的第二漏极Drain-2，以及存取晶体管AQ3的第三源极Source-3)。另外，需要快速热退火(rapidthermal annealing,RTA)工艺步骤激活所述n型掺杂剂以消除由于离子注入引起的任何缺陷。另外，可在所述第五氧化间隔层和所述第四氮化间隔层之下形成n型轻掺杂漏极(n-type lightly doped drains,NLDD)。
图27和图28是分别说明所述动态随机存取存储器存储单元阵列的剖面图和上视图的示意图。如图27和图28所示，图27和图28公开了一种通过自对准垂直连接(self-aligned vertical connector)实现用于连接至所述存取晶体管(例如存取晶体管AQ1和存取晶体管AQ2)的漏极(例如第一漏极Drain-1以及第二漏极Drain-2)的硅表面下互连结构(underground interconnection)的原理。另外，第一源极Source-1和第三源极Source-3分别连接至电容2602、2604，其中可以使用常用来制造堆叠电容或沟槽电容的方法来产生电容2602、2604以完成所述动态随机存取存储器存储单元阵列中的动态随机存取存储器单元(1T1C单元)。另外，图28中沿着图20所述的Y2方向的所述动态随机存取存储器存储单元阵列的剖面图可以显示硅表面下位线902(UGBL)的位置。另外，包含在所述动态随机存取存储器存储单元阵列中的其他晶体管可电连接信号线(未绘示于图28，例如所述信号线可为耦接电压源或接地源的电源线)，其中所述信号线分布在半导体表面208之下并与硅表面下位线902(UGBL)分开，以及半导体表面208与硅表面下位线902(UGBL)的上表面之间的距离是不同于半导体表面208与所述信号线的上表面之间的距离。
同样地，根据上述原理，许多其他存储单元或组件结构也可以考虑使用硅表面下位线902(UGBL)和/或自对准连接的栅极结构和字线结构并通过所述硅表面下互连结构将存取晶体管AQ1、AQ2有效地连接到同一芯片上的任何地方，从而实现所需的功能。p型硅基底202中的这种受到良好隔离的互连结构/导线也可以应用在其他类型的晶体管，例如鳍式场效应晶体管(fin field-effect transistor,FinFET)，三栅极(Tri-gate)晶体管和平面晶体管(planar transistor)等。
综上所述，因为本发明在所述硅表面下方引入了所述受到良好隔离的互连结构/导线，所以除了仅在所述半导体表面之上使用所述互连结构之外，所述互连结构/导线还能够在所述硅基底内所述晶体管的底部连接所述晶体管。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (29)

1.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一晶体管，包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道；以及
一互连结构，延伸到所述晶体管之外且耦接于所述晶体管的第一导通区；
其中所述互连结构被设置在所述硅表面下方且通过一隔离区与所述硅基底隔离。
2.如权利要求1所述的半导体装置结构，其特征在于另包含∶
另一晶体管以及一信号线，其中所述信号线电连接至所述另一晶体管，其中所述信号线分布在所述硅表面的下方以及与所述互连结构分开。
3.如权利要求2所述的半导体装置结构，其特征在于∶在所述硅表面和所述互连结构的上表面之间的一距离不同于在所述硅表面和所述信号线的上表面之间的一距离。
4.如权利要求2所述的半导体装置结构，其特征在于另包含∶
另一晶体管以及一电源线，其中所述电源线电连接至所述另一晶体管，其中所述电源线分布在所述硅表面的下方以及与所述互连结构分开。
5.如权利要求4所述的半导体装置结构，其特征在于∶所述电源线耦接于一电压源或一接地源。
6.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一晶体管，包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道；以及
一互连结构，延伸到所述晶体管之外以及耦接于所述晶体管的栅极结构；
其中所述互连结构包含在所述硅表面之上的一上部分，且所述互连结构的上部分的侧壁对齐所述栅极结构的侧壁。
7.如权利要求6所述的半导体装置结构，其特征在于另包含∶
一第一间隔层，覆盖所述栅极结构的第一侧壁且位于所述硅表面上方；以及
一第二间隔层，覆盖所述栅极结构的第二侧壁且位于所述硅表面上方。
8.如权利要求7所述的半导体装置结构，其特征在于∶所述第一间隔层邻接所述互连结构的上部分的侧壁。
9.如权利要求7所述的半导体装置结构，其特征在于另包含∶
一介电层，设置在所述第一间隔层，所述第二间隔层和所述栅极结构下方。
10.如权利要求9所述的半导体装置结构，其特征在于∶所述栅极结构的至少一部分从所述硅表面向下延伸，且所述通道的至少一部分位于所述介电层的底部下方且沿着所述介电层的底部延伸。
11.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一晶体管，包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道；以及
一互连结构，延伸到所述晶体管之外且通过一桥接触电连接至所述晶体管的第一导通区；
其中所述桥接触的一第一侧壁对齐所述第一导通区的一边缘且所述桥接触的一第二侧壁对齐所述互连结构的一边缘。
12.如权利要求11所述的半导体装置结构，其特征在于∶所述桥接触包含一上部分以及一下部分，其中所述桥接触的上部分邻接所述硅基底且所述桥接触的下部分与所述硅基底分隔开来。
13.如权利要求12所述的半导体装置结构，其特征在于另包含∶
一第一隔离层，至少覆盖所述第一侧壁，所述第二侧壁，以及所述桥接触的下部分的底部。
14.如权利要求13所述的半导体装置结构，其特征在于∶所述第一隔离层另覆盖所述桥接触的下部分的一第三侧壁，且一第二隔离层另覆盖所述桥接触的下部分的一第四侧壁，其中所述下部分的第三侧壁平行于所述下部分的第四侧壁，且所述第二隔离层的宽度不同于所述第一隔离层的宽度。
15.如权利要求12所述的半导体装置结构，其特征在于∶所述互连结构设置在所述硅表面之下，且所述桥接触的下部分邻接所述互连结构。
16.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一第一晶体管，包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道；以及
一互连结构，通过一桥接触电连接至所述第一晶体管的第一导通区；
其中所述互连结构位于所述硅表面下方且一隔离帽设置在所述桥接触之上以隔离所述桥接触；
其中所述桥接触包含一上部分以及一下部分，且所述桥接触的下部分的至少一第一侧壁邻接一隔离层，且所述隔离帽的一边缘对齐所述隔离层的一边缘。
17.如权利要求16所述的半导体装置结构，其特征在于另包含∶
一第一间隔层，设置于所述第一晶体管的第一导通区和栅极结构之间，且所述隔离帽与所述第一晶体管的第一导通区接触。
18.如权利要求17所述的半导体装置结构，其特征在于另包含∶
一第二晶体管，相邻于所述第一晶体管，其中所述第二晶体管包含一栅极结构、一第一导通区、以及一第二导通区，以及所述第二晶体管的第一导通区与所述隔离帽接触且通过所述桥接触电连接于所述互连结构。
19.如权利要求18所述的半导体装置结构，其特征在于另包含∶
一第三晶体管，相邻于所述第一晶体管，其中所述第三晶体管包含一栅极结构、一第一导通区、以及一第二导通区，以及所述第三晶体管的第二导通区与所述第一晶体管的第二导通区分隔开来。
20.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一沟槽，其中所述沟槽的至少一部分形成在所述硅表面之下；以及
一第一间隔层且一第二间隔层，其中所述第一间隔层覆盖所述沟槽的第一侧，以及所述第二间隔层覆盖所述沟槽的第二侧；
其中所述第一间隔层的材料不同于所述第二间隔层的材料。
21.如权利要求20所述的半导体装置结构，其特征在于∶所述沟槽的第一侧对称于所述沟槽的第二侧。
22.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一第一互连结构，设置于所述硅表面之下；以及
一第二互连结构，设置于所述硅表面之下；
其中从所述硅表面到所述第一互连结构的深度和从所述硅表面到所述第二互连结构的深度相同，且所述第一互连结构和所述第二互连结构分隔开来。
23.如权利要求22所述的半导体装置结构，其特征在于∶所述第一互连结构的材料和所述第二互连结构的材料相同。
24.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一第一晶体管，包含一栅极结构、一第一导通区、一第二导通区、以及位于所述硅表面之下的一通道；
一桥接触，包含一上部分以及一下部分，其中所述桥接触电连接至所述第一晶体管的第一导通区；以及
一互连结构，位于所述硅表面下方且与所述桥接触的下部分接触。
25.如权利要求24所述的半导体装置结构，其特征在于∶所述第一晶体管是一n型金属氧化物半导体晶体管且所述第一导通区包含一n+掺杂区。
26.如权利要求24所述的半导体装置结构，其特征在于∶所述第一晶体管是一p型金属氧化物半导体晶体管且所述第一导通区包含一p+掺杂区。
27.一种半导体装置结构，其特征在于包含∶
一硅基底，具有一硅表面；
一n型金属氧化物半导体晶体管，包含一栅极结构、一第一导通区、以及位于所述硅表面之下的一第一通道；
一p型金属氧化物半导体晶体管，包含一栅极结构、一第二导通区、以及位于所述硅表面之下的一第二通道；
一桥接触，包含一上部分以及一下部分，其中所述桥接触电连接至所述n型金属氧化物半导体晶体管的第一导通区以及所述p型金属氧化物半导体晶体管的第二导通区；以及
一互连结构，位于所述硅表面下方且与所述桥接触的下部分接触。
28.如权利要求27所述的半导体装置结构，其特征在于∶所述n型金属氧化物半导体晶体管的第一导通区包含一n+掺杂区且所述p型金属氧化物半导体晶体管的第二导通区包含一p+掺杂区。
29.如权利要求27所述的半导体装置结构，其特征在于∶所述桥接触的材料和所述互连结构的材料相同。
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