TW202418952A - 具有在表面下位元線上方的垂直電晶體的半導體裝置結構 - Google Patents

Abstract

半導體裝置結構包含一半導體基板、一主動區、一淺溝槽隔離區和一互連層。該半導體基板具有一原始表面。該主動區位於該半導體基板內，其中該主動區包含一電晶體，該電晶體包含一閘極結構、一第一導電區以及一第二導電區，且該閘極結構具有位於該原始表面下方的一底面。該淺溝槽隔離區圍繞該主動區。該互連層延伸超出該電晶體並在該閘極結構下方的一連接位置電耦接該電晶體。

Description

具有在表面下位元線上方的垂直電晶體的半導體裝置結構

本發明是有關於一種半導體裝置結構，尤指一種包含位於垂直電晶體上方的電容的位元線上電晶體單元(transistor-over-bitline cell, TOB-cell)，其中該垂直電晶體位於表面下位元線(underground bit line)上方以縮小該位元線上電晶體單元的面積。

在現有技術中，最重要的揮發性記憶體(volatile-memory)積體電路之一是使用1T1C記憶單元的動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)。該動態隨機存取記憶體不僅提供了最佳的性價比功能並作為計算和通信應用程式的主記憶體和/或緩衝記憶體，也可作為用以從通過縮小矽晶圓上的最小特徵尺寸(從幾微米到二十奈米(nm)左右)微縮製程技術以維持摩爾定律的最佳驅動力。目前該動態隨機存取記憶體可用的技術節點在10至12奈米以上，但10至12奈米以上的技術節點並無法與目前邏輯技術中可用的最先進技術節點(例如5奈米)相匹配，其中上述無法相匹配的主要問題在於也就是使通過非常激進的設計規則仍然很難進一步微縮該1T1C記憶單元的結構。該非常激進的設計規則是用於微縮該1T1C記憶單元內的存取電晶體(也就是1T)和立體(three-dimensional, 3D)存儲電容(也就是1C)，且該立體存儲電容例如為在該存取電晶體的一部分的上方和隔離區上方的堆疊電容，或例如為位於該存取電晶體下方非常深的溝槽電容。

在此詳細闡述儘管在技術、設計和設備上投入巨額的資金和研發的情況下微縮該1T1C記憶體單元所面臨的眾所周知的困難。以下列舉一些眾所周知困難的例子：(1)該存取電晶體的結構遭受不可避免且更嚴重的漏電流問題，從而降低了該1T1C記憶單元的存儲功能(例如減少該動態隨機存取記憶體的刷新時間)；(2)佈局字元線，位元線和存儲電容的幾何和表面形貌的複雜性以及該字元線、該位元線、該存儲電容和該存取電晶體的閘極，源極和汲極之間的連接在微縮該動態隨機存取記憶體時變得越來越糟；(3)該溝槽電容遭受該溝槽電容的深度與開口尺寸的長寬比過大的問題，且該溝槽電容的製程幾乎停止在14奈米節點製程；(4)該堆疊電容遭受更糟的表面形貌，並且在該存取電晶體的主動區從20度扭轉到50度以上後，幾乎沒有空間可作為該存儲電容的存儲電極與該存取電晶體的源極之間的接觸空間。另外，用於該位元線接觸該存取電晶體的汲極的可允許空間越來越小，但卻又必須艱難地維持自對準特徵；(5)除非能夠發現用於獲得較高存儲電容的電容值的高介電常數(high-k)絕緣體材料，否則該存取電晶體惡化的漏電流問題將要求增加該堆疊電容的電容值並保持持續增加該堆疊電容的高度以得到更大的電容面積；(6)因為在日益要求更高的密度/容量和性能的情況下，並沒有解決上述困難的技術突破，所以對該動態隨機存取記憶體晶片更好的可靠性，品質和彈性的所有日益增長的要求都變得越來越難以滿足等等。

然而現有技術並沒有較好的技術以解決上述困難，所以如何設計該1T1C記憶單元的新結構去解決上述困難已成為該1T1C記憶單元的設計者的一項重要課題。

本發明的一實施例提供一種半導體裝置結構。該半導體裝置結構包含一半導體基板、一主動區、一淺溝槽隔離(shallow trench isolation, STI)區和一互連層。該半導體基板具有一原始表面。該主動區位於該半導體基板內，其中該主動區包含一電晶體，該電晶體包含一閘極結構、一第一導電區以及一第二導電區，且該閘極結構具有位於該原始表面下方的一底面。該淺溝槽隔離區圍繞該主動區。該互連層延伸超出該電晶體並在該閘極結構下方的一連接位置電耦接該電晶體。

在本發明的一實施例中，該互連層設置在該淺溝槽隔離區內且位於該原始表面下方，且該互連層與該半導體基板隔離。

在本發明的一實施例中，該第二導電區包含分別位於該閘極結構兩邊的兩個子區(sub-region)，且該第一導電區低於該第二導電區。

在本發明的一實施例中，該電晶體另包含兩個彼此分開的垂直通道區，且該第一導電區通過該兩個垂直通道區電連接至該第二導電區的兩個子區。

在本發明的一實施例中，該半導體裝置結構另包含一高摻雜半導體區，其中該高摻雜半導體區與該兩個垂直通道區之一相鄰，該高摻雜半導體區從該原始表面向下延伸，以及該高摻雜半導體區的摻雜類型與該第一導電區的摻雜類型不同。

在本發明的一實施例中，該互連層在該連接位置通過一連接接觸耦合至該電晶體的第一導電區，或該互連層在該連接位置直接耦合該第一導電區，其中該連接接觸為一高摻雜半導體插銷(highly doped semiconductor plug)。

在本發明的一實施例中，該半導體裝置結構另包含一電容，其中該電容電連接至該第二導電區，且該互連層是電連接至該第一導電區的一位元線。

在本發明的一實施例中，該半導體裝置結構另包含一字元線，其中該字元線電連接至該閘極結構，且該字元線穿過該第二導電區。

在本發明的一實施例中，該半導體裝置結構另包含一電介質插銷(dielectric plug)，其中該電介質插銷位於該閘極結構和該第一導電區之間。

本發明的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含一半導體基板、一第一主動區、一第二主動區、一淺溝槽隔離區、一電晶體和一互連層。該半導體基板具有一半導體表面。該淺溝槽隔離區位於該第一主動區和該第二主動區之間。該電晶體是在該第一主動區的基礎上形成，且包含一閘極結構、一第一導電區和一第二導電區。該互連層是位於該淺溝槽隔離區之內且電耦合至該電晶體的第一導電區，其中該第一導電區位於該電晶體的閘極結構之下。

在本發明的一實施例中，該互連層的一側面鄰接一連接接觸的側面，且該連接接觸直接連接該電晶體的第一導電區。

在本發明的一實施例中，該互連層沿著該淺溝槽隔離區延伸並且位於該半導體表面下方。

在本發明的一實施例中，該淺溝槽隔離區包含一第一間隔層和一第二間隔層，該第一間隔層與該第一主動區接觸，該第二間隔層與該第二主動區接觸，且該第一間隔層的材料不同於該第二間隔層的材料。

在本發明的一實施例中，該互連層的一側面鄰接該電晶體的第一導電區的側面。

在本發明的一實施例中，該半導體裝置結構另包含一電容，其中該電容電連接至該第二導電區，且該互連層是電連接至該第一導電區的一位元線。

在本發明的一實施例中，該半導體裝置結構另包含一字元線，其中該字元線電連接至該閘極結構，該第二導電區包含位於該閘極結構兩側的兩個子區，並且該字元線穿過該第二導電區的兩個子區。

本發明的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含一半導體基板、一主動區、一淺溝槽隔離區、一電晶體和一互連層。該半導體基板具有一半導體表面。該該淺溝槽隔離區圍繞該主動區。該電晶體是位於該主動區之內，其中該電晶體包含一閘極結構、一第一導電區和一第二導電區。該互連層是位於該淺溝槽隔離區之內且電耦接該電晶體的第一導電區，其中該第二導電區位於該第一導電區上方且包含分別位於該閘極結構兩邊的兩個子區。

在本發明的一實施例中，該電晶體另包含兩個彼此分離的垂直通道區，且該第一導電區通過該兩個垂直通道區電連接至該第二導電區的兩個子區。

在本發明的一實施例中，該半導體裝置結構另包含一電容，其中該電容電連接至該電晶體的第二導電區的兩個子區中的每一個子區。

在本發明的一實施例中，該電容包含分別連接到該第二導電區的兩個子區的兩個電極柱。

本發明的另一實施例提供一種半導體裝置結構。該半導體裝置結構包含一半導體本體基板、一主動區、一淺溝槽隔離區和一互連層。該半導體原始基板具有一原始表面。該主動區是位於該半導體本體基板內，其中該主動區包含複數個電晶體，每一電晶體包含一閘極結構、一第一導電區以及一第二導電區，該閘極結構具有位於該原始表面下方的一底面，且該第一導電區電耦接該半導體本體基板。該淺溝槽隔離區圍繞該主動區。該互連層延伸超出該複數個電晶體中的至少一電晶體並在該至少一電晶體的閘極結構下方的一連接位置電耦接該至少一電晶體。

在本發明的一實施例中，該互連層是一位元線，以及該位元線延伸超出該複數個電晶體並分別在每一電晶體的閘極結構下方的連接位置處電耦合到該複數個電晶體中的每一電晶體。

在本發明的一實施例中，該互連層設置在該淺溝槽隔離區內且位於該原始表面下方並且與該半導體本體基板隔離，以及該至少一電晶體的第一導電區直接或間接連接到該互連層的側壁。

在本發明的一實施例中，該至少一個電晶體另包含兩個彼此分開的垂直通道區，且該至少一個電晶體的第一導電區通過該兩個垂直通道區電連接到該至少一個電晶體的第二導電區的兩個子區。

在本發明的一實施例中，該半導體裝置結構，另包含一高摻雜半導體區，其中該高摻雜半導體區與該兩個垂直通道區之一相鄰，該高摻雜半導體區從該原始表面向下延伸，以及該高摻雜半導體區的摻雜類型不同來自該第一導電區的摻雜類型。

本發明通過使用一種獨特的將動態隨機存取記憶體(dynamic random access memory, DRAM)單元結構中的一電晶體(1T)和一電容(1C)堆疊在非常緊湊的平面中的三維構造製造方法以提供非常緊湊的1T1C動態隨機存取記憶體單元的結構。本發明的一個主要發明特徵為存取電晶體(也就是1T)位於表面下位元線(underground bit line, UGBL)結構之上，所以新的動態隨機存取記憶體單元結構被命名為位元線上電晶體單元(transistor-over-bitline cell, TOB-cell)。另外，本發明的另一個主要發明特徵是該動態隨機存取記憶體單元結構的製造方法僅依賴少數需要先進光刻技術和曝光工具的處理步驟，但最關鍵的處理步驟依賴利用新穎的自對準和/或自構造處理方法以使該位元線上電晶體單元具有高度微縮的能力，例如該位元線上電晶體單元可以縮小到4.5 x 2.5 F(或5 x 2.5 F)的單元面積，其中最小特徵尺寸F已向下發展到~6奈米的範圍。

為了關注該位元線上電晶體單元的發明及其主要發明特徵，以下製造方法僅集中於具體建造1T1C單元(也就是該位元線上電晶體單元)，而沒有詳細說明整個動態隨機存取記憶體單元晶片的形成，而整個動態隨機存取記憶體單元晶片的形成應該包括其他附加製程來形成整個動態隨機存取記憶體單元晶片的外圍電路。

接下來請參考圖1A、圖1B、圖1C、圖1D、圖1E、圖1F、圖1H，其中圖1A是本發明的一實施例所公開的一種位元線上電晶體單元(TOB-cell)陣列的製造方法的流程圖。

步驟10：     開始；

步驟15：    在一基板(例如，一p型矽基板)的基礎上，定義該位元線上電晶體單元陣列的主動區並形成淺溝槽隔離(shallow trench isolation, STI)；

步驟20：     沿著該主動區的側壁，形成非對稱的間隔層；

步驟25：     在該非對稱的間隔層之間和原始矽表面(original silicon surface(OSS))之下，形成表面下導線(例如位元線)；

步驟30：     形成該位元線上電晶體單元陣列的存取電晶體的汲極區以及表面下位元線和該位元線上電晶體單元陣列的存取電晶體的汲極區之間的連接；

步驟35：    形成字元線和該位元線上電晶體單元陣列的存取電晶體的閘極；

步驟40：     形成該位元線上電晶體單元陣列的存取電晶體的源極區；

步驟45：     形成在該存取電晶體之上的電容塔；

步驟50：    結束。

請參照圖1B和圖2，步驟15包含：

步驟102：   在該基板的平面表面208之上，熱生成一襯墊氧化層204，以及在襯墊氧化層204之上沉積一襯墊氮化層206(圖2)；

步驟104：   定義該位元線上電晶體單元陣列的主動區，且移除對應該主動區之外的平面表面208的基板材料(例如矽材料)以產生溝槽210(圖2)；

步驟106：   在溝槽210內沉積且回蝕氧化層214以在平面表面208下方形成該淺溝槽隔離(STI)。

請參照圖1C、圖3、圖4、圖5，步驟20包含：

步驟108：   沉積和回蝕一氮化層-1以形成一氮化間隔層-1(圖3)；

步驟110：   在溝槽210內沉積旋塗電介質(spin-on dielectrics, SOD)304且通過化學機械研磨(chemical mechanical polishing, CMP)技術平坦化(圖3)；

步驟112：   在旋塗電介質304和襯墊氮化層206上方沉積光阻層306(圖3)；

步驟114：   蝕刻掉沒有被光阻層306覆蓋的上邊緣氮化間隔層-1和旋塗電介質304(圖4)；

步驟116：   剝離光阻層306和旋塗電介質304，且生成(例如熱生成)氧化層-1 502(圖5)。

請參照圖1D、圖6、圖7、圖8、圖9，步驟25包含：

步驟118：   沉積金屬層602在溝槽210中且通過該化學機械研磨技術平坦化(圖6)；

步驟120：   沉積並圖案化光阻層702(圖7)；

步驟122：   蝕刻對應該主動區的末端的金屬層602以形成多條導線(圖7)；

步驟124：   移除光阻層702且回蝕金屬層602(該多條導線)以形成表面下位元線(underground bit line, UGBL)902或表面下導線(underground conductive line)(圖8)；

步驟126：   在溝槽210中沉積氧化層-2 1002且通過該化學機械研磨技術平坦化(圖9)。

請參照圖1E、圖10、圖11、圖12、圖13、圖14、圖15，步驟30包含：

步驟128：   沉積氧化層-3 1102，氮化層-2 1104，以及圖案化的光阻層1106，然後蝕刻掉氧化層-3 1102和氮化層-2 1104的不必要部份(圖10)；

步驟130：   移除圖案化的光阻層1106，襯墊氮化層206，以及襯墊氧化層204，以及露出平面表面208(圖11)；

步驟132：   挖掘曝露的平面表面208以形成凹槽1202(圖12)；

步驟134：   沿著凹槽1202的邊緣先形成氧化間隔層-1 1204，然後再形成氮化間隔層-1 1206(圖12)；

步驟136：   以筆直垂直形狀向下移除凹槽1202中露出的矽以形成溝槽孔1302(圖13)；

步驟138：   沿著溝槽孔1302的邊緣先形成氧化間隔層-2 1304，然後再形成氮化間隔層-2 1306(圖13)；

步驟140：   移除溝槽孔1302中露出的矽並熱生成熱氧化物1402(圖14)；

步驟142：   移除該表面下位元線的側壁上的下邊緣氮化間隔層-1以露出該表面下位元線的側壁，並在該溝槽中沉積原位摻雜(in-situ doped)n+多晶矽1404以連接該表面下位元線露出的側壁(圖14)；

步驟144：   移除原位摻雜n+多晶矽1404和熱氧化物1402(圖15)；

步驟146：   使用選擇性外延生長(selective epitaxy growth, SEG)技術來生長(N+)汲極區1502(圖15)；

步驟148：   在該溝槽區熱生成氧化物插銷1504(圖15)；

請參照圖1F和圖16，步驟35包含：

步驟150：   移除氧化間隔層-2 1304(圖16)；

步驟152：   熱生成熱氧化物1602(圖16)；

步驟154：   沉積氮化鈦層1604和鎢層1606，然後回蝕氮化鈦層1604和鎢層1606(圖16)；

請參照圖1G、圖17、圖18、圖19、圖20，步驟40包含：

步驟156：   沉積氮化層1702，然後沉積並蝕刻氧化層1704(圖17)；

步驟158：   蝕刻氮化層1702和氧化層1704的部分以曝露出靠近OSS且位於OSS下方的矽側壁1801，以及使用該選擇性外延生長(selective epitaxy growth, SEG)技術通過曝露的矽側壁1801生長n型輕摻雜汲極(lightly doped drain, LDD)1802(圖18)；

步驟160：   沉積氧化層1902，並利用該化學機械研磨技術以使氧化層1902的平坦表面和氮化層-2 1104的表面平齊(圖19，也請參照圖18)；

步驟162：   使用快速熱退火(rapid thermal anneal, RTA)為前述生長的源極區和汲極區創建外擴散區(圖19)；

步驟164：   蝕刻掉氧化層-3 1102、氮化層-2 1104、襯墊氮化層206和襯墊氧化層204以在氧化層1902旁形成凹槽1904並露出OSS(圖19，也請參照圖18)；

步驟166：   形成氧化間隔層-3 2002和氮化間隔層-3 2004(圖20)；

步驟168：   在氧化間隔層-3 2002和氮化間隔層-3 2004的基礎上，各向異性蝕刻露出的矽以形成深溝槽2006(圖20)；

請參照圖1H、圖21、圖22，步驟45包含：

步驟170：   生長薄的原位摻雜(in-situ doped)p型矽層2102(圖21)；

步驟172：   生長熱氧化物2104以完全填滿溝槽(圖21)；

步驟174、   移除氧化間隔層-3 2002、氮化間隔層-3 2004、氧化間隔層-1 1204和氮化間隔層-1 1206，然後使用該選擇性外延生長技術來生長垂直層2202(圖22)；

步驟176：   在垂直層2202上方形成高介電常數(high-k)介電層2204作為儲存節點絕緣體，然後形成導電層(例如，Si _xGe _1-x)2206作為電容的共同電極(圖22)。

上述製造方法的詳細說明如下。上述製造方法是從p型矽晶圓(也就是p型基板202)開始，其中在本發明的另一實施例中，本發明可從互補式金氧半導體(complementary metal oxide semiconductor, CMOS)製程的三井結構中的p型井開始，從而使得基板可偏壓在一負電壓。

在步驟102中，如圖2(a)所示，在平面表面208上方熱生成襯墊氧化層204，然後在襯墊氧化層204上方沉積襯墊氮化層206，其中如果該基板為矽基板，則平面表面208也稱為水平矽表面(horizontal silicon surface, HSS)或原始矽表面(original silicon surface, OSS)，之後的附圖說明是以平面表面208或OSS為例。

在步驟104中，可通過光刻技術(photolithographic technique)定義該位元線上電晶體單元陣列的主動區，其中圖2(a)所示，因為將襯墊氮化層206作為光罩，所以該位元線上電晶體單元陣列的主動區對應襯墊氧化層204和襯墊氮化層206，且在襯墊氮化層206之外的平面表面208將據以曝露。因為在襯墊氮化層206之外的平面表面208被曝露，所以對應襯墊氮化層206之外的平面表面208的矽材料可被各向異性蝕刻技術(anisotropic etching technique)移除以製造出溝槽(或凹槽)210，其中例如溝槽210可在平面表面208之下達到300~350奈米深。

在步驟106中，沉積氧化層214以填滿溝槽210，然後回蝕氧化層214以在溝槽210內形成在平面表面208下方的該淺溝槽隔離。另外，圖2(b)是對應圖2(a)的上視圖，其中圖2(a)是沿著如圖2(b)所示的X方向的切割線的剖面圖。

在步驟108中，如圖3(a)所示，沉積該氮化層-1和利用該各向異性蝕刻技術回蝕該氮化層-1以沿著溝槽210的兩邊緣(也就是上邊緣和下邊緣)形成該氮化間隔層-1。在本發明的另一實施例中，該氮化間隔層-1可用氧碳氮化矽(SiOCN)取代作為一側的間隔層。

在步驟110中，如圖3(a)所示，在溝槽210內的該淺溝槽隔離上方沉積旋塗電介質304以填充溝槽210。然後通過該化學機械研磨技術平坦化旋塗電介質304以使旋塗電介質304的頂部和襯墊氮化層206的頂部平齊。

在步驟112中，如圖3(a)所示，通過光阻層306保護沿著溝槽210的下邊緣的該氮化間隔層-1的下邊緣氮化間隔層-1，但是沿著溝槽210的上邊緣的該氮化間隔層-1的上邊緣氮化間隔層-1則不被光阻層306保護。也就是說在旋塗電介質304和襯墊氮化層206上方沉積光阻層306後，因為在該上邊緣氮化間隔層-1上的光阻層306被移除但該下邊緣氮化間隔層-1上的光阻層306被保留，所以之後該下邊緣氮化間隔層-1可被保留但該上邊緣氮化間隔層-1會被移除。另外，圖3(b)是對應圖3(a)的上視圖，其中圖3(a)是沿著如圖3(b)所示的Y方向的切割線的剖面圖。在步驟114中，如圖4所示，可通過各向同性蝕刻技術(isotropic etching technique)蝕刻掉沒有被光阻層306覆蓋的該上邊緣氮化間隔層-1和旋塗電介質304。

在步驟116中，如圖5所示，剝離光阻層306和旋塗電介質304，其中旋塗電介質304具有遠高於熱生成氧化層和沉積氧化層的蝕刻速率。然後熱生成氧化層-1 502以形成氧化間隔層-1，其中該氧化間隔層-1覆蓋溝槽210的上邊緣，且氧化層-1 502不會長超過襯墊氮化層206。如圖5所示，步驟116導致非對稱的間隔層(也就是該下邊緣氮化間隔層-1和該氧化間隔層-1)分別形成在溝槽210的兩對稱邊緣(也就是溝槽210的上邊緣和下邊緣)。例如，該氧化間隔層-1的厚度約為1奈米以及該下邊緣氮化間隔層-1的厚度約為1~1.5奈米。上述非對稱的間隔層(如圖5所示)的結構和上述相關的步驟是本發明的一主要技術特徵，其稱為在溝槽(或凹槽)的兩對稱邊緣上的非對稱的間隔層(asymmetric spacers on two symmetrical edges of a trench or a concave, ASoSE)。

在步驟118中，如圖6所示，沉積金屬層602(或需要承受後續製程條件的導電材料(例如摻雜多晶矽))以填滿溝槽210且通過該化學機械研磨技術平坦化以使金屬層602的頂部和襯墊氮化層206的頂部平齊(如圖6所示)。另外，在本發明的一實施例中，金屬層602可以是薄氮化鈦層加上鎢。另外，圖4、圖5、圖6是沿著如圖3(b)所示的Y方向的切割線的剖面圖。

在步驟120中，如圖7所示，沉積光阻層702以覆蓋該下邊緣氮化間隔層-1和該氧化間隔層-1，但曝露該下邊緣氮化間隔層-1和該氧化間隔層-1對應該主動區的末端的兩邊緣。接著在步驟122中，如圖7所示，蝕刻對應該主動區的末端的金屬層602以分隔該多條導線(也就是金屬層602)。

在步驟124中，如圖8(a)所示，在移除光阻層702之後，回蝕溝槽210內的金屬層602至合理厚度以形成表面下位元線(或表面下導線)902，其中表面下位元線902的頂部是遠低於平面表面208(例如，表面下位元線902的厚度約為40奈米)。另外，如圖8(a)所示，表面下位元線902位於該淺溝槽隔離的頂部之上以及表面下位元線902的兩側壁分別受限於該非對稱間隔層(也就是該下邊緣氮化間隔層-1和該氧化間隔層-1)。另外，圖8(a)是沿著如圖8(b)所示的Y方向的切割線的剖面圖。

在步驟126中，如圖9(沿著如圖8(b)所示的Y方向的切割線的剖面圖)所示，氧化層-2 1002(也稱為CVD-STI-oxide2)需要有足夠的厚度以填充表面下位元線902上方的溝槽210，然後通過該化學機械研磨技術拋光氧化層-2 1002以保留氧化層-2 1002的部分，其中氧化層-2 1002被保留的部分的頂部和襯墊氮化層206的頂部平齊，以及覆蓋該下邊緣氮化間隔層-1和該氧化間隔層-1。如圖9所示，步驟126可使表面下位元線902(也就是互連導線)嵌入至溝槽210內所有絕緣體(也就是一隔離區)中且受限於該所有絕緣體(之後表面下位元線902將連接至該位元線上電晶體單元陣列的存取電晶體的汲極)，其中如圖9所示的結構稱為絕緣體包圍的表面下位元線，且表面下位元線902(UGBL)是本發明的另一主要技術特徵。

在步驟128中，如圖10(a)所示，首先沉積氧化層-3 1102，氮化層-2 1104，以及圖案化的光阻層1106。然後利用蝕刻技術移除氧化層-3 1102和氮化層-2 1104中的不必要部份。另外，可通過氧化層-3 1102和氮化層-2 1104所組成的複合層定義電晶體/字元線圖案(transistor/word line pattern)，其中氧化層-3 1102和氮化層-2 1104所組成的複合層是由垂直於該主動區方向的方向上的複數個條狀的氧化層-3 1102和氮化層-2 1104所組成，以及例如，如果該位元線上電晶體單元設計在最小特徵尺寸F約為6nm的條件下，則單一個電晶體/字元線圖案的寬度可為1.5~2F。因此，如圖10(a)和圖10(b)所示，用於定義該存取電晶體和該字元線的縱向(該Y方向)條紋(由氧化層-3 1102和氮化層-2 1104組成)，以及用於定義該主動區的交叉點方形(cross-point square)將被形成，其中該主動區是位於兩縱向條紋之間的交叉點方形，以及圖10(a)是沿著如圖10(b)所示的X方向的切割線的剖面圖。

如圖10(b)所示，圖10(b)所示的上視圖顯示了位於襯墊氮化層206和襯墊氧化層204上方的具有氧化層-3 1102和氮化層-2 1104所組成的縱向條紋的織物狀棋盤圖案(fabric-like checkerboard pattern)，以及也顯示了在水平方向(也就是如圖10(b)所示的X方向)上的該主動區和該淺溝槽隔離。如圖11(b)所示，該主動區允許該存取電晶體通過一種自對準技術(self-alignment technique)形成。這種用於在一個製程步驟中製造該存取電晶體的閘極結構和該字元線的自對準結構的織物狀棋盤圖案是本發明的另一主要技術特徵。

在步驟130中，如圖11(a)所示，保留光阻層1106以蝕刻掉襯墊氮化層206，但保留襯墊氧化層204，以及如圖11(b)所示，通過蝕刻技術(例如反應式離子蝕刻(reactive ion etching process, RIE)製程移除光阻層1106和襯墊氧化層204。因此，平面表面208(也就是OSS)曝露在如圖11(b)所示的交叉點方形區(cross-point square area)，其中該交叉點方形區對應該主動區(位於圖10(a)和圖10(b)所示的交叉點方形)。另外，圖11(a)和圖11(b)是沿著圖10(b)如所示的X方向的切割線的剖面圖。

在步驟132中，如圖12(a)所示，通過該各向異性蝕刻技術(anisotropic etching technique)挖掘該交叉點方形區所露出的OSS(也就是曝露的平面表面208)以形成凹槽1202，其中凹槽1202隨後成為包含存取電晶體的閘極結構的區，並且可以向下延伸至OSS原始矽表面下方的一定距離(例如在OSS下方約6~8 nm深度)。另外，利用該各向異性蝕刻技術挖掘該淺溝槽隔離(例如約5nm深度)以形成管道狀凹槽(沿圖8(b)所示的Y方向)以用於後續局部區的字元線互連，其中該管道狀凹槽的深度(例如約5nm)比凹槽1202的深度(例如約6nm)還要淺。圖12(a)是沿著圖12(a)所示的X方向的剖面圖。

在步驟134中，如圖12(a)所示，沿著凹槽1202的邊緣先形成氧化間隔層-1 1204，然後再形成氮化間隔層-1 1206。這裡舉個例子，氧化間隔層-1 1204的寬度和氮化間隔層- 1 1206的寬度總和可約為2.5nm，其中因為氧化間隔層-1 1204和氮化間隔層-1 1206下方的矽將被用作稍後形成的該存取電晶體的通道區，所以氧化間隔層-1 1204的寬度和氮化間隔層- 1 1206的寬度總和是至關重要的。

在步驟136中，如圖13(a)所示，以氮化間隔層- 1 1206為光罩，使用該各向異性刻蝕技術以筆直垂直的形狀將凹槽1202中露出的矽移除以形成溝槽孔1302(例如溝槽孔1302的深度約為70nm)。另外，使用該各向異性蝕刻技術挖掘該淺溝槽隔離(例如約50nm深)以形成管道狀凹槽(沿著圖8(b)所示的Y方向)以用於後續局部區的字元線互連。

在步驟138中，如圖13(a)所示，沿著溝槽孔1302的邊緣先形成氧化間隔層-2 1304，然後再形成氮化間隔層-2 1306。這裡舉個例子，氧化間隔層-2 1304的寬度和氮化物間隔物2 1306的寬度的總和可約為1.5nm。另外，圖13(a)是沿著圖13(a)所示的X方向的剖面圖。

在步驟140中，如圖14(a)所示，以氮化間隔層-2 1306為光罩，使用該各向異性刻蝕技術進一步移除溝槽孔1302中露出的矽以形成一溝槽區，其中例如該溝槽區的深度約為50nm。然後熱生成圍繞該溝槽區的側壁和底部的熱氧化物1402。在本發明的一實施例中，如圖14(a)所示，該主動區中的溝槽區和位於圍繞該主動區的淺溝槽隔離區內的表面下位元線(UGBL)相鄰。

在步驟142中，如圖14(a)所示，移除該表面下位元線(參見圖9)的側壁上的下邊緣氮化間隔層-1以露出該表面下位元線的側壁，此時氮化間隔層-2 1306也被移除。然後，如圖14(a)所示，沉積原位摻雜n+多晶矽1404以填滿該溝槽區。在本發明的一實施例中，原位摻雜n+多晶矽1404將連接該表面下位元線的露出側壁。另外，圖14(a)是沿著圖14(b)所示的X方向的剖面圖。

在步驟144中，如圖15(a)所示，利用該各向同性蝕刻技術移除原位摻雜n+多晶矽1404和熱氧化物1402以用於後續形成該存取電晶體的汲極區。在步驟144中，因為間隔層(例如氧化間隔層-1 1204、氮化間隔層- 1 1206或氧化間隔層-2 1304)的保護，所以連接到該表面下位元線露出的側壁的原位摻雜n+多晶矽1404的部分將被保留並扮演一表面下位元線連接器(underground bitline connector, UBC)的角色。

在步驟146中，如圖15(a)所示，使用該選擇性外延生長技術來生長一n+原位摻雜多晶矽的薄層(例如約10nm)以在該表面下位元線連接器(UBC)的上方形成(N+)汲極區1502，其中因為該表面下位元線連接器也採用原位摻雜n+多晶矽，所以保證了(N+)汲極區1502與該表面下位元線連接器可良好地連接。

在本發明的另一實施例中，在步驟142中，如圖14(a)所示，先移除該表面下位元線(參見圖9)的側壁上的該下邊緣氮化間隔層-1以露出該表面下位元線的側壁。然後無需沉積原位摻雜n+多晶矽1404來填充該溝槽區，而是僅利用蝕刻技術去除熱氧化物1402以露出矽的側壁和底面，其中露出的矽的側壁和底面可作為該選擇性外延生長(SEG)技術的基底。此後，使用該選擇性外延生長技術來生長一n+原位摻雜多晶矽的薄層(例如約10nm)以形成(N+)汲極區1502，然後(N+)汲極區1502可直接連接該表面下位元線的露出的側壁。由於(N+)汲極區1502自動連接至該表面下位元線的側壁，所以無需在(N+)汲極區1502和該表面下位元線之間形成另一個連接插銷。

在步驟148中，如圖15(a)所示，然後在該溝槽區中熱生成氧化物插銷1504。另外，圖15(a)是沿著圖15(b)所示的X方向的剖面圖。

接下來是描述如何形成局部字元線和該存取電晶體的閘極結構。在步驟150中，如圖16(a)所示，然後去除氧化間隔層-2 1304以使用於該存取電晶體的通道區的矽區曝露出來。

在步驟152中，如圖16(a)所示，在露出的矽區上熱生成熱氧化物1602，其中熱氧化物1602可作為該存取電晶體的介電層，且該存取電晶體的介電層也可以是任何其他高介電常數(high-K)的複合閘極絕緣體。

在步驟154中，如圖16(a)所示，然後先沉積氮化鈦層1604，之後再沉積鎢層1606以形成自動連接的該閘極結構和該局部字元線。然後回蝕氮化鈦層1604和鎢層1606直到氮化鈦層1604/鎢層1606的頂面低於OSS(例如低於OSS約5nm)。另外，圖16(a)是沿圖16(b)所示的X方向的剖面圖。

在步驟156中，如圖17(a)所示，沉積氮化層1702(其中氮化層1702是用於保護氮化鈦層1604/鎢層1606不因被任何氧化物材料接觸而劣化)，之後沉積氧化層1704。然後，使用蝕刻方法去除氧化層1704的部分以保留該閘極結構和該局部字元線上方具有覆蓋層的複合結構，其中該覆蓋層是由氧化層1704和氮化層1702組成。另外，圖17(a)是沿著圖17(a)所示的X方向的剖面圖。

在步驟158中，如圖18(a)所示，然後蝕刻氮化層1702和氧化層1704的部分以露出靠近OSS並位於OSS下方的矽側壁1801。然後，使用該選擇性外延生長(SEG)技術通過露出的矽側壁1801生長具有單晶矽的n型輕摻雜汲極(lightly doped drain, LDD)1802。另外，圖18(a)是沿著圖18(b)所示的X方向的剖面圖。

在步驟160中，如圖19(a)所示，首先沉積氧化層1902填充閘極結構上方的溝槽，然後利用該化學機械研磨技術使氧化層1902的平坦表面和氮化層-2 1104的表面平齊。

在步驟162中，如圖19(a)所示，然後使用快速熱退火來建立用於n型輕摻雜汲極1802和(N+)汲極區1502的外擴散區。在本發明的一實施例中，n型輕摻雜汲極1802的外擴散區將實質上與氮化鈦層1604或鎢層1606的頂面對齊，以及(N+)汲極區1502的外擴散區將實質上與氮化鈦層1604或鎢層1606的底面對齊。

在步驟164中，如圖19(a)所示，進一步蝕刻掉氧化層1902之間的氧化層-3 1102、氮化層-2 1102、襯墊氮化層206和襯墊氧化層204以形成凹槽1904並露出OSS。另外，圖19(a)是沿著圖19(b)所示的X方向的剖面圖。

在步驟166中，如圖20(a)所示，然後在凹槽1904的側壁上形成氧化間隔層-3 2002和氮化間隔層-3 2004，其中氧化間隔層-3 2002和氮化間隔層-3 2004的厚度必須足夠厚以覆蓋n型輕摻雜汲極1802和(N+)汲極區1502的外擴散區。

在步驟168中，如圖20(a)所示，在氧化間隔層-3 2002和氮化間隔層-3 2004的基礎上，各向異性蝕刻凹槽1904內露出的矽以形成深溝槽2006。另外，圖20(a)是沿著圖20(b)所示的X方向的剖面圖。

在步驟170中，如圖21所示，然後利用該選擇性外延生長技術生長原位摻雜p型矽層2102(其中例如原位摻雜p型矽層2102可以是原位重摻雜p型單晶矽層)，其中原位摻雜p型矽層2102的摻雜類型與該汲極區/源極區的摻雜類型不同。步驟170的目的是形成到該存取電晶體的p型本體(p-type body)的額外p型連接(p-type connection)，其允許負基板電壓(例如-0.3V左右)向該存取電晶體的p型基板202提供偏壓(這種做法已被該位元線上電晶體單元(transistor-over-bitline cell, TOB-cell)充分採用以避免該存取電晶體的p-n接面(p-n junction)上出現任何雜訊，其中該p-n接面上出現的雜訊會導致該存儲電容所儲存的電荷被額外洩漏)。

在步驟172中，如圖21所示，生長熱氧化物2104(其中熱氧化物2104不僅將原位摻雜p型矽層2102定義的溝槽完全填滿且還有一些額外的溢流)，並使用該各向同性蝕刻技術移除溢出的熱氧化物2104，使得殘餘熱氧化物2104的頂面和OSS平齊。然後移除氧化間隔層-3 2002、氮化間隔層-3 2004、氧化間隔層-1 1204和氮化間隔層-1 1206以使用於該存取晶體管的源極區而保留的OSS全部曝露出來。

在步驟174中，如圖22所示，然後使用該選擇性外延生長技術在露出的OSS上(也就是在該存取晶體管的源極區上)生長垂直層2202，其中垂直層2202具有原位摻雜n+(例如磷)的選擇性外延材料(selective epi material)。這裡的關鍵技術特徵是在該存取晶體管的源極區上方(也在原位摻雜p型矽層2102上方)的這些外延生長柱(也就是垂直層2202)可以充當該存儲電容的儲存節點/電極。另外，這些外延生長柱是自建的垂直結構，就像為了該存儲電容長了兩條腿一樣。

在步驟176中，如圖22所示，然後可以在垂直層2202上方形成一層薄的高介電常數介電層2204作為儲存節點絕緣體。然後形成導電層2206(例如具有硼摻雜劑的Si _xGe _1-x)作為電容的共同電極。另外，圖21和圖22是沿圖20(b)所示的X方向的剖面圖。

綜上所述，本發明揭露了位元線上電晶體單元(也稱為位元線上電晶體動態隨機存取記憶體單元)。該位元線上電晶體單元包含該存取電晶體和位於該存取電晶體上方的電容，其中該存取電晶體位於該表面下位元線之上。該存取電晶體是具有兩個獨立垂直通道的垂直電晶體，其中該兩個獨立垂直通道是用於增強電流連接。該存取電晶體的(N+)汲極區是直接或間接地自動連接到該表面下位元線的側壁，該存儲電容的儲存節點(也就是說該外延生長柱或該垂直層)是自建在該存取電晶體的源極區之上，且該源極區包含兩個獨立的子區。因此，解決了在其幾何和拓撲結構上佈置該字元線、該位元線和該存儲電容以及與該存取電晶體的閘極、源極區和汲極區的連接的複雜性，並且該位元線上電晶體單元可以縮小到4.5x2.5 F(或5x2.5 F)，其中最小特徵尺寸F可擴展到約6nm的範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

202:基板 204:襯墊氧化層 206:襯墊氮化層 208、OSS:平面表面 210:溝槽 214、1704、1902:氧化層 304:旋塗電介質 306、702、1106:光阻層 502:氧化層-1 602:金屬層 902、UGBL:表面下位元線 1002、CVD-STI-Oxide2:氧化層-2 1102:氧化層-3 1104:氮化層-2 1202、1904:凹槽 1204:氧化間隔層-1 1206:氮化間隔層-1 1302:溝槽孔 1304:氧化間隔層-2 1306:氮化間隔層-2 1402、1602、2104:熱氧化物 1404:原位摻雜n+多晶矽 1502:(N+)汲極區 1504:氧化物插銷 1604:氮化鈦層 1606:鎢層 1702:氮化層 1801:矽側壁 1802:n型輕摻雜汲極 2002:氧化間隔層-3 2004:氮化間隔層-3 2102:原位摻雜p型矽層 2202:垂直層 2204:高介電常數介電層 2206:導電層 STI:淺溝槽隔離 10-50、102-176:步驟

圖1A是本發明的一實施例所公開的一種位元線上電晶體單元(1T1C cell)陣列的製造方法的流程圖。 圖1B、圖1C、圖1D、圖1E、圖1F、圖1G、圖1H是說明圖1A的示意圖。 圖2是說明沉積襯墊氮化層和襯墊氧化層以及形成淺溝槽隔離後的上視圖和沿著該X方向的剖面圖的示意圖。 圖3是說明沉積和回蝕氮化層-1以形成氮化間隔層-1，以及沉積旋塗電介質層和光阻層的示意圖。 圖4是說明蝕刻掉沒有被光阻層覆蓋的上邊緣氮化間隔層-1和旋塗電介質的示意圖。 圖5是說明剝離光阻層和旋塗電介質，且生成氧化層-1的示意圖。 圖6是說明沉積金屬層在溝槽中且通過該化學機械研磨技術平坦化的示意圖。 圖7是說明沉積光阻層以及蝕刻對應該主動區的末端的金屬層的示意圖。 圖8是說明移除光阻層且回蝕金屬層以形成表面下位元線的示意圖。 圖9是說明在溝槽中沉積氧化層-2的示意圖。 圖10是說明沉積氧化層-3、氮化層-2以及光阻層，然後移除氧化層-3、氮化層-2以及光阻層的不必要部份的示意圖。 圖11是說明移除光阻層、襯墊氮化層以及襯墊氧化層以露出平面表面的示意圖。 圖12是說明形成凹槽以及形成氧化間隔層-1和氮化間隔層-1的示意圖。 圖13是說明移除凹槽中露出的矽以形成溝槽孔以及氧化間隔層-2和氮化間隔層-2的示意圖。 圖14是說明移除溝槽孔中露出的矽並熱生成熱氧化物，露出該表面下位元線的側壁，以及沉積原位摻雜n+多晶矽的示意圖。 圖15是說明移除原位摻雜n+多晶矽和熱氧化物，生長(N+)汲極區，以及在該溝槽區熱生成氧化物插銷的示意圖。 圖16是說明移除氧化間隔層-2，熱生成熱氧化物，以及沉積、平坦化和回蝕氮化鈦層和鎢層的示意圖。 圖17是說明沉積氮化層，然後沉積並蝕刻氧化層的示意圖。 圖18是說明蝕刻氮化層和氧化層的部分，以及生長n型輕摻雜汲極的示意圖。 圖19是說明沉積氧化層，創建外擴散區，以及蝕刻掉氧化層-3、氮化層-2、襯墊氮化層和襯墊氧化層以形成凹槽的示意圖。 圖20是說明形成氧化間隔層-3和氮化間隔層-3，以及各向異性蝕刻露出的矽以形成深溝槽的示意圖。 圖21是說明生長原位摻雜p型矽層以及   生長熱氧化物以完全填充溝槽的示意圖。 圖22是說明生長垂直層，在垂直層上方形成高介電常數介電層作為儲存節點絕緣體，以及形成導電層(Si _xGe _1-x)作為電容的共同電極的示意圖。

202:基板

502:氧化層-1

1502:(N+)汲極區

1504:氧化物插銷

1602、2104:熱氧化物

1604:氮化鈦層

1606:鎢層

1802:n型輕摻雜汲極

1902:氧化層

2102:原位摻雜p型矽層

2202:垂直層

2204:高介電常數介電層

2206:導電層

CVD-STI-Oxide2:氧化層-2

STI:淺溝槽隔離

UGBL:表面下位元線

Claims (25)

1. 一種半導體裝置結構，包含： 一半導體基板，具有一原始表面； 一主動區，位於該半導體基板內，其中該主動區包含一電晶體，該電晶體包含一閘極結構、一第一導電區以及一第二導電區，且該閘極結構具有位於該原始表面下方的一底面； 一淺溝槽隔離(shallow trench isolation, STI)區，圍繞該主動區；及 一互連層，延伸超出該電晶體並在該閘極結構下方的一連接位置電耦接該電晶體。
2. 如請求項1所述的半導體裝置結構，其中該互連層設置在該淺溝槽隔離區內且位於該原始表面下方，且該互連層與該半導體基板隔離。
3. 如請求項1所述的半導體裝置結構，其中該第二導電區包含分別位於該閘極結構兩邊的兩個子區(sub-region)，且該第一導電區低於該第二導電區。
4. 如請求項3所述的半導體裝置結構，其中該電晶體另包含兩個彼此分開的垂直通道區，且該第一導電區通過該兩個垂直通道區電連接至該第二導電區的兩個子區。
5. 如請求項4所述的半導體裝置結構，另包含一高摻雜半導體區，其中該高摻雜半導體區與該兩個垂直通道區之一相鄰，該高摻雜半導體區從該原始表面向下延伸，以及該高摻雜半導體區的摻雜類型與該第一導電區的摻雜類型不同。
6. 如請求項1所述的半導體裝置結構，其中該互連層在該連接位置通過一連接接觸耦合至該電晶體的第一導電區，或該互連層在該連接位置直接耦合該第一導電區，其中該連接接觸為一高摻雜半導體插銷(highly doped semiconductor plug)。
7. 如請求項1所述的半導體裝置結構，另包含一電容，其中該電容電連接至該第二導電區，且該互連層是電連接至該第一導電區的一位元線。
8. 如請求項7所述的半導體裝置結構，另包含一字元線，其中該字元線電連接至該閘極結構，且該字元線穿過該第二導電區。
9. 如請求項1所述的半導體裝置結構，另包含一電介質插銷(dielectric plug)，其中該電介質插銷位於該閘極結構和該第一導電區之間。
10. 一種半導體裝置結構，包含： 一半導體基板，具有一半導體表面； 一第一主動區、一第二主動區以及一淺溝槽隔離區，其中該淺溝槽隔離區位於該第一主動區和該第二主動區之間； 一電晶體，在該第一主動區的基礎上形成，且包含一閘極結構、一第一導電區和一第二導電區；及 一互連層，位於該淺溝槽隔離區之內且電耦合至該電晶體的第一導電區，其中該第一導電區位於該電晶體的閘極結構之下。
11. 如請求項10所述的半導體裝置結構，其中該互連層的一側面鄰接一連接接觸的側面，且該連接接觸直接連接該電晶體的第一導電區。
12. 如請求項10所述的半導體裝置結構，其中該互連層沿著該淺溝槽隔離區延伸並且位於該半導體表面下方。
13. 如請求項12所述的半導體裝置結構，其中該淺溝槽隔離區包含一第一間隔層和一第二間隔層，該第一間隔層與該第一主動區接觸，該第二間隔層與該第二主動區接觸，且該第一間隔層的材料不同於該第二間隔層的材料。
14. 如請求項10所述的半導體裝置結構，其中該互連層的一側面鄰接該電晶體的第一導電區的側面。
15. 如請求項10所述的半導體裝置結構，另包含一電容，其中該電容電連接至該第二導電區，且該互連層是電連接至該第一導電區的一位元線。
16. 如請求項15所述的半導體裝置結構，另包含一字元線，其中該字元線電連接至該閘極結構，該第二導電區包含位於該閘極結構兩側的兩個子區，並且該字元線穿過該第二導電區的兩個子區。
17. 一種半導體裝置結構，包含： 一半導體基板，具有一半導體表面； 一主動區和一淺溝槽隔離區，其中該淺溝槽隔離區圍繞該主動區； 一電晶體，位於該主動區之內，其中該電晶體包含一閘極結構、一第一導電區和一第二導電區；及 一互連層，位於該淺溝槽隔離區之內且電耦接該電晶體的第一導電區，其中該第二導電區位於該第一導電區上方且包含分別位於該閘極結構兩邊的兩個子區。
18. 如請求項17所述的半導體裝置結構，其中該電晶體另包含兩個彼此分離的垂直通道區，且該第一導電區通過該兩個垂直通道區電連接至該第二導電區的兩個子區。
19. 如請求項17所述的半導體裝置結構，另包含一電容，其中該電容電連接至該電晶體的第二導電區的兩個子區中的每一個子區。
20. 如請求項19所述的半導體裝置結構，其中該電容包含分別連接到該第二導電區的兩個子區的兩個電極柱。
21. 一種半導體裝置結構，包含： 一半導體本體基板(semiconductor bulk substrate)，具有一原始表面； 一主動區，位於該半導體本體基板內，其中該主動區包含複數個電晶體，每一電晶體包含一閘極結構、一第一導電區以及一第二導電區，該閘極結構具有位於該原始表面下方的一底面，且該第一導電區電耦接該半導體本體基板； 一淺溝槽隔離區，圍繞該主動區；及 一互連層，延伸超出該複數個電晶體中的至少一電晶體並在該至少一電晶體的閘極結構下方的一連接位置電耦接該至少一電晶體。
22. 如請求項21所述的半導體裝置結構，其中該互連層是一位元線，以及該位元線延伸超出該複數個電晶體並分別在每一電晶體的閘極結構下方的連接位置處電耦合到該複數個電晶體中的每一電晶體。
23. 如請求項21所述的半導體裝置結構，其中該互連層設置在該淺溝槽隔離區內且位於該原始表面下方並且與該半導體本體基板隔離，以及該至少一電晶體的第一導電區直接或間接連接到該互連層的側壁。
24. 如請求項21所述的半導體裝置結構，其中該至少一個電晶體另包含兩個彼此分開的垂直通道區，且該至少一個電晶體的第一導電區通過該兩個垂直通道區電連接到該至少一個電晶體的第二導電區的兩個子區。
25. 如請求項24所述的半導體裝置結構，另包含一高摻雜半導體區，其中該高摻雜半導體區與該兩個垂直通道區之一相鄰，該高摻雜半導體區從該原始表面向下延伸，以及該高摻雜半導體區的摻雜類型不同來自該第一導電區的摻雜類型。

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