KR20230046134A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들, 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들이 제공된다. 상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들, 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들이 제공된다. 상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들, 및 상기 콘택 플러그들 각각 상에 제공되는 정보 저장부들이 제공된다. 상기 중간 절연 패턴들 각각은 상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부 및 상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함한다.
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 목적은 비트 라인 구조체의 저항을 줄일 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 목적은 공정 단순화가 가능하고 공정 불량을 줄일 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들; 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들; 상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들; 및 상기 콘택 플러그들 각각 상에 제공되는 정보 저장부들을 포함하고, 상기 중간 절연 패턴들 각각은: 상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부; 및 상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들; 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들; 상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들; 상기 콘택 플러그들과 상기 비트 라인 구조체들 사이에 스페이서들; 및 상기 콘택 플러그들 각각 상에 제공되는 정보 저장부들을 포함하고, 상기 비트 라인 구조체들 각각은: 상기 기판의 상부 내에 매립되어 상기 제1 불순물 영역들과 각각 연결되는 콘택부들; 및 상기 제2 방향으로 연장되며 상기 콘택부들과 공통적으로 연결되는 라인부를 포함하고, 상기 콘택부들 중 적어도 하나의 하면은 상기 스페이서들의 하면들 보다 낮은 레벨에 배치될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들; 상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들; 상기 워드 라인들과 상기 활성 영역들 사이의 게이트 유전막;
상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들; 상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들; 상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들; 상기 콘택 플러그들 상의 랜딩 패드들; 상기 랜딩 패드들 사이를 채우는 갭필 구조체; 및 상기 콘택 플러그들 및 상기 랜딩 패드들을 통하여 상기 제 2 불순물 영역들에 연결되는 커패시터를 포함하고, 상기 중간 절연 패턴들 각각은: 상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부; 및 상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판에 소자 분리막을 형성하여 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 활성 영역들을 정의하는 것; 상기 기판을 덮는 몰드층을 형성하는 것; 상기 몰드층을 관통하여 제1 방향으로 연장되는 제1 트렌치들을 형성하는 것, 상기 몰드층은 상기 제1 트렌치들에 의하여 상기 제1 방향으로 연장되는 예비 몰드 패턴들로 분리되고;
상기 제1 트렌치들의 하부들에 워드 라인들을 형성하는 것; 상기 제1 트렌치들을 채우는 중간 절연 패턴들을 형성하는 것, 상기 중간 절연 패턴들 각각은 상기 기판 내에 매립되는 캐핑부 및 상기 캐핑부들로부터 상기 기판의 상면 위로 연장되는 복수의 펜스부들을 포함하고; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 펜스부들을 상기 제1 방향으로 분리하는 제2 트렌치들을 형성하는 것, 상기 예비 몰드 패턴들은 상기 제2 트렌치들에 의하여 상기 제1 방향으로 분리된 몰드 패턴들이 되고; 상기 제2 트렌치들 각각을 채우는 비트 라인 구조체들을 형성하는 것; 상기 몰드 패턴들을 제거하여 상기 비트 라인 구조체들과 상기 펜스부들에 의하여 정의되는 콘택홀들을 형성하는 것; 및 상기 콘택홀들 내에 콘택 플러그들을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 콘택부와 라인부가 일체인 비트 라인 구조체가 제공될 수 있다. 본 발명의 비트 라인 구조체는 금속 물질로 형성되어 비트라인과 불순물 영역을 연결하는 콘택을 반도체 물질로 형성하는 경우보다 저항을 줄일 수 있다. 또한, 콘택과 비트라인을 별개로 형성시 발생할 수 있는 공정 불량 문제를 제거할 수 있고, 공정 스텝을 줄일 수 있다.
본 발명의 실시예들에 따르면, 캐핑부 및 펜스부들을 포함하는 중간 절연 패턴들을 콘택 플러그들의 형성을 위한 몰드로 이용할 수 있다. 따라서, 콘택 플러그들의 형성을 위한 콘택홀들을 정의하기 위하여 비트 라인 구조체들 사이에 추가적으로 펜스 구조들을 형성하는 공정 없이 반도체 메모리 소자를 제조할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 2a는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 2b는 도 1의 C1-C2 선 및 D1-D 선을 절개한 단면도이다.
도 3a 내지 도 3d는 도 2의 Q영역의 확대도들이다.
도 4, 도 7, 도 12, 도 15, 도 18, 도 23, 도 28, 및 도 31은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 5, 도 8, 도 10, 도 13, 도 16, 도 19, 도 24, 도 26, 도 29, 도 32, 도 34, 및 도 36은 이전 도면의 A1-A2 선 및 B1-B2 선에 따른 단면도들이다.
도 6 도 9 도 11 도 14, 도 17, 도 20, 도 25, 도 27, 도 30, 도 34, 도 35, 및 도 37은 이전 도면의 C1-C2 선 및 D1-D2 선에 따른 단면도들이다.
도 2a는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다.
도 2b는 도 1의 C1-C2 선 및 D1-D 선을 절개한 단면도이다.
도 3a 내지 도 3d는 도 2의 Q영역의 확대도들이다.
도 4, 도 7, 도 12, 도 15, 도 18, 도 23, 도 28, 및 도 31은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 5, 도 8, 도 10, 도 13, 도 16, 도 19, 도 24, 도 26, 도 29, 도 32, 도 34, 및 도 36은 이전 도면의 A1-A2 선 및 B1-B2 선에 따른 단면도들이다.
도 6 도 9 도 11 도 14, 도 17, 도 20, 도 25, 도 27, 도 30, 도 34, 도 35, 및 도 37은 이전 도면의 C1-C2 선 및 D1-D2 선에 따른 단면도들이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자(1000)를 도시한 평면도이다. 도 2a는 도 1의 A1-A2 선 및 B1-B2 선을 절개한 단면도이다. 도 2b는 도 1의 C1-C2 선 및 D1-D 선을 절개한 단면도이다. 도 3a 내지 도 3d는 도 2a의 Q영역의 확대도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100)에 소자분리 패턴(102)이 배치되어 활성부들(ACT)을 정의할 수 있다. 기판(100)은 단결정 실리콘 기판과 같은 반도체 기판일 수 있다. 활성부들(ACT) 각각은 서로 분리된 아일랜드 형상을 가질 수 있다. 활성부들(ACT)은 각각 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자분리 패턴(102)에 의해 둘러싸인 기판(100)의 일부분들일 수 있다. 활성부들(ACT)은 제3 방향(D3)으로 서로 평행하도록 배열될 수 있고, 하나의 활성부(ACT)의 단부는 이에 이웃하는 다른 활성부(ACT)의 중심에 인접하도록 배열될 수 있다.
활성부들(ACT)을 가로지르는 워드 라인들(WL)이 제공될 수 있다. 워드 라인들(WL)은 소자분리 패턴(102) 및 활성부들(ACT)에 형성된 제1 트렌치들(WT) 내에 각각 배치될 수 있다. 워드 라인들(WL)은 제3 방향(D3)과 교차하는 제1 방향(D1)에 평행할 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 게이트 유전막(107)이 워드 라인(WL)과 제1 트렌치(WT)의 내면 사이에 배치될 수 있다. 게이트 유전막(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 하나의 활성부(ACT)는 한 쌍의 워드 라인들(WL)과 교차할 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각 활성부(ACT) 내에 제1 불순물 영역(112a)이 배치될 수 있고, 각 활성부(ACT)의 양 가장자리 영역들에 한 쌍의 제2 불순물 영역들(112b)이 배치될 수 있다. 제1 및 제2 불순물 영역들(112a, 112b)은 예를 들면 n형의 불순물이 도핑된 영역들일 수 있다. 제1 불순물 영역(112a)은 공통 드레인 영역에 해당될 수 있고, 제2 불순물 영역들(112b)은 소오스 영역에 해당될 수 있다. 각 워드 라인(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다.
워드 라인들(WL)의 상면은 기판(100)의 상면 보다 낮을 수 있다. 워드 라인들(WL)의 하면은 그 아래의 물질에 따라 높이가 다를 수 있다. 일 예로, 워드 라인들(WL)의 하면 중, 활성부들(ACT) 상에 제공되는 부분의 높이는 소자분리 패턴(102) 상에 제공되는 부분의 높이보다 높을 수 있다.
각 워드 라인들(WL)을 덮고 제1 방향으로 연장되는 중간 절연 패턴들(CF)이 제공될 수 있다. 중간 절연 패턴들(CF) 각각은 캐핑부(CP) 및 펜스부들(FP)을 포함할 수 있다. 캐핑부(CP)는 기판(100) 내에 매립되어 워드 라인(WL)의 상면을 덮을 수 있다. 각 펜스부(FP)의 상부는 기판(100)의 상면 위로 돌출될 수 있다. 일 예로, 펜스부들(FP)은 캐핑부(CP)로부터 기판(100)의 반대 방향으로 돌출되어 이하 설명될 비트라인 구조체들 사이로 연장될 수 있다. 각 펜스부(FP)의 상부는 기판(100)의 상면 위로 돌출될 수 있다. 각 펜스부(FP)의 하부는 기판(100)의 상면보다 낮을 수 있으나 이에 한정되지 않는다.
캐핑부(CP)의 측벽은 제1 트렌치(WT)의 내측벽에 의하여 정의되어 게이트 유전막(107)의 측벽과 얼라인될 수 있다. 펜스부(FP)의 양 측벽들은 캐핑부(CP)의 양 측벽들로부터 리세스된 형상을 가질 수 있다. 일 예로, 펜스부(FP)의 제2 방향(D2)으로의 폭(d1)은 캐핑부(CP)의 제2 방향으로(D2)의 폭(d2) 보다 작을 수 있다.
중간 절연 패턴들(CF)은 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 각 중간 절연 패턴(CF)을 구성하는 펜스부들(FP)과 캐핑부(CP)는 서로 동일한 물질로 함께 형성된 단일층의 일부일 수 있다. 펜스부들(FP)과 캐핑부(CP) 사이에는 계면이 존재하지 않을 수 있다. 즉, 각 중간 절연 패턴(CF)은 싱글 바디(single body) 또는 모노리식(monolithic) 구조일 수 있다.
기판(100) 상에 차례로 제1 버퍼 절연막(105) 및 제2 버퍼 절연막(131)이 제공될 수 있다. 일 예로, 제1 버퍼 절연막(105)은 실리콘 산화막이고, 제2 버퍼 절연막(131)은 실리콘 질화막일 수 있다. 이와는 달리, 제1 버퍼 절연막(105) 및 제2 버퍼 절연막(131) 중 하나만 제공될 수 있다. 제1 및 제2 버퍼 절연막들(105, 131) 각각은 평면적으로 서로 이격된 섬 형상을 가질 수 있다. 일 예로, 제1 및 제2 버퍼 절연막들 (105, 131)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮을 수 있다.
이하, 도 3a 내지 도 3d를 함께 참조하여 비트 라인 구조체들(BS)이 설명된다. 워드 라인들(WL) 상에서 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 비트라인 구조체들(BS)이 제공될 수 있다. 비트라인 구조체들(BS) 각각은 기판(100)의 상부 내에 매립되어 제1 불순물 영역들(112a)과 연결되는 콘택부들(DC) 및 제2 방향(D2)으로 연장되며 복수의 콘택부들(DC)과 공통적으로 연결되는 라인부(BL)를 포함할 수 있다. 기판(100)에 수직한 방향으로, 라인부(BL)의 두께는 콘택부들(DC)의 두께보다 클 수 있다.
도 2a에 도시된 것과 같이, 비트 라인 구조체들(BS)은 캐핑부(CP) 상에서 펜스부들(FP) 사이로 연장될 수 있다. 비트 라인 구조체들(BS) 각각 상에 비트 라인 캐핑 패턴들(137)이 배치될 수 있다. 비트 라인 캐핑 패턴들(137)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다.
각 비트라인 구조체(BS)의 양 측벽을 덮는 스페이서(121)가 제공될 수 있다. 스페이서(121)는 비트 라인 캐핑 패턴들(137)의 측벽들 상으로 연장될 수 있다. 스페이서(121)는 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 도 3a 내지 도 3d에 도시된 것과 같이, 스페이서(121)는 실리콘 질화물로 형성되는 제1 스페이서층(SS1), 제2 스페이서층(SS2) 및 제3 스페이서층(SS3)을 포함하고, 제1 및 제3 스페이서층들(SS1, SS3) 사이에 실리콘 산화물로 형성된 제2 스페이서층(SS2)이 제공될 수 있다. 이와는 달리, 제2 스페이서층(SS2) 대신 에어갭이 제공될 수 있다.
스페이서(121)는 비트 라인 구조체(BS)를 따라 제2 방향(D2)으로 연장될 수 있다. 일 예로, 도 3a에 도시된 것과 같이, 스페이서(121)는 비트 라인 구조체(BS)의 일 측벽을 덮는 제1 부분(P1), 타 측벽을 덮는 제2 부분(P2), 및 제1 부분과 제2 부분을 연결하는 제3 부분(도 2b의 P3)을 포함할 수 있다. 스페이서(121)의 제1 부분(P1) 및 제2 부분(P2)은 제2 방향(D2)으로 연장되며 콘택부(DC)의 제1 방향(D1)으로 노출된 측벽 및 제1 방향(D1)의 반대 방향으로 노출된 측벽을 덮을 수 있다. 유사하게, 스페이서(121)의 제1 부분(P1) 및 제2 부분(P2)은 제2 방향(D2)으로 연장되며 라인부(BL)의 제1 방향(D1)으로 노출된 측벽 및 제1 방향(D1)의 반대 방향으로 노출된 측벽을 덮을 수 있다. 스페이서(121)의 제2 부분(P2)은 도 2b에 도시된 것과 같이 라인부(BL) 아래에서 콘택부(DC)의 제2 방향(D2)으로 노출된 측벽 및 제2 방향(D2)의 반대 방향으로 노출된 측벽을 덮을 수 있다. 제3 부분(P3)은 제1 부분(P1)과 제2 부분(P2)을 연결할 수 있다. 일 예로, 콘택부(DC) 각각은 평면적 관점에서 원형, 타원형 또는 사각형 링 형상의 스페이서(121)에 의하여 둘러싸일 수 있다.
도 3a에 도시된 것과 같이, 비트 라인 구조체(BS)의 하부 폭(t2)은 상부 폭(t1) 보다 작을 수 있다. 일 예로, 비트 라인 구조체(BS)의 하부 폭(t2)에 대한 상부 폭(t1)의 비는 1.0을 초과하고 1.8보다 작을 수 있다. 일 예로, 비트 라인 구조체(BS)의 제1 방향(D1)으로의 폭은 상면으로부터 하면으로 갈수록 적어도 일부 구간에서 연속적으로 감소할 수 있다. 도 2b에 도시된 것과 같이, 콘택부(DC)의 제2 방향(D2)으로의 폭은 그 상부로부터 하부로 갈수록 감소할 수 있다.
콘택부(DC)와 라인부(BL)는 서로 동일한 물질로 함께 형성된 단일층의 일부일 수 있다. 일 예로, 비트 라인 구조체(BS)는 텅스텐, 티타늄, 또는 탄탈륨과 같은 금속층일 수 있다. 콘택부(DC)와 라인부(BL) 사이에는 계면이 존재하지 않을 수 있다. 즉, 비트 라인 구조체(BS)는 싱글 바디(single body) 또는 모노리식(monolithic) 구조일 수 있다. 일 예로, 비트 라인 구조체(BS)는 실리콘과 같은 반도체 물질을 포함하지 않을 수 있다.
도 3a 내지 도 3d에 도시된 것과 같이, 콘택부(DC)의 하면(b1)은 스페이서(121)의 하면(b2) 보다 낮을 수 있다. 즉, 콘택부(DC)는 스페이서(121)의 하면(b2)으로부터 제1 불순물 영역들(112a) 쪽으로 돌출될 수 있다. 비트 라인 구조체(BS)는 도 3a와 같이 직접 제1 불순물 영역들(112a)과 접촉할 수 있으나 이에 한정되지 않는다. 일 예로, 도 3b를 참조하면, 비트 라인 구조체(BS)의 하면 및 측벽을 덮는 배리어층(171)이 제공될 수 있다. 배리어층(171)은 텅스텐 질화물, 티타늄 질화물, 또는 탄탈륨 질화물과 같은 도전성 금속 질화물층을 포함할 수 있다. 도 3c에 도시된 것과 같이, 비트 라인 구조체(BS)의 하면을 덮는 금속실리사이드층(172)이 제공될 수 있다. 금속실리사이드층(172)은 티타늄실리사이드, 코발트실리사이드, 또는 니켈실리사이드 중 적어도 하나를 포함할 수 있다. 도 3d에 도시된 것과 같이, 금속실리사이드층(172) 및 배리어층(171)이 모두 제공될 수 있다. 이 경우, 배리어층(171)은 금속실리사이드층(172)과 비트 라인 구조체(BS) 사이에 제공될 수 있다.
인접한 한 쌍의 비트 라인 구조체들(BS) 사이에 콘택 플러그들(BC)이 배치될 수 있다. 콘택 플러그들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질을 포함할 수 있다. 도 1에 도시된 것과 같이, 복수개의 콘택 플러그들(BC)은 2차원적으로 서로 이격되어 배치될 수 있다. 일 예로, 제1 방향(D1)을 따라 배열된 콘택 플러그들(BC)은 비트 라인 구조체들(BS)을 사이에 두고 이격될 수 있다. 제2 방향(D2)을 따라 배열된 콘택 플러그들(BC)은 중간 절연 패턴들(CF)의 펜스부들(FP)을 사이에 두고 이격될 수 있다. 펜스부들(FP)의 상면들은 콘택 플러그들(BC)의 상면보다 높을 수 있다.
콘택 플러그들(BC) 각각은 스페이서(121)를 사이에 두고 인접한 비트 라인 구조체(BS)과 이격될 수 있다. 콘택 플러그(BC)와 스페이서(121) 사이에 잔여 몰딩막(126)이 제공될 수 있다. 잔여 몰딩막(126)의 하면은 콘택 플러그(BC)의 하면 보다 낮을 수 있다. 잔여 몰딩막(126)의 하면은 스페이서(121)의 하면 보다 높을 수 있다. 잔여 몰딩막(126)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
콘택 플러그들(BC) 각각 상에 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 랜딩 패드들(LP) 각각은 콘택 플러그들(BC) 각각과 전기적으로 연결될 수 있다. 랜딩 패드들(LP)의 상부들 각각은 비트 라인 캐핑 패턴들(137)의 상면을 덮을 수 있고, 콘택 플러그(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드들(LP)의 중심은 도 1에 도시된 것처럼 콘택 플러그들(BC)의 중심으로부터 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 쉬프트(shift)될 수 있다. 비트 라인들(BL) 각각의 일 부분들은 랜딩 패드들(LP)와 수직적으로 중첩될 수 있다. 콘택 플러그들(BC)과 랜딩 패드들(LP) 사이에 오믹층이 제공될 수 있다. 오믹층은 금속실리사이드층일 수 있다.
콘택 플러그들(BC)과 랜딩 패드들(LP) 사이에 확산 방지막(111)이 제공될 수 있다. 확산 방지막(111)은 텅스텐질화물, 티타늄질화물, 또는 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 랜딩 패드들(LP) 사이를 채우는 갭필 구조체(GS)가 제공될 수 있다. 갭필 구조체(GS)는 랜딩 패드들(LP)의 측벽들 및 비트 라인 캐핑 패턴들(137)의 측벽들에 의하여 정의되는 리세스 영역 내에 제공될 수 있다. 평면적으로, 갭필 구조체(GS)는 2차원적으로 이격된 랜딩 패드들(LP) 사이를 채우는 형상을 가질 수 있다. 일 예로, 갭필 구조체(GS)는 랜딩 패드들(LP)에 의하여 관통되는 홀들을 포함하는 메쉬(mesh) 형태의 평면 형상을 가질 수 있다. 갭필 구조체(GS)는 실리콘 산화물을 포함할 수 있다.
랜딩 패드들(LP) 각각 상에 정보 저장부(DS)가 제공될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 소자가 DRAM인 경우, 정보 저장부(DS)는 커패시터를 포함할 수 있다. 일 예로, 정보 저장부(DS)는 하부 전극들, 상부 전극 및 유전막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 콘택부와 라인부가 일체인 비트 라인 구조체가 제공될 수 있다. 본 발명의 비트 라인 구조체는 금속 물질로 형성되어 비트라인과 불순물 영역을 연결하는 콘택을 반도체 물질로 형성하는 경우보다 저항을 줄일 수 있다. 또한, 콘택과 비트라인을 별개로 형성시 발생할 수 있는 공정 불량 문제를 제거할 수 있고, 공정 스텝을 줄일 수 있다.
도 4, 도 7, 도 12, 도 15, 도 18, 도 23, 도 28, 및 도 31은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 5, 도 8, 도 10, 도 13, 도 16, 도 19, 도 24, 도 26, 도 29, 도 32, 도 34, 및 도 36은 이전 도면의 A1-A2 선 및 B1-B2 선에 따른 단면도들이다. 도 6 도 9 도 11 도 14, 도 17, 도 20, 도 25, 도 27, 도 30, 도 34, 도 35, 및 도 37은 이전 도면의 C1-C2 선 및 D1-D2 선에 따른 단면도들이다.
도 4 내지 도 6을 참조하면, 기판(100)에 소자분리 패턴(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 일 예로, 기판(100)에 그루브들을 형성할 수 있으며, 그루브들을 절연물로 채워 소자분리 패턴(102)을 형성할 수 있다. 소자분리 패턴(102)의 깊이는 활성부들(ACT) 사이의 거리에 따라 서로 다를 수 있다. 일 예로, 소자 분리 패턴(102)은 실리콘 산화물로 형성될 수 있다.
소자 분리 패턴(102)이 형성된 기판(100) 상에, 차례로 제1 버퍼 절연막(105) 및 제2 버퍼 절연막(131)이 형성될 수 있다. 일 예로, 제1 버퍼 절연막(105)은 실리콘 산화막이고, 제2 버퍼 절연막(131)은 실리콘 질화막일 수 있다. 제2 버퍼 절연막(131)은 제1 버퍼 절연막(105) 보다 두꺼울 수 있다. 제2 버퍼 절연막(131)의 두께는 약 150Å 내지 250 Å일 수 있다.
활성부들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성부들(ACT) 내에 제1 및 제2 불순물 영역들(112a, 112b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(112a, 112b)은 기판(100)과 다른 도전형을 가질 수 있다. 일 예로, 기판(100)이 p형 도전형을 갖는 경우, 제1 및 제2 불순물 영역들(112a, 112b) 각각은 n형 도전형을 가질 수 있다.
제2 버퍼 절연막(131) 상에 제1 식각 정지막(136)을 형성할 수 있다. 제1 식각 정지막(136)은 제1 버퍼 절연막(105) 및 제2 버퍼 절연막(131)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 제1 식각 정지막(136)은 다결정 실리콘층을 포함할 수 있다. 제1 식각 정지막(136)은 제1 버퍼 절연막(105) 및 제2 버퍼 절연막(131) 각각 보다 두꺼울 수 있다. 일 예로, 제1 식각 정지막(136)의 두께는 약 200Å 내지 400 Å일 수 있다.
도 7 내지 도 9를 참조하면, 제1 식각 정지막(136) 상에 제1 마스크 패턴(139)을 형성한 후, 제1 마스크 패턴(139)을 이용한 식각 공정을 수행하여 기판(100)의 상부, 제1 버퍼 절연막(105), 제2 버퍼 절연막(131), 및 제1 식각 정지막(136)을 관통하는 제1 리세스 영역들(R1)이 형성될 수 있다. 제1 마스크 패턴(139)은 실리콘 산화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 식각 공정이 수행된 후 열처리 공정이 수행될 수 있다. 제1 리세스 영역들(R1)은 제1 불순물 영역들(112a) 각각을 노출하도록 형성될 수 있다. 제1 리세스 영역들(R1)은 원형 또는 타원형으로 도시되었으나 이에 한정되지 않는다.
제1 리세스 영역들(R1)을 채우는 희생 절연 패턴들(125)이 형성될 수 있다. 일 예로, 희생 절연 패턴들(125)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 희생 절연 패턴들(125)의 형성은 에치백 공정을 포함할 수 있다.
도 10 및 도 11을 참조하여, 습식 식각 공정으로 제1 마스크 패턴(139)을 제거한 후, 제1 식각 정지막(136) 및 희생 절연 패턴들(125)을 덮는 제2 식각 정지막(138)이 형성될 수 있다. 제2 식각 정지막(138)은 제1 식각 정지막(136)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 제2 식각 정지막(138)은 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제2 식각 정지막(138)은 제1 식각 정지막(136) 보다 얇게 형성될 수 있다. 제2 식각 정지막(138) 상에 몰드층(180)이 형성될 수 있다. 몰드층(180)은 실리콘 산화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 12 내지 도 14를 참조하여, 몰드층(180)을 이방성 식각 공정으로 패터닝하여 제1 트렌치들(WT)을 형성할 수 있다. 제1 트렌치들(WT)에 의하여 몰드층(180)은 예비 몰드 패턴들(181)로 분리될 수 있다. 제1 트렌치들(WT) 및 예비 몰드 패턴들(181)은 각각 제1 방향(D1)으로 연장될 수 있다. 제1 트렌치들(WT)은 제2 식각 정지막(138), 제1 식각 정지막(136), 제2 버퍼 절연막(131), 제1 버퍼 절연막(105), 및 희생 절연 패턴들(125)을 관통하고, 소자분리 패턴(102)과 기판(100)의 상부 내로 연장될 수 있다. 제1 트렌치들(WT)의 하면은 하면을 정의하는 물질에 따라 그 높이가 다를 수 있다. 일 예로, 소자분리 패턴(102)은 기판(100) 보다 빠르게 식각될 수 있다.
도 15 내지 도 17을 참조하여, 제1 트렌치들(WT) 각각 내에 워드 라인들(WL)을 형성할 수 있다. 한 쌍의 워드 라인들(WL)이 각 활성부들(ACT)을 가로지를 수 있다. 워드 라인들(WL)을 형성하기 이전에, 게이트 유전막(107)을 제1 트렌치들(WT) 각각의 내면 상에 형성할 수 있다. 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 기판(100) 상에 도전막을 적층하여 제1 트렌치들(WT)을 채우고 에치백 혹은 화학기계적 연마 공정을 진행하여 트렌치들 내에 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)의 상면들은 활성부들(ACT)의 상면들 보다 낮도록 리세스될 수 있다.
제1 트렌치들(WT)의 잔여 부분들을 채우는 중간 절연층(185)이 형성될 수 있다. 중간 절연층(185)은 워드 라인들(WL)의 상면들과 접할 수 있다. 중간 절연층(185)은 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 중간 절연층(185)은 예비 몰드 패턴들(181)을 덮을 수 있다.
도 18 내지 도 20을 참조하여, 제2 방향(D2)으로 연장되며 중간 절연층(185), 예비 몰드 패턴들(181), 제2 식각 정지막(138), 및 희생 절연 패턴들(125)을 관통하는 제1 트렌치들(BT)이 형성될 수 있다. 제1 트렌치들(BT)은 제1 식각 정지막(136)이 노출될때까지 식각 공정을 수행하여 형성될 수 있다. 이후, 제1 트렌치들(BT)의 하부에 잔류하는 제1 식각 정지막(136)이 제거될 수 있다.
제1 트렌치들(BT)의 형성 중, 희생 절연 패턴들(125)이 제거되어 제2 리세스 영역들(DH)이 형성될 수 있다. 즉, 각 제1 트렌치(BT)는 그 하부에 복수 개의 제2 리세스 영역들(DH)을 포함할 수 있다. 제2 리세스 영역들(DH)의 형성 시에 제거된 희생 절연 패턴들(125)의 나머지 부분인 잔여 몰딩막(126)이 잔류할 수 있다. 잔여 몰딩막(126)은 도 18에 도시된 것과 같이 각 제2 리세스 영역(DH)의 측벽들을 정의할 수 있다. 제2 리세스 영역들(DH)은 제1 불순물 영역들(112a)을 각각 노출할 수 있다. 예비 몰드 패턴들(181)은 제1 트렌치들(BT)에 의하여 제1 방향(D1)으로 분리되어 몰드 패턴들(182)이 될 수 있다.
도 18, 도 21, 및 도 22를 참조하여, 제1 트렌치들(BT)의 내측벽을 덮는 스페이서들(121)을 형성할 수 있다. 스페이서들(121)의 형성에 의하여, 제1 트렌치들(BT)의 하면은 더 낮아질 수 있다. 스페이서들(121)의 형성 도중 제2 버퍼 절연막(131)의 적어도 일부가 함께 제거될 수 있다. 스페이서들(121)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 스페이서들(121)은 제1 실리콘 질화막, 실리콘 산화막, 및 제2 실리콘 질화막을 포함할 수 있다. 스페이서들(121)은 제2 리세스 영역들(DH)의 내측벽을 덮을 수 있다.
중간 절연층(185)은 제2 방향(D2)으로 분리된 중간 절연 패턴들(CF)이 될 수 있다. 중간 절연 패턴들(CF) 각각은 캐핑부(CP) 및 펜스부들(FP)을 포함할 수 있다. 캐핑부(CP)는 제1 방향(D1)으로 연장되며 제1 트렌치들(BT)을 사이에 두고 이격된 복수의 펜스부들(FP)을 연결할 수 있다.
도 23 내지 도 25를 참조하여, 제1 트렌치들(BT) 각각의 하부를 채우는 비트라인 구조체들(BS)이 형성될 수 있다. 비트라인 구조체들(BS)은 다마신 공정에 의하여 형성될 수 있다. 일 예로, 제1 트렌치들(BT)을 채우는 금속층이 형성된 후, 에치백 공정이 수행되어 비트라인 구조체들(BS)이 형성될 수 있다.
비트라인 구조체들(BS) 각각은 제1 불순물 영역들(112a)과 연결되는 콘택부들(DC) 및 제2 방향(D2)으로 연장되며 복수의 콘택부들(DC)과 공통적으로 연결되는 라인부(BL)를 포함할 수 있다. 비트라인 구조체들(BS)은 텅스텐, 티타늄, 또는 탄탈륨 중 적어도 하나로 형성될 수 있다. 도 3b 내지 도 3d에 도시된 것과 같이, 배리어층(171) 또는 금속실리사이드층(172) 중 적어도 하나가 추가로 형성될 수 있다. 일 예로, 금속실리사이드층(172)은 금속막을 증착한 후 열처리 공정을 진행하여 형성할 수 있다. 이후, 미반응된 금속막은 제거될 수 있다.
제1 트렌치들(BT) 각각의 나머지 부분들을 채우는 비트 라인 캐핑 패턴들(137)이 형성될 수 있다. 일 예로, 비트 라인 캐핑 패턴들(137)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다. 비트 라인 캐핑 패턴들(137)의 형성 후 평탄화 공정이 수행되어 몰드 패턴들(182)이 노출될 수 있다.
도 26 및 도 27을 참조하여, 몰드 패턴들(182)이 선택적으로 제거되어 콘택홀들(CH)이 형성될 수 있다. 콘택홀들(CH)은 제2 식각 정지막(138)을 노출할 수 있다. 콘택홀들(CH)은 비트 라인 캐핑 패턴들(137)과 펜스부들(FP)에 의하여 정의될 수 있다.
도 28 내지 도 30을 참조하여, 콘택홀들(CH)이 기판(100) 방향으로 연장된 제3 리세스 영역들(RS)이 형성될 수 있다. 제3 리세스 영역들(RS)의 형성은 비트 라인 캐핑 패턴들(137) 및 펜스부들(FP)을 마스크로 수행될 수 있다. 제3 리세스 영역들(RS)은 제2 불순물 영역들(112b)을 노출할 수 있다. 제3 리세스 영역들(RS)의 형성 중, 펜스부들(FP)의 제2 방향(D2)으로의 폭은 도 30과 같이 줄어들 수 있다. 또한, 제3 리세스 영역들(RS)의 형성 중, 잔여 몰딩막(126)의 일부도 함께 제거될 수 있다.
도 31 내지 도 33을 참조하여, 콘택홀들(CH)의 하부를 채우는 콘택 플러그들(BC)이 형성될 수 있다. 콘택 플러그들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질로 형성될 수 있다. 일 예로, 콘택홀들(CH)을 채우는 폴리실리콘층이 형성된 후, 에치백 공정을 수행하여 콘택 플러그들(BC)이 형성될 수 있다.
도 34 및 도 35를 참조하여, 콘택홀들(CH)의 상부를 채우고 비트 라인 캐핑 패턴들(137) 및 펜스부들(FP)을 덮는 확산 방지막(111) 및 랜딩 패드막(152)이 차례로 형성될 수 있다. 확산 방지막(111)은 텅스텐질화물, 티타늄질화물, 또는 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 랜딩 패드막(152)은 예를 들면 텅스텐막일 수 있다. 일 실시예에 있어서, 확산 방지막(111)을 형성하기 전, 콘택 플러그들(BC)의 상면 상에 코발트, 니켈, 티타늄 등의 금속을 증착한 후 열처리 공정을 수행하여 금속실리사이드로 오믹층을 형성할 수 있다.
도 36 및 도 37을 참조하여, 이방성 식각 공정을 진행하여 랜딩 패드막(152)의 일부를 제거하여 리세스 영역이 형성될 수 있다. 이에 따라, 서로 분리된 랜딩 패드들(LP)이 형성될 수 있다. 랜딩 패드막(152)의 형성 도중, 확산 방지막(111)의 일부도 함께 제거될 수 있다. 또한, 랜딩 패드막(152)의 형성 도중, 비트 라인 캐핑 패턴들(137)의 상부들 및 스페이서들(121)의 상부들이 함께 제거될 수 있다. 서로 분리된 랜딩 패드들(LP) 사이를 채우는 갭필 구조체(GS)가 형성될 수 있다. 갭필 구조체(GS)는 실리콘 질화막 또는 실리콘산화질화막 중 적어도 하나로 형성될 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하여, 랜딩 패드들(LP) 각각 상에 정보 저장부(DS)가 형성될 수 있다. 일 예로, 랜딩 패드들(LP) 각각 상에 하부 전극들을 형성한 후, 하부 전극들을 차례로 덮는 유전막 및 상부 전극을 형성할 수 있다.
본 발명의 실시예들에 따르면, 캐핑부 및 펜스부들을 포함하는 중간 절연 패턴들을 콘택 플러그들의 형성을 위한 몰드로 이용할 수 있다. 따라서, 콘택 플러그들의 형성을 위한 콘택홀들을 정의하기 위하여 비트 라인 구조체들 사이에 추가적으로 펜스 구조들을 형성하는 공정 없이 반도체 메모리 소자를 제조할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (20)
- 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들;
상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들;
상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들;
상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들; 및
상기 콘택 플러그들 각각 상에 제공되는 정보 저장부들을 포함하고,
상기 중간 절연 패턴들 각각은:
상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부; 및
상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 콘택 플러그들은 상기 펜스부들과 상기 비트 라인들에 의하여 정의되는 영역들 내에 제공되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 콘택 플러그들과 상기 비트 라인 구조체들 사이에 스페이서들을 더 포함하고,
상기 스페이서들은 상기 펜스부들과 상기 비트 라인 구조체들 사이로 연장되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 펜스부들의 상면들은 상기 비트 라인 구조체들의 상면들 보다 높은 반도체 메모리 소자. - 제 1 항에 있어서,
상기 펜스부들 각각의 상기 제2 방향으로의 폭은 상기 캐핑부의 상기 제2 방향으로의 폭보다 작은 반도체 메모리 소자. - 제 1 항에 있어서,
상기 비트 라인 구조체들 각각은:
상기 기판의 상부 내에 매립되어 상기 제1 불순물 영역들과 각각 연결되는 콘택부들; 및
상기 제2 방향으로 연장되며 상기 콘택부들과 공통적으로 연결되는 라인부를 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 콘택부들 및 상기 라인부는 서로 동일 물질로 단일층의 일부인 반도체 메모리 소자. - 제 6 항에 있어서,
상기 비트 라인 구조체들의 측벽을 덮는 스페이서들을 더 포함하고,
상기 스페이서들 각각은:
상기 비트 라인 구조체들 중 하나의 일 측벽을 덮는 제1 부분;
상기 하나의 비트 라인 구조체의 일 측벽과 대향하는 측벽을 덮는 제2 부분; 및
상기 라인부 아래에서 상기 콘택부들의 측벽들 덮고 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 비트 라인 구조체들의 측벽을 덮는 스페이서들을 더 포함하고,
상기 콘택부들의 하면들은 상기 스페이서들의 하면들보다 낮은 반도체 메모리 소자. - 제 6 항에 있어서,
상기 라인부 상면의 상기 제1 방향으로의 폭은 상기 콘택부들 중 하나의 하면의 상기 제1 방향으로의 폭 보다 큰 반도체 메모리 소자. - 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들;
상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들;
상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들;
상기 콘택 플러그들과 상기 비트 라인 구조체들 사이에 스페이서들; 및
상기 콘택 플러그들 각각 상에 제공되는 정보 저장부들을 포함하고,
상기 비트 라인 구조체들 각각은:
상기 기판의 상부 내에 매립되어 상기 제1 불순물 영역들과 각각 연결되는 콘택부들; 및
상기 제2 방향으로 연장되며 상기 콘택부들과 공통적으로 연결되는 라인부를 포함하고,
상기 콘택부들 중 적어도 하나의 하면은 상기 스페이서들의 하면들 보다 낮은 레벨에 배치되는 반도체 메모리 소자. - 제 11 항에 있어서,
상기 콘택부들 및 상기 라인부는 서로 동일 물질인 단일층의 일부인 반도체 메모리 소자. - 제 11 항에 있어서,
상기 콘택부들과 상기 제1 불순물 영역들 사이에 금속실리사이드층을 더 포함하는 반도체 메모리 소자. - 제 11 항에 있어서,
상기 콘택부들과 상기 제1 불순물 영역들 사이에 도전성 금속 질화물층을 더 포함하는 반도체 메모리 소자. - 제 11 항에 있어서,
상기 스페이서들 각각은:
상기 비트 라인 구조체들 중 하나의 일 측벽을 덮는 제1 부분;
상기 하나의 비트 라인 구조체의 일 측벽과 대향하는 측벽을 덮는 제2 부분; 및
상기 라인부 아래에서 상기 콘택부들의 측벽들 덮고 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 포함하는 반도체 메모리 소자. - 제 11 항에 있어서,
상기 라인부 상면의 상기 제1 방향으로의 폭은 상기 콘택부들 중 하나의 하면의 상기 제1 방향으로의 폭 보다 큰 반도체 메모리 소자. - 제 11 항에 있어서,
상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들을 더 포함하고,
상기 중간 절연 패턴들 각각은:
상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부; 및
상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함하는 반도체 메모리 소자. - 제 17 항에 있어서,
상기 펜스부들 각각의 상기 제2 방향으로의 폭은 상기 캐핑부의 상기 제2 방향으로의 폭보다 작은 반도체 메모리 소자. - 제 17 항에 있어서,
상기 캐핑부 및 상기 펜스부들은 서로 동일 물질로 단일층의 일부인 반도체 메모리 소자. - 제1 불순물 영역들 및 제2 불순물 영역들을 포함하고 소자 분리막에 의하여 기판 상에 정의되는 활성 영역들;
상기 활성 영역들 상에서 제1 방향으로 연장되는 워드 라인들;
상기 워드 라인들과 상기 활성 영역들 사이의 게이트 유전막;
상기 워드 라인들 각각의 상면을 덮는 중간 절연 패턴들;
상기 워드 라인들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들;
상기 비트 라인 구조체들 사이에 제공되고 상기 제2 불순물 영역들 각각과 연결되는 콘택 플러그들;
상기 콘택 플러그들 상의 랜딩 패드들;
상기 랜딩 패드들 사이를 채우는 갭필 구조체; 및
상기 콘택 플러그들 및 상기 랜딩 패드들을 통하여 상기 제 2 불순물 영역들에 연결되는 커패시터를 포함하고,
상기 중간 절연 패턴들 각각은:
상기 워드 라인들의 상면을 덮고 상기 기판 내에 매립된 캐핑부; 및
상기 캐핑부로부터 상기 비트 라인들 사이로 연장되는 펜스부들을 포함하는 반도체 메모리 소자.
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