KR20230098981A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 내 소자 분리 영역에 의해 정의되는 활성 영역들; 상기 활성 영역들과 교차하도록 제1 방향을 따라 연장되는 트렌치들; 각각의 상기 트렌치들에 매립되며, 상기 활성 영역들의 상면보다 낮은 레벨에 배치되는 상면을 갖는 매립 게이트 구조물들; 상기 활성 영역들, 상기 소자 분리 영역 및 상기 매립 게이트 구조물들을 덮는 버퍼 구조물; 상기 활성 영역들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 상기 활성 영역들과 연결되는 비트라인 구조물들; 상기 비트라인 구조물들 사이에 배치되고, 상기 버퍼 구조물을 관통하여 상기 활성 영역들과 접촉하는 스토리지 노드 콘택들; 및 상기 스토리지 노드 콘택들의 상면과 접촉하는 커패시터 구조물을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 매립 콘택(Buried Contact: BC)을 형성하는 공정이 점점 복잡해지고 어려워지고 있다. 매립 채널 메모리 소자의 경우 다이렉트 콘택(direct contact, DC) 영역과 매립 콘택 영역 사이의 거리가 점점 작아지면서 정렬불량과 콘택 홀 개구 불량(not-open failure) 등과 같은 다양한 문제가 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 버퍼 구조물의 프로파일 개선에 따른 스토리지 노드 콘택 홀의 리세스 산포가 개선된 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 스토리지 노트 콘택 홀의 에치량을 감소하여 공정 부담을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 기판 내 소자 분리 영역에 의해 정의되는 활성 영역들; 상기 활성 영역들과 교차하도록 제1 방향을 따라 연장되는 트렌치들; 각각의 상기 트렌치들에 매립되며, 상기 활성 영역들의 상면보다 낮은 레벨에 배치되는 상면을 갖는 매립 게이트 구조물들; 상기 활성 영역들, 상기 소자 분리 영역 및 상기 매립 게이트 구조물들을 덮는 버퍼 구조물; 상기 활성 영역들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 상기 활성 영역들과 연결되는 비트라인 구조물들; 상기 비트라인 구조물들 사이에 배치되고, 상기 버퍼 구조물을 관통하여 상기 활성 영역들과 접촉하는 스토리지 노드 콘택들; 및 상기 스토리지 노드 콘택들의 상면과 접촉하는 커패시터 구조물을 포함할 수 있다. 상기 버퍼 구조물은, 상기 활성 영역들, 상기 소자 분리 영역 및 상기 매립 게이트의 상면 프로파일을 따라 배치되어, 오목부(concave portion)들을 포함하는 상면을 갖는 제1 버퍼 패턴; 상기 제1 버퍼 패턴의 상기 상면의 상기 오목부들을 채우는 제1 부분들을 적어도 포함하는 제2 버퍼 패턴; 및 상기 제1 버퍼 패턴 및 상기 제2 버퍼 패턴 상에 배치되는 제3 버퍼 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 내 소자 분리 영역에 의해 정의되는 활성 영역들; 상기 기판에 매립되어 제1 방향으로 연장되고, 상기 기판의 상면보다 낮은 레벨에 배치되는 워드라인들; 상기 기판에 매립되며, 상기 워드라인들 상에 배치되고, 상기 기판의 상부면보다 낮은 레벨에 위치하는 상부면을 갖는 캡핑 패턴들; 및 상기 소자 분리 영역, 상기 활성 영역들 및 상기 캡핑 패턴들 상의 버퍼 구조물;을 포함할 수 있다. 상기 버퍼 구조물은, 상기 활성 영역들 및 상기 소자 분리 영역 상에 배치되는 제1 영역, 및 상기 캡핑 패턴들 상에 배치되는 제2 영역을 포함할 수 있다. 상기 제1 영역은 제1 두께를 갖고, 상기 제2 영역은 상기 제1 두께보다 큰 제2 두께를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 내의 활성 영역을 정의하는 소자 분리 영역; 상기 활성 영역을 가로지르며 상기 소자 분리 영역 내로 연장되고, 상기 활성 영역의 상부면 보다 낮은 레벨의 상부면들을 갖는 매립 게이트 구조물들; 상기 매립 게이트 구조물들 및 상기 소자 분리 영역 상에 배치되고, 상기 매립 게이트 구조물들 상에서 오목부들을 포함하는 상면을 갖는 제1 버퍼 패턴; 및 상기 제1 버퍼 패턴의 상기 상면의 상기 오목부들을 채우고, 상기 게이트 구조물들과 수직하게 중첩하는 제1 부분들을 적어도 포함하는 제2 버퍼 패턴을 포함할 수 있다.
스토리지 노드 콘택 홀의 리세스 산포를 개선하고, 스토리지 노트 콘택 홀의 에치량을 감소하여 공정 부담을 감소할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자의 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 확대도이다.
도 8a 내지 도 8e는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1 내지 도 3b를 참조하여, 예시적인 실시예들에 따른 반도체 소자에 대해 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 2a 및 도 2b는 도 1에 도시된 반도체 소자를 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 방향을 따라 절단한 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자의 부분 확대도이다. 도 3a 및 도 3b는 도 2a의 'A' 영역을 확대한 것이다.
도 1 내지 도 3b을 참조하면, 예시적인 실시예들에 따른 반도체 소자(1)는 기판(100) 내의 소자 분리 영역(108)에 의해 정의되는 활성 영역들(104), 활성 영역들(104)과 매립 게이트 구조물들(120), 활성 영역들(104), 소자 분리 영역(108) 및 매립 게이트 구조물들(120)을 덮는 버퍼 구조물(130), 및 활성 영역들(104)과 연결되는 비트라인 구조물들(160)을 포함할 수 있다. 반도체 소자(1)는 비트라인 구조물들(160) 사이에 배치되는 스토리지 노트 콘택들(184) 및 스토리지 노트 콘택들 (184)과 접촉하는 커패시터 구조물(190)을 더 포함할 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼, 에피텍셜층, 에피텍셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
반도체 소자(1)의 디자인 룰이 감소함에 따라, 활성 영역(104)은 도 1에 도시된 바와 같이, 사선의 바(bar) 형태로 배치될 수 있다. 활성 영역(104)은 x 방향 또는 y 방향에 대하여 일정한 각도로 경사지게 배치되고, 동일한 간격으로 반복적으로 다수 배열될 수 있다. 활성 영역(104)의 경사진 배열에 의해 이웃하는 활성 영역(104) 사이의 이격거리를 확보하면서 기판(100)의 단위면적당 셀 밀도를 높일 수 있다. 복수 개의 활성 영역들(104) 중 하나의 활성 영역의 중심은, 다른 하나의 활성 영역의 밑단부와 인접하도록 배치될 수 있다.
활성 영역(104)은 기판(100)의 상면으로부터 소정 깊이의 불순물 영역들(105)을 포함할 수 있다. 불순물 영역들(105)은 서로 이격될 수 있다. 불순물 영역들(105)은 워드 라인에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(104)을 가로지르는 두 개의 워드라인들 사이에는 드레인 영역이 형성될 수 있으며, 두 개의 워드라인들의 바깥쪽에는 소스 영역이 각각 형성될 수 있다.
소자 분리 영역(108)은 기판(100)에서 활성 영역(104)을 정의할 수 있다. 소자 분리 영역(108)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리 영역(108)은 기판(100)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자 분리 영역(108)은 절연 물질로 이루어질 수 있다. 소자 분리 영역(108)은 예를 들어, 산화물, 질화물 또는 이들의 조합일 수 있다.
매립 게이트 구조물(120)은 활성 영역(104)을 가로질러 x 방향을 따라 연장될 수 있다. 인접하는 매립 게이트 구조물들(120)은 하나의 활성 영역(104)을 가로지르도록 배치될 수 있다. 매립 게이트 구조물들(120)은 복수 개로 서로 평행하게 연장될 수 있으며, 복수의 게이트 구조물들(120)은 등 간격으로 평행하게 배치될 수 있다. 매립 게이트 구조물(120)은 기판(100)에 형성된 트렌치(121) 내부에 기판(100)의 상면보다 낮은 레벨로 배치될 수 있다.
매립 게이트 구조물(120)은 게이트 절연막(122), 하부 패턴(124), 상부 패턴(126) 및 캡핑 패턴(128)을 포함할 수 있다.
게이트 절연막(122)은 트렌치(121)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 절연막(122)은 트렌치(121)의 바닥면 및 내측벽을 컨포멀하게 덮을 수 있다. 게이트 절연막(122)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 게이트 절연막(122)은 활성 영역(104)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
하부 패턴(124) 및 상부 패턴(126)은 x 방향을 따라 연장하는 라인 형상으로 제공되어 워드라인(word line)을 구성할 수 있다. 하부 패턴(124) 및 상부 패턴(126)은 서로 다른 도전성 물질로 형성될 수 있다. 하부 패턴 (124) 및 상부 패턴(126)은 각각 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 상부 패턴(126)은 P형 또는 N형 불순물로 도핑된 다결정 실리콘을 포함하는 반도체 패턴일 수 있고, 하부 패턴(124)은 금속 및 금속 질화물 중 적어도 하나를 포함하는 금속 패턴일 수 있다.
매립 게이트 구조물(120)은 하부 패턴(124) 및 게이트 절연막(122) 사이에 절연 라이너(125)를 더 포함할 수도 있다. 절연 라이너(125)는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(128)은 상부 패턴(126)의 상부에서 트렌치(121)를 채우도록 배치될 수 있다. 캡핑 패턴(128)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
캡핑 패턴(128)의 상면은 활성 영역들(104) 및 소자 분리 영역(108)의 상면보다 낮은 레벨에 배치될 수 있다(도 8c 참조). 이로 인해, 버퍼 구조물(130)의 하면은, 활성 영역들(104), 소자 분리 영역(108) 및 매립 게이트 구조물(120)의 상면 프로파일을 따라, 예를 들어 물결 모양을 가질 수 있다(도 8e 참조).
버퍼 구조물(130)은 제1 버퍼 패턴(134), 제2 버퍼 패턴(135) 및 제3 버퍼 패턴(136)을 포함할 수 있다.
제1 버퍼 패턴(134)은 활성 영역들(104), 소자 분리 영역(108) 및 매립 게이트 구조물(120)의 상면 프로파일을 따라, 활성 영역들(104), 소자 분리 영역(108) 및 매립 게이트 구조물(120)의 상면을 덮도록 배치될 수 있다. 활성 영역들(104) 및 소자 분리 영역(108)의 상면과 매립 게이트 구조물(120)의 상면은 서로 다른 레벨에 배치될 수 있다. 활성 영역들(104)과 소자 분리 영역(108)의 상면은 매립 게이트 구조물(120)의 상면보다 높은 레벨에 배치될 수 있다. 이에 따라, 활성 영역들(104), 소자 분리 영역(108) 및 매립 게이트 구조물(120)의 상면 프로파일을 따라 배치되는 제1 버퍼 패턴(134)은, 도 2, 도 3a 및 도 3b에 도시된 바와 같은 물결 형상을 가질 수 있다. 제1 버퍼 패턴(134)의 형상은 이에 한정되지 않으며, 매립 게이트 구조물(120) 사이의 간격, 상면 레벨 등에 따라 달라질 수 있다.
제2 버퍼 패턴들(135)은 제1 버퍼 패턴(134)의 상면 상에 배치될 수 있다. 연속된 층상 구조를 갖는 제1 및 제3 버퍼 패턴들(134, 136)과 달리, 복수의 제2 버퍼 패턴들(135)은 서로 이격 배치될 수 있다. 제2 버퍼 패턴들(135)은 매립 게이트 구조물들(120)과 수직하게 중첩되도록 배치될 수 있다. 제2 버퍼 패턴들(135)은 캡핑 패턴(128) 상에 배치되어, 예를 들어, x 방향으로 연장될 수 있다. 제2 버퍼 패턴들(135)은 제1 버퍼 패턴(134)의 상면의 오목부(concave portion)(CP)를 채우도록 배치될 수 있다. 제2 버퍼 패턴들(135)은 서로 이격되어 배치될 수 있다. 예시적인 실시예에서, 제2 버퍼 패턴들(135)의 상면은 제1 버퍼 패턴(134)의 최상부와 동일한 레벨에서 실질적으로 평평한 형상을 가질 수 있다(도 3a). 다른 실시예에서, 제2 버퍼 패턴(135b)의 상면은 굴곡진 형상을 가질 수 있다(도 3b). 예를 들어, 제2 버퍼 패턴(135b)의 상면은 제1 버퍼 패턴(134)의 형상 프로파일을 따라, 제1 버퍼 패턴(134)의 오목부(CP) 상에서 상대적으로 낮은 레벨을 가질 수 있다. 제2 버퍼 패턴들(135)의 형상은 이에 한정되지 않으며, 제1 버퍼 패턴의 형상, 두께 등에 따라 달라질 수 있다.
제3 버퍼 패턴(136)은 제1 및 제2 버퍼 패턴들(134, 135) 상에 배치될 수 있다. 제3 버퍼 패턴(136)은 제1 및 제2 버퍼 패턴들(134, 135)의 상면 프로파일을 따라 형성될 수 있다. 예를 들어, 제3 버퍼 패턴(136)은 실질적으로 평면 형상을 가질 수도 있고(도 3a), 제3 버퍼 패턴(136b)은 굴곡진 형상을 가질 수도 있다(도 3b). 제3 버퍼 패턴(136)의 두께는 제1 및 제2 버퍼 패턴들(134, 135)의 두께보다 작을 수 있다. 다만, 제3 버퍼 패턴(136)의 두께는 이에 한정되지 않으며, 제1 및 제2 버퍼 패턴들(134, 135)과 실질적으로 동일하거나, 큰 두께를 가질 수 있다.
제1 내지 제3 버퍼 패턴들(134, 135, 136)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 제1 및 제3 버퍼 패턴(134, 136)은 실리콘 산화물을 포함하고, 제2 버퍼 패턴들(135)은 실리콘 질화물을 포함할 수 있다.
버퍼 구조물(130)은 제1 버퍼 패턴(134) 및 제3 버퍼 패턴(136)이 적층된 제1 영역, 및 제1 내지 제3 버퍼 패턴들(134, 135, 136)이 순차적으로 적층된 제2 영역을 포함할 수 있다. 버퍼 구조물(130)의 제1 영역은 활성 영역(104) 및 소자 분리 영역(108) 상에 배치되고, 버퍼 구조물(130)의 제2 영역은 매립 게이트 구조물(120) 상에 배치될 수 있다. 예시적인 실시예에서, 활성 영역(104) 및 소자 분리 영역(108) 상에는 두 산화물 층들이 적층되고, 매립 게이트 구조물(120) 상에는 산화물층, 질화물층 및 산화물층이 순차적으로 적층될 수 있다. 제1 영역에서 버퍼 구조물(130)은 제1 두께를 가지고, 제2 영역에서 버퍼 구조물(130)은 제1 두께보다 큰 제2 두께를 가질 수 있다.
제1 내지 제3 버퍼 패턴들(134, 135, 136)이 상술한 구조 및 재료를 포함함으로써, 스토리지 노드 콘택(184)의 리세스 산포가 향상될 수 있다. 이와 같은 효과에 대해서는, 후술하는 제조 공정 중의 도 9b 등에서 상세히 설명하기로 한다.
비트라인 구조물(160)은 활성 영역들(104) 상에서 y 방향으로 연장되어, 복수의 활성 영역들(104)과 연결될 수 있다. 비트라인 구조물(160)은 예를 들어, 매립 게이트 구조물(120)과 수직한 방향으로 연장될 수 있다.
비트라인 구조물(160)은 비트라인(BL) 및 비트라인 캡핑 패턴(BLC)을 포함할 수 있다. 비트라인(BL)은 제1 도전 패턴(142a), 제3 도전 패턴(144) 및 제4 도전 패턴(146)이 차례로 적층된 제1 부분과, 제2 도전 패턴(142b), 제3 도전 패턴(144) 및 제4 도전 패턴(146)이 차례로 적층된 제2 부분을 포함할 수 있다. 비트라인 캡핑 패턴(BLC)은 제4 도전 패턴(146) 상에 배치될 수 있다.
제1 도전 패턴(142a)은 버퍼 구조물(130)의 제3 버퍼 패턴(136) 상에 배치될 수 있다. 제2 도전 패턴(142b)은 활성 영역(104) 상에 배치되어, 활성 영역(104)과 접할 수 있다. 비트라인은 제2 도전 패턴(142b)을 통해 활성 영역(104)과 전기적으로 연결될 수 있다. 제2 도전 패턴(142b)은 비트라인 콘택 패턴을 구성할 수 있다. 제2 도전 패턴(142b)의 하면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 제2 도전 패턴(142b)은 기판(100) 내에 형성되어 활성 영역(104)을 노출시키는 비트라인 콘택 홀(CH) 내에 국소적으로 배치될 수 있다.
제1 및 제2 도전 패턴들(142a, 142b)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제3 도전 패턴(144)은 금속-반도체 화합물을 포함할 수 있다. 금속-반도체 화합물은 예를 들어, 제1 및 제2 도전 패턴들(142a, 142b)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제4 도전 패턴(146)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 제4 도전 패턴(146) 상에 차례로 적층된 제1 캡핑 패턴(161), 제2 캡핑 패턴(162), 및 제3 캡핑 패턴(163)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(161, 162, 163)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(161, 162, 163)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(162)의 두께는 제1 캡핑 패턴(161)의 두께 및 제3 캡핑 패턴(163)의 두께보다 각각 작을 수 있다. 비트라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물(170)은 비트라인 구조물들(160) 각각의 양 측벽 상에 배치되어 y 방향으로 연장될 수 있다. 스페이서 구조물(170)은 비트라인 구조물(160)과 스토리지 노드 콘택(184)의 사이에 배치될 수 있다. 스페이서 구조물(170)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BLC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(160)의 양측에 배치된 한 쌍의 스페이서 구조물들(170)은 비트라인 구조물(160)을 기준으로 비대칭적인 형상을 가질 수 있다.
스페이서 구조물(170)은 각각 복수의 스페이서 층들을 포함할 수 있다. 예시적인 실시예에서, 스페이서 구조물(170)은 비트라인 구조물(160)의 측벽 및 상부면을 덮는 제1 스페이서(170a), 비트라인 콘택 홀(CH)의 적어도 일부를 채우는 제2 스페이서(170b), 비트라인 구조물(160)의 측벽을 덮고 제1 스페이서(170a) 상에 순차적으로 적층되는 제3 및 제4 스페이서들(170c, 170d)을 포함할 수 있다. 다만, 스페이서 구조물(170)을 구성하는 스페이서들의 개수, 형상 등은 이에 한정되지 않는다. 예를 들어, 실시예들에 따라, 스페이서 구조물(170)은 에어 스페이서를 더 포함할 수도 있다.
스토리지 노드 콘택(184)은 활성 영역(104)에 연결될 수 있다. 스토리지 노드 콘택(184)은 비트라인 구조물들(160) 사이 및 매립 게이트 구조물들(120) 사이에 배치될 수 있다. 스토리지 노드 콘택(184)은 버퍼 구조물(130)을 관통하여, 활성 영역(104)과 연결될 수 있다. 스토리지 노드 콘택(184)은 활성 영역(104)과 직접 접촉할 수 있다.
스토리지 노드 콘택(184)의 하면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있고, 스토리지 노드 콘택(184)의 상면은 비트라인 구조물들(160)의 상면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(184)은 스페이서 구조물(170)에 의해 제2 도전 패턴(142b)과 절연될 수 있다.
스토리지 노드 콘택(184)은 복수의 층을 포함할 수 있다. 예를 들어, 스토리지 노트 콘택(184)은 하부 도전 패턴, 금속-반도체 화합물층 및 상부 도전 패턴이 차례로 적층되어 형성될 수 있다.
하부 도전 패턴 및 상부 도전 패턴은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
금속-반도체 화합물층은 상부 도전 패턴과 하부 도전 패턴 사이에 배치될 수 있다. 금속-반도체 화합물층은 예를 들어, 하부 도전 패턴이 반도체 물질을 포함하는 경우, 하부 도전 패턴의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물층은 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물층은 생략되는 것도 가능하다.
스토리지 노드 콘택들(184) 사이에는 상부 절연 패턴(186)이 배치되어, 이웃하는 스토리지 노드 콘택들(184)을 분리할 수 있다. 상부 절연 패턴(186)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
반도체 소자(1)는 펜스 절연 패턴들(180)을 더 포함할 수 있다. 펜스 절연 패턴들(180)은 스토리지 노드 콘택(184) 사이에 배치될 수 있다. 펜스 절연 패턴들(180)은 버퍼 구조물(130)의 일부를 리세스할 수 있다. 일 실시예로서, 도 2a를 참조하면, 펜스 절연 패턴들(180)은 버퍼 구조물(130)의 제2 및 제3 버퍼 패턴들(135, 136)을 관통하고, 제1 버퍼 패턴(134)과 접촉하도록 배치될 수 있다. 다른 실시예에서, 도 2b를 참조하면, 펜스 절연 패턴들(180a)은 버퍼 구조물(130a)의 제3 버퍼 패턴(136)을 관통하고, 제2 버퍼 패턴(135)과 접촉하도록 배치될 수 있다. 펜스 절연 패턴들(180)은 이웃하는 스토리지 노드 콘택(184)들을 분리할 수 있다. 펜스 절연 패턴들(180)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
커패시터 구조물(190)은 하부 전극(190a), 커패시터 유전막(190b) 및 상부 전극(190c)을 포함할 수 있다. 커패시터 구조물(190)은 하부 전극(190a)과 상부 전극(190c) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(190b) 내에 전하를 저장할 수 있다. 커패시터 구조물(190)은 스토리지 노드 콘택(184)과 접속되어, 활성 영역(104)과 전기적으로 접속될 수 있다.
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 4 내지 도 7은 도 3에 대응하는 영역을 도시한다.
도 4 내지 도 7의 실시예에서, 앞선 도 1 내지 도 3과 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다. 도 4 내지 도 7의 실시예에서, 앞선 도 1 내지 도 3과 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 내지 도 3과 다른 실시예를 설명하기 위한 것이며, 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 4 내지 도 7의 실시예는, 버퍼 구조물의 구조에 있어서, 도 1 내지 도 3의 실시예와 차이가 있다.
도 4를 참조하면, 버퍼 구조물(130c)은 제1 버퍼 패턴(134c) 및 제2 버퍼 패턴들(135c)을 포함할 수 있다. 버퍼 구조물(130c)은 제3 버퍼 패턴을 포함하지 않는다는 점에서, 도 3b의 실시예와 차이가 있다. 제1 버퍼 패턴(134c)은 활성 영역(104), 소자 분리 영역(108) 및 매립 게이트 구조물(도 2a 등의 120)의 상면 프로파일을 따라 상면을 덮도록 배치될 수 있다. 제2 버퍼 패턴들(135c)은 제1 버퍼 패턴(134c)의 상면 프로파일을 따라 상면의 오목부를 덮도록 배치될 수 있다. 복수의 제2 버퍼 패턴들(135c)은 서로 이격 배치될 수 있다.
도 5를 참조하면, 버퍼 구조물(130d)은 제1 버퍼 패턴(134d)을 포함할 수 있다. 버퍼 구조물(130d)은 제1 버퍼 패턴(134d)의 단일 층을 포함한다는 점에서, 도 3b의 실시예와 차이가 있다. 제1 버퍼 패턴(134d)은 활성 영역(104), 소자 분리 영역(108) 및 매립 게이트 구조물(도 2a 등의 120)의 상면 프로파일을 따라 상면을 덮도록 배치될 수 있다. 도 3b에서 제1 버퍼 패턴(134b)이 실질적으로 동일한 두께를 갖는 반면, 도 5의 실시예에서 제1 버퍼 패턴(134d)은 균일하지 않은 두께를 가질 수 있다. 예시적인 실시예에서, 제1 버퍼 패턴(134d)은 소자 분리 영역(108) 상에서 최소 두께를 갖고, 매립 게이트 구조물(도 2a 등의 120)의 캡핑 패턴(128) 상에서 최대 두께를 가질 수 있다.
도 4 및 도 5에서는 버퍼 구조물(130c, 130d)의 상면이 굴곡진 형상을 갖는 실시예가 도시되어 있으나, 이에 한정되지 않는다. 도 4 및 도 5의 실시예에서도 버퍼 구조물의 상면은 도 3a와 같이 실질적으로 평면 형상을 가질 수 있다.
도 6을 참조하면, 제2 버퍼 패턴(135e)은 연속된 층상 구조를 가질 수 있다. 제2 버퍼 패턴(135e)은 소자 분리 영역(108)과 매립 게이트 구조물(도 2a 등의 120)의 캡핑 패턴(128) 상에서 연속적으로 배치될 수 있다. 도 6의 실시예에서, 제2 버퍼 패턴(135e)이 소자 분리 영역(108) 상에 배치되는 부분을 포함한다는 점을 제외하고는, 도 3b의 실시예와 실질적으로 동일하거나 유사할 수 있다. 제2 버퍼 패턴(135e)은 제1 버퍼 패턴(134e)의 오목부들을 채우는 제1 부분들, 및 제1 버퍼 패턴(134e) 상에 배치되며 제1 부분들을 연결하는 제2 부분들을 포함할 수 있다. 제2 부분들은, 활성 영역들(도 2a 등의 104) 및 소자 분리 영역(108) 상에 배치되는 제1 버퍼 패턴(134e) 상에 배치될 수 있다. 제2 버퍼 패턴(135e)의 제2 부분의 두께는, 제2 버퍼 패턴(135e)의 제1 부분의 두께보다 작을 수 있다.
도 6에서는 도 3b의 실시예에서 제2 버퍼 패턴(135e)이 변형된 구조를 도시하였으나, 이에 한정되지 않는다. 도 3a의 실시예도, 소자 분리 영역(108) 상에 제2 버퍼 패턴(135)이 일부 잔존하는 구조를 갖도록 변형될 수 있다.
도 7을 참조하면, 제2 버퍼 패턴(135f)은 연속된 층상 구조를 가질 수 있다. 제2 버퍼 패턴(135f)은 소자 분리 영역(108)과 매립 게이트 구조물(도 2a 등의 120)의 캡핑 패턴(128) 상에서 연속적으로 배치될 수 있다. 도 7의 실시예에서, 제2 버퍼 패턴(135f)이 소자 분리 영역(108) 상에 배치되는 부분을 포함한다는 점을 제외하고는, 도 4의 실시예와 실질적으로 동일하거나 유사할 수 있다. 제2 버퍼 패턴(135f)은 제1 버퍼 패턴(134f)의 오목부들을 채우는 제1 부분들, 및 제1 버퍼 패턴(134f) 상에 배치되며 제1 부분들을 연결하는 제2 부분들을 포함할 수 있다. 제2 부분들은, 활성 영역들(도 2a 등의 104) 및 소자 분리 영역(108) 상에 배치되는 제1 버퍼 패턴(134f) 상에 배치될 수 있다. 제2 버퍼 패턴(135f)의 제2 부분의 두께는, 제2 버퍼 패턴(135f)의 제1 부분의 두께보다 작을 수 있다.
도 2a 및 도 2b와 함께, 상술한 도 3a 내지 도 7을 참조하면, 비트라인(BL)의 제2 도전 패턴(142b)이 배치된 비트라인 콘택 홀(CH)은, x 방향 및 y 방향에서, 질화물을 포함하는 제2 버퍼 패턴(135, 135a, 135b, 135c, 135e. 135f)과 거의 접촉하지 않을 수 있다.
도 2a 및 도 2b의 Ⅰ-Ⅰ' 단면도를 참조하면, 제2 도전 패턴(142b)은 비트라인 콘택 홀(CH) 내부에서 활성 영역(104) 상에 배치될 수 있다. 비트라인 콘택 홀(CH)에 x 방향으로 인접하는 버퍼 구조물은, 산화물을 포함하는 제1 버퍼 패턴(134) 및 제3 버퍼 패턴(136)을 포함할 수 있다. 비트라인 콘택 홀(CH)에 x 방향으로 인접하는 버퍼 구조물은, 제1 및 제3 버퍼 패턴들(134, 136) 사이에 질화물을 포함하는 제2 버퍼 패턴(135 등)을 포함하지 않을 수 있다. 제2 버퍼 패턴(135 등)은 활성 영역(104) 및 소자 분리 영역(108) 상에는 배치되지 않고, 매립 게이트 구조물들(120)의 캡핑 패턴(128) 상에만 배치될 수 있다. 비트라인 콘택 홀(CH)은, 인접하는 매립 게이트 구조물들(120) 사이의 활성 영역(104) 및 소자 분리 영역(108)에 형성되므로, 제2 도전 패턴(142b)은 x 방향에서 질화물을 포함하는 제2 버퍼 패턴(135 등)과 인접하지 않을 수 있다.
도 2a 및 도 2b의 Ⅲ-Ⅲ' 단면도 및 도 3a 내지 도 7을 함께 참조하면, 제2 도전 패턴(142b)은 y 방향에서 비트라인 콘택 홀(CH)을 채우는 부분을 포함할 수 있다. 제2 도전 패턴(142b)이 질화물을 포함하는 제2 버퍼 패턴(135 등)과 접촉하는 면적은, 산화물을 포함하는 제1 및 제3 버퍼 패턴들(134, 136)과 접촉하는 면적에 비해 작을 수 있다. 예시적인 실시예에서, 제2 도전 패턴(142b)은 y 방향에서 제2 버퍼 패턴(135 등)과 실질적으로 접촉하지 않을 수 있다.
상술한 바와 같이, 제2 도전 패턴(142b)이 배치되는 비트라인 콘택 홀(CH)은, x 방향 및 y 방향에서 질화물을 포함하는 제2 버퍼 패턴(135 등)과 실질적으로 접촉하지 않거나, 산화물을 포함하는 제1 및 제3 버퍼 패턴들(134, 136)에 비해 좁은 면적에서만 접촉할 수 있다. 제2 도전 패턴(142b) 및 인접한 버퍼 구조물(130)이 이와 같은 구조를 가짐으로써, 스토리지 노트 콘택(184)의 하부 리세스 산포가 개선될 수 있다.
리세스 산포의 개선은, 후술하는 제2 도전 패턴(142b)의 제조 공정을 함께 참조하여 설명될 수 있다. 제2 도전 패턴(142b)은, 비트라인 콘택 홀(CH) 전체를 다결정 실리콘 등으로 채운 뒤(도 9a 참조), 활성 영역(104) 상에 배치된 부분을 제외한 나머지 부분을 식각함으로써 형성될 수 있다(도 9b 참조). 다결정 실리콘의 식각 조건에 의해, 질화물은 함께 식각될 수 있으나, 산화물은 식각되지 않을 수 있다. 따라서, 비트라인 콘택 홀(CH)에 인접하는 버퍼 구조물이 질화물을 포함하는 제2 버퍼 패턴(135 등)을 포함하는 경우, 제2 도전 패턴(142b)을 형성하기 위한 다결정 실리콘 식각 공정에 의해, 제2 버퍼 패턴(135 등)이 함께 식각되어, 버퍼 구조물이 무너질 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 소자(1)는, 비트라인 콘택 홀(CH)이 질화물을 포함하는 제2 버퍼 패턴(135 등)과 실질적으로 접촉하지 않거나, 좁은 면적에서만 접촉할 수 있다. 비트라인 콘택 홀(CH)은 대부분의 영역에서 산화물을 포함하는 제1 및 제3 버퍼 패턴들(134, 136)과 접촉할 수 있다. 따라서, 비트라인 콘택 홀(CH) 내부에 형성된 다결정 실리콘의 식각 공정에 의해, 버퍼 구조물의 무너짐이 발생하지 않을 수 있다.
도 8a 내지 도 8e 및 도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 8a 내지 도 8e는 버퍼 구조물(130)을 형성하기까지의 공정이고, 도 9a 내지 도 9f는 비트라인 구조물(160) 및 스토리지 노트 콘택(184)을 형성하는 공정 등을 도시한 것이다.
도 8a를 참조하면, 기판(100) 상에 마스크층(MO)을 형성한 뒤, 기판(100) 상에 소자 분리 영역(108)을 형성하여 활성 영역(104)을 정의할 수 있다. 기판(100)에 소자 분리 트렌치를 형성할 수 있으며, 소자 분리 영역(108)은 소자 분리 트렌치를 채울 수 있다. 평면적으로, 활성 영역(104)은 x 방향 또는 y 방향에 대하여 일정한 각도로 경사지게 배치된 길쭉한 바(bar) 형태일 수 있다. 소자 분리 영역(108)을 이온 주입 마스크로 이용하여 이온 주입 공정을 진행하여, 활성 영역(104)의 상부에 불순물 영역들을 형성할 수 있더.
활성 영역(104) 및 소자 분리 영역(108)을 패터닝하여 트렌치(121)를 형성할 수 있다. 인접한 두 개의 트렌치(121)가 활성 영역(104)을 가로지를 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(122)을 트렌치(121) 내면, 마스크층(MO)의 상면 및 소자 분리 영역(108)의 상면 상에 실질적으로 컨포멀한 두꼐로 형성할 수 있다. 이어서, 하부 패턴(124) 및 상부 패턴(126)을 트렌치(121)를 채우도록 형성할 수 있다. 상부 패턴(126)의 상부를 일부 에칭하여 워드라인을 형성할 수 있다. 워드라인의 상면은 활성 영역(104)의 상면보다 낮도록 리세스될 수 있다. 이어서, 활성 영역들(104) 및 소자 분리 영역(108) 상에 캡핑 패턴(128)을 적층할 수 있다. 캡핑 패턴(128)은 트렌치(121)를 채우고, 활성 영역들(104) 및 소자 분리 영역(108)의 상면을 덮도록 형성될 수 있다. 실시예들에 따라, 게이트 절연막(122) 형성 후 하부 패턴(124) 형성 전에, 게이트 절연막(122) 상에 절연 라이너(125)를 추가로 형성할 수도 있다.
도 8b를 참조하면, 캡핑 패턴(128)이 에칭될 수 있다. 활성 영역들(104) 및 소자 분리 영역(108)의 상면보다 높은 레벨까지 형성된 캡핑 패턴(128)을, 활성 영역(104)의 상면보다 낮은 레벨까지 에칭할 수 있다. 이와 함께, 마스크층(MO)의 상면 및 소자 분리 영역(108)의 상면에 형성되어 있던 게이트 절연막(122)도 에칭될 수 있다.
도 8c를 참조하면, 마스크층(MO)이 에칭될 수 있다. 마스크층(MO)이 에칭에 의해 제거되어, 활성 영역(104) 및 소자 분리 영역(108)의 상면이 노출될 수 있다. 활성 영역(104) 및 소자 분리 영역(108)의 상면은 캡핑 패턴(128)의 상면보다 높은 레벨에 위치할 수 있다.
마스크층(MO)의 에칭과 함께, 트렌치(121) 내면에 형성된 게이트 절연막(122)의 상부가 일부 에칭될 수 있다. 그 결과, 게이트 절연막(122)은 상부에서 두께가 점차 얇아지는 형상을 가질 수 있다.
도 8d를 참조하면, 활성 영역들(104) 및 소자 분리 영역(108) 상에 제1 버퍼 패턴(134) 및 제2 버퍼 패턴(135)을 순차적으로 적층할 수 있다. 제1 및 제2 버퍼 패턴들(134, 135)은 활성 영역들(104) 및 소자 분리 영역(108)의 상면 프로파일을 따라 형성될 수 있다. 앞선 도 8c에서 설명한 바와 같이, 활성 영역(104) 및 소자 분리 영역(108)의 상면은 캡핑 패턴(128)의 상면보다 높은 레벨에 배치될 수 있다. 제1 버퍼 패턴(134)은 구성 요소의 레벨 차이에 따른 프로파일에 상응하는 형상으로 형성될 수 있다. 제1 버퍼 패턴(134)의 상면은 오목부(CP)를 포함할 수 있다. 제2 버퍼 패턴들(135)은 제1 버퍼 패턴(134)의 프로파일에 상응하는 형상으로 형성될 수 있다. 제1 버퍼 패턴(134)은 실리콘 산화물을 포함하고, 제2 버퍼 패턴들(135)은 실리콘 질화물을 형성할 수 있다.
도 8e를 참조하면, 제2 버퍼 패턴들(135)을 평탄화할 수 있다. 예를 들어, 제2 버퍼 패턴들(135)을 화학적 기계적 연마(CMP)할 수 있다.예시적인 실시예에서, 제1 버퍼 패턴(134)의 최상부보다 높은 레벨에 형성된 제2 버퍼 패턴들(135)은 제거되고, 제2 버퍼 패턴들(135)은 제1 버퍼 패턴(134)의 상면의 오목부(CP)에만 남아있을 수 있다. 제2 버퍼 패턴들(135)은 서로 이격 배치될 수 있다. 다만, 제2 버퍼 패턴(135)의 형상은 이에 한정되지 않는다. 다른 실시예에서, 제2 버퍼 패턴(135)은 활성 영역들(104) 및 소자 분리 영역(108) 상에 배치되는 부분을 포함할 수 있다. 그 결과, 제2 버퍼 패턴(135)은 상술한 도 6 또는 도 7과 같은 형상을 가질 수도 있다.
제1 버퍼 패턴(134)의 상면과 제2 버퍼 패턴들(135)의 상면은 실질적으로 공면(coplanar)을 이룰 수 있으나, 이에 한정되지 않는다. 실시예들에 따라, 제2 버퍼 패턴들(135)의 상면은 제1 버퍼 패턴(134)의 오목부(CP) 상에서 상대적으로 낮은 레벨을 가져, 상술한 도 3b와 같은 형상을 가질 수도 있다.
이어서, 제1 및 제2 버퍼 패턴들(134, 135) 상에 제3 버퍼 패턴(136)을 형성할 수 있다. 제3 버퍼 패턴(136)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 제3 버퍼 패턴(136)은 제1 및 제2 버퍼 패턴들(134, 135) 보다 작은 두께를 가질 수 있으나, 제3 버퍼 패턴(136)의 두께는 이에 한정되는 것은 아니다.
도 8a 내지 도 8e의 공정에 의해, 소자 분리 영역(108) 및 활성 영역들(104) 상에 제1 내지 제3 버퍼 패턴들(134, 135, 136)을 포함하는 버퍼 구조물(130)이 형성될 수 있다. 제1 버퍼 패턴(134)은 매립 게이트 구조물(120) 상에서 오목부(CP)를 갖고, 제2 버퍼 패턴들(135)은 제1 버퍼 패턴(134)의 오목부(CP)를 채우도록 형성될 수 있다. 따라서, 제2 버퍼 패턴들(135)은 매립 게이트 구조물(120) 상에만 형성될 수 있으며, 활성 영역(104) 및 소자 분리 영역(108) 상에는 형성되지 않을 수 있다. 제1 및 제3 버퍼 패턴들(134, 136)이 실리콘 산화물을 포함하고, 제2 버퍼 패턴들(135)이 실리콘 질화물을 포함할 수 있다. 실리콘 질화물을 포함하는 제2 버퍼 패턴들(135)은 매립 게이트 구조물(120) 상에만 형성될 수 있다.
도 8d 및 도 8e에 도시된 실시예에서, 버퍼 구조물(130)은 제1 내지 제3 버퍼 패턴들(134, 135, 136)을 포함하나, 이에 한정되지 않는다.
일 실시예에서, 도 8e의 공정에서 제2 버퍼 패턴들(135)을 평탄화한 이후, 제3 버퍼 패턴(136)을 형성하는 공정이 생략될 수 있다. 이 경우, 버퍼 구조물(130)은 제1 및 제2 버퍼 패턴들(134, 135)을 포함하며, 도 4에 도시된 반도체 소자가 제조될 수 있다.
다른 실시예에서, 도 8d의 공정에서 제1 버퍼 패턴(134)을 형성하고 제1 버퍼 패턴(134)을 평탄화하여, 버퍼 구조물(130)을 형성할 수도 있다. 즉, 제2 및 제3 버퍼 패턴들(135, 136)을 형성하는 공정이 생략될 수 있다. 이 경우, 버퍼 구조물(130)은 제1 버퍼 패턴(134)의 단일 층으로 형성되어, 도 5에 도시된 반도체 소자가 제조될 수 있다.
다음으로, 도 9a를 참조하면, 제3 버퍼 패턴(136) 상에 제1 도전 패턴(142a)을 형성할 수 있다. 제1 도전 패턴(142a) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행할 수 있다. 식각 공정에 의해, 제1 도전 패턴(142a) 및 제1 내지 제3 버퍼 패턴들(134, 135, 136)의 일부를 식각하여, 활성 영역(104)의 상부를 노출하는 비트라인 콘택 홀(CH)을 형성할 수 있다.
비트라인 콘택 홀(CH)을 채우는 제2 도전 패턴(142b)을 형성할 수 있다. 예시적인 실시예들에서, 비트라인 콘택 홀(CH)을 채우는 예비 제2 도전 패턴(미도시)을 형성한 후, 예비 제2 도전 패턴의 상부를 에치백할 수 있다. 제2 도전 패턴(142b)은 제1 도전 패턴(142a)의 상면과 실질적으로 동일한 레벨에 위치하는 상면을 가질 수 있다.
제1 및 제2 도전 패턴들(142a, 142b)은 예를 들어, 불순물이 도핑된 다결정 실리콘을 포함할 수 있다. 제1 및 제2 도전 패턴들(142a, 142b)은 서로 병합될 수도 있다.
이어서, 식각 마스크를 제거한 후, 제1 및 제2 도전 패턴들(142a, 142b) 상에 제3 도전 패턴(144), 제4 도전 패턴(146), 제1 캡핑 패턴(161), 제2 캡핑 패턴(162) 및 제3 캡핑 패턴(163)을 순차적으로 형성할 수 있다.
제1 및 제2 도전 패턴들(142a, 142b)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제3 도전 패턴(142c)은 금속-반도체 화합물을 포함할 수 있다. 제4 도전 패턴(142d)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
제1 내지 제3 캡핑 패턴들(161, 162, 163)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(161, 162, 163)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 비트라인 캡핑 패턴(BLC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
도 9a에 도시된 바와 같이, 비트라인 콘택 홀(CH)을 채우는 제2 도전 패턴(142b)은, x 방향 및 y 방향에서, 질화물을 포함하는 제2 버퍼 패턴들(135)과 거의 접촉하지 않을 수 있다. 제2 도전 패턴(142b)은 대부분의 영역에서 산화물을 포함하는 제1 및 제3 버퍼 패턴들(134, 136)과 접촉할 수 있다. 이로 인해, 후 D하는 도 9b의 제2 도전 패턴(142b)의 식각 공정에서, 비트라인 콘택 홀(CH)에 인접하는 버퍼 구조물은 손상되지 않을 수 있다.
도 9b를 참조하면, 제3 캡핑 패턴(163)을 식각하고, 이를 식각 마스크로 사용하여 제2 캡핑 패턴(162), 제1 캡핑 패턴(161), 제4 도전 패턴(146), 제3 도전 패턴(144), 제1 및 제2 도전 패턴들(142a, 142b)을 순차적으로 식각할 수 있다. 이에 따라, 제1 내지 제3 캡핑 패턴들(161, 162, 163)을 포함하는 비트라인 캡핑 패턴(BLC) 및 제1 내지 제4 도전 패턴들(142a, 142b, 144, 146)을 포함하는 비트라인(BL)이 형성될 수 있다.
비트라인(BL)의 형성을 위한 식각 공정에서, 제2 도전 패턴(142b)은 비트라인 콘택 홀(CH) 내의 다결정 실리콘과 같은 반도체 물질을 에칭함으로써 형성될 수 있다. 다결정 실리콘의 에칭 시에, 비트라인 콘택 홀(CH)과 인접한 버퍼 구조물(130)이 손상될 가능성이 있다. 이 경우, 비트라인 콘택 홀(CH)과 인접하는 영역에서, 버퍼 구조물(130)의 무너질 수 있다. 이후 도 9e의 공정에서 형성되는 스토리지 노드 콘택 홀은, 비트라인 콘택 홀(CH)과 인접한 버퍼 구조물(130)을 에칭하여 형성되므로, 버퍼 구조물(130)의 무너짐은 스토리지 노드 콘택 홀의 리세스 산포를 열화시킬 수 있다.
본 발명의 예시적인 실시예들에 따른 버퍼 구조물(130)은 활성 영역(104) 및 소자 분리 영역(108) 상에서 실리콘 질화물을 포함하지 않으므로, 상술한 문제가 해소될 수 있다. 다결정 실리콘의 에칭 공정에서, 실리콘 질화물은 다결정 실리콘과 함께 에칭되기 쉬운 한편, 실리콘 산화물은 다결정 실리콘의 에칭에 영향을 거의 받지 않을 수 있다. 즉, 인접한 비트라인 콘택 홀(CH) 사이의 버퍼 구조물(130)이 실리콘 산화물 층만을 포함하도록 형성하여, 비트라인(BL) 형성 공정에서의 다결정 실리콘의 에칭 시에도, 버퍼 구조물(130)이 무너지는 문제가 발생되지 않을 수 있다. 이로 인해, 후술하는 공정에서 생성되는 스토리지 노드 콘택(184) 형성을 위한 스토리지 노드 콘택 홀의 리세스 산포가 개선될 수 있다.
비트라인 캡핑 패턴(BLC) 및 비트라인(BL)을 포함하는 비트라인 구조물(160)은 예를 들어, y 방향으로 연장될 수 있으며, x 방향으로 복수 개로 형성될 수 있다. 비트라인 구조물(160)은 비트라인 콘택 홀(CH)에 노출되는 활성 영역(104)의 표면과 접촉하면서, y 방향으로 연장될 수 있다.
도 9c를 참조하면, 비트라인 구조물(160)을 덮는 스페이서 구조물(170)을 형성할 수 있따. 스페이서 구조물(170)은 비트라인 구조물(160)의 측벽 및 상부면을 덮는 제1 스페이서(170a), 비트라인 콘택 홀(CH)을 채우는 제2 스페이서(170b), 비트라인 구조물(160)의 측벽을 덮고 제1 스페이서(170a) 상에 순차적으로 적층되는 제3 및 제4 스페이서들(170c, 170d)을 각각 포함할 수 있다.
이어서, 스페이서 구조물(170) 사이의 갭을 매립하면서, 제1 층간 절연막(191)이 형성될 수 있다. 이 후, 스페이서 구조물(170)의 상부면이 노출되도록 제1 층간 절연막(191)을 평탄화할 수 있다. 이 후, 제1 층간 절연막(191) 상에 제2 층간 절연막(192)을 형성할 수 있다. 제1 및 제2 층간 절연막들(191, 192)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 9d를 참조하면, 매립 게이트 구조물들(160) 상에 펜스 절연 패턴(180)을 형성할 수 있다. 펜스 절연 패턴(180)은 제1 및 제2 층간 절연막들(191, 192) 및 버퍼 구조물(130)의 일부를 에칭하고, 에칭된 부분을 절연 물질로 채움으로써 형성될 수 있다. 펜스 절연 패턴(180)은 제1 및 제2 층간 절연막들(191,192)과 제2 및 제3 버퍼 패턴들(135, 136)을 관통하고, 제1 버퍼 패턴(134)의 일부를 리세스하여 형성될 수 있다. 펜스 절연 패턴(180)은 이웃하는 비트라인 구조물들(160) 사이에 형성될 수 있다. 펜스 절연 패턴(180)은 예를 들어, 실리콘 질화물로 형성될 수 있다.
도 9e를 참조하면, 펜스 절연 패턴(180)을 식각 마스크로 사용하여 식각 공정을 수행할 수 있다. 펜스 절연 패턴(180)이 형성되지 않은 영역에서, 제1 및 제2 층간 절연층들, 버퍼 구조물(130) 및 활성 영역(104)의 표면 부위를 식각함으로써, 활성 영역들(104) 및 소자 분리 영역(108)의 표면에 노출된 스토리지 노드 콘택 홀을 형성할 수 있다.
도 9b에서 상술한 바와 같이, 버퍼 구조물(130)은 활성 영역(104) 및 소자 분리 영역(108) 상에 실리콘 질화물을 포함하지 않으므로, 비트라인 구조물(160)을 형성하는 식각 공정에 의해, 버퍼 구조물(160)이 무너지지 않는다. 즉, 버퍼 구조물(130)은 실질적으로 균일한 상부면을 갖는다. 따라서, 이웃하는 비트라인 구조물(160) 사이에 형성된 스토리지 노드 콘택 홀도 균일하게 형성되어, 스토리지 노드 콘택 홀의 리세스 산포가 개선될 수 있다.
또한, 활성 영역(104)은 매립 게이트 구조물들(160)의 상면보다 높은 레벨에 위치하는 상면을 가질 수 있다(도 9d 참조). 따라서, 도 9e에서 스토리지 노드 콘택 홀을 형성하기 위해 필요한 식각량이 감소하여, 공정의 부담이 감소될 수 있다.
도 9f를 참조하면, 스토리지 노드 콘택 홀을 채우면서 비트라인 구조물(160)의 상부면보다 높은 상부면을 갖는 스토리지 노드 콘택들(184)이 형성될 수 있다. 이와 함께, 스토리지 노드 콘택들(184) 사이를 채우는 상부 절연 패턴(186)이 형성될 수 있다.
다시 도 2를 참조하면, 스토리지 노트 콘택들(184)의 상면과 접촉하는 커패시터 구조물(190)을 형성할 수 있다. 스토리지 노드 콘택들(184)의 상부면에 하부 전극(190a)을 형성하고, 하부 전극(190a)과 상부 절연 패턴(186)을 컨포멀하게 덮는 커패시터 유전막(190b)을 형성하고, 커패시터 유전막(190b)을 덮는 상부 전극(190c)을 형성할 수 있다. 이러한 공정을 수행하면, 도 2에 도시된 디램 소자가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 반도체 소자 100: 기판
120: 매립 게이트 구조물 130: 버퍼 구조물
160: 비트라인 구조물 170: 스페이서 구조물
180: 펜스 절연 패턴

Claims (10)

  1. 기판 내 소자 분리 영역에 의해 정의되는 활성 영역들;
    상기 활성 영역들과 교차하도록 제1 방향을 따라 연장되는 트렌치들;
    각각의 상기 트렌치들에 매립되며, 상기 활성 영역들의 상면보다 낮은 레벨에 배치되는 상면을 갖는 매립 게이트 구조물들;
    상기 활성 영역들, 상기 소자 분리 영역 및 상기 매립 게이트 구조물들을 덮는 버퍼 구조물;
    상기 활성 영역들 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 상기 활성 영역들과 연결되는 비트라인 구조물들;
    상기 비트라인 구조물들 사이에 배치되고, 상기 버퍼 구조물을 관통하여 상기 활성 영역들과 접촉하는 스토리지 노드 콘택들; 및
    상기 스토리지 노드 콘택들의 상면과 접촉하는 커패시터 구조물을 포함하되,
    상기 버퍼 구조물은,
    상기 활성 영역들, 상기 소자 분리 영역 및 상기 매립 게이트의 상면 프로파일을 따라 배치되어, 오목부(concave portion)들을 포함하는 상면을 갖는 제1 버퍼 패턴;
    상기 제1 버퍼 패턴의 상기 상면의 상기 오목부들을 채우는 제1 부분들을 적어도 포함하는 제2 버퍼 패턴; 및
    상기 제1 버퍼 패턴 및 상기 제2 버퍼 패턴 상에 배치되는 제3 버퍼 패턴을 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 버퍼 패턴의 상기 상면의 상기 오목부들은, 상기 매립 게이트 구조물들 상에 배치되고,
    상기 제2 버퍼 패턴의 상기 제1 부분들은 상기 매립 게이트 구조물들과 수직하게 중첩하는, 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 버퍼 패턴 및 상기 제3 버퍼 패턴은 실리콘 산화물을 포함하고,
    상기 제2 버퍼 패턴은 실리콘 질화물을 포함하는, 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 버퍼 패턴은, 상기 제1 버퍼 패턴 상에 배치되며 상기 제1 부분들을 연결하는 제2 부분들을 더 포함하는, 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 부분들은 상기 활성 영역들 및 상기 소자 분리 영역의 상면 상에 배치된 상기 제1 버퍼 패턴 상에 배치되는, 반도체 소자.
  6. 기판 내 소자 분리 영역에 의해 정의되는 활성 영역들;
    상기 기판에 매립되어 제1 방향으로 연장되고, 상기 기판의 상면보다 낮은 레벨에 배치되는 워드라인들;
    상기 기판에 매립되며, 상기 워드라인들 상에 배치되고, 상기 기판의 상부면보다 낮은 레벨에 위치하는 상부면을 갖는 캡핑 패턴들; 및
    상기 소자 분리 영역, 상기 활성 영역들 및 상기 캡핑 패턴들 상의 버퍼 구조물;을 포함하되,
    상기 버퍼 구조물은,
    상기 활성 영역들 및 상기 소자 분리 영역 상에 배치되는 제1 영역, 및
    상기 캡핑 패턴들 상에 배치되는 제2 영역을 포함하고,
    상기 제1 영역은 제1 두께를 갖고,
    상기 제2 영역은 상기 제1 두께보다 큰 제2 두께를 갖는, 반도체 소자.
  7. 제6항에 있어서,
    상기 버퍼 구조물의 하면은, 상기 기판 및 상기 캡핑 패턴들의 상면 프로파일에 따른 형상을 갖는, 반도체 소자.
  8. 기판 내의 활성 영역을 정의하는 소자 분리 영역;
    상기 활성 영역을 가로지르며 상기 소자 분리 영역 내로 연장되고, 상기 활성 영역의 상부면 보다 낮은 레벨의 상부면들을 갖는 매립 게이트 구조물들;
    상기 매립 게이트 구조물들 및 상기 소자 분리 영역 상에 배치되고, 상기 매립 게이트 구조물들 상에서 오목부들을 포함하는 상면을 갖는 제1 버퍼 패턴; 및
    상기 제1 버퍼 패턴의 상기 상면의 상기 오목부들을 채우고, 상기 게이트 구조물들과 수직하게 중첩하는 제1 부분들을 적어도 포함하는 제2 버퍼 패턴을 포함하는, 반도체 소자.
  9. 제8항에 있어서,
    각각의 상기 매립 게이트 구조물들은 워드라인 및 상기 워드라인 상의 캐핑 패턴을 포함하고,
    상기 제1 버퍼 패턴은 상기 캐핑 패턴과 접촉하는 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 버퍼 패턴 및 상기 제2 버퍼 패턴 상의 비트라인 구조물을 더 포함하되,
    각각의 상기 제2 버퍼 패턴의 상기 제1 부분들은 제1 방향으로 연장되고,
    각각의 상기 비트라인 구조물은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 반도체 소자.
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