CN116133414A - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN116133414A
CN116133414A CN202210836292.7A CN202210836292A CN116133414A CN 116133414 A CN116133414 A CN 116133414A CN 202210836292 A CN202210836292 A CN 202210836292A CN 116133414 A CN116133414 A CN 116133414A
Authority
CN
China
Prior art keywords
bit line
line structures
impurity regions
disposed
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210836292.7A
Other languages
English (en)
Inventor
朴珍荣
朴相郁
尹铉喆
洪定杓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116133414A publication Critical patent/CN116133414A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了半导体存储器件及其制造方法。一种半导体存储器件包括有源部分，所述有源部分包括第一杂质区域和第二杂质区域并且由器件隔离层限定。字线在所述有源部分上沿第一方向延伸。中间电介质图案覆盖所述字线的顶表面。位线结构在所述字线上方沿与所述第一方向相交的第二方向延伸。接触插塞设置在所述位线结构之间并且连接到所述第二杂质区域。数据存储元件设置在所述接触插塞上。所述中间电介质图案包括覆盖部分，所述覆盖部分覆盖所述字线的所述顶表面并且被埋置在所述衬底中。栅栏部分从所述覆盖部分起在所述位线结构之间延伸。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2021年9月29日向韩国知识产权局提交的韩国专利申请No.10-2021-0129249的优先权，其公开内容通过引用的方式整体并入本文。
技术领域
本发明构思涉及半导体，并且更具体地，涉及半导体存储器件及其制造方法。
背景技术
半导体器件因其小尺寸、多功能和/或低制造成本而广泛用于电子工业。随着半导体器件尺寸变得更小，其复杂性也在增加。当这种情况发生时，半导体器件的图案的线宽不断减小，并且已经开发出能够产生越来越小的线宽的新技术。
发明内容
一种半导体存储器件，包括：多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域。所述有源部分由器件隔离层限定。多条字线在所述有源部分上方沿第一方向延伸。多个中间电介质图案对应地覆盖所述字线的顶表面。多个位线结构在所述字线上沿第二方向延伸。所述第二方向与所述第一方向相交。多个接触插塞设置在所述位线结构之间并且连接到对应的第二杂质区域。多个数据存储元件设置在对应的接触插塞上。每个所述中间电介质图案包括：覆盖部分，所述覆盖部分覆盖所述字线的所述顶表面并且被埋置在所述衬底中；以及多个栅栏部分，所述多个栅栏部分从所述覆盖部分起在所述位线结构之间延伸。
一种半导体存储器件，包括：多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域。所述有源部分均由器件隔离层限定。多条字线在所述有源部分上沿第一方向延伸。多个位线结构被设置在所述字线上沿第二方向延伸。所述第二方向与所述第一方向相交。多个接触插塞设置在所述位线结构之间并且连接到对应的第二杂质区域。多个间隔物设置在所述接触插塞与所述位线结构之间。多个数据存储元件设置在对应的接触插塞上。每个所述位线结构包括多个接触部分，所述多个接触部分埋置在所述衬底的上部并且连接到对应的第一杂质区域。线部分沿所述第二方向延伸并且公共地连接到所述多个接触部分。至少一个所述接触部分的底表面所在的水平高度低于所述间隔物的底表面的水平高度。
一种半导体存储器件，包括：多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域。所述有源部分由器件隔离层限定。多条字线在所述有源部分上沿第一方向延伸。栅极电介质层设置在所述字线与所述有源部分之间。多个中间电介质图案对应地覆盖所述字线的顶表面。多个位线结构在所述字线上沿第二方向延伸。所述第二方向与所述第一方向相交。多个接触插塞设置在所述位线结构之间并且连接到对应的第二杂质区域。多个定位焊盘设置在所述接触插塞上。间隙填充结构填充所述定位焊盘之间的空间。电容器通过所述接触插塞和所述定位焊盘连接到所述第二杂质区域。每个所述中间电介质图案包括覆盖部分，所述覆盖部分覆盖所述字线的所述顶表面并且被埋置在所述衬底中。多个栅栏部分从所述覆盖部分起在所述位线结构之间延伸。
一种制造半导体存储器件的方法包括：在衬底中形成器件隔离层以限定多个有源部分，所述多个有源部分包括多个第一杂质区域和多个第二杂质区域。在所述衬底的上部形成多个凹陷区域，所述多个凹陷区域暴露对应的第一杂质区域。形成填充所述凹陷区域的多个牺牲电介质图案。形成覆盖所述牺牲电介质图案的模制层。形成穿透所述模制层并且沿第一方向延伸的多个第一沟槽。第一沟槽将所述模制层划分为沿所述第一方向延伸的多个初步模制图案。在所述第一沟槽的下部形成多条字线。形成填充所述第一沟槽的多个中间电介质图案。形成沿与所述第一方向相交的第二方向延伸的多个第二沟槽。所述第二沟槽将所述初步模制图案划分为在所述第一方向上彼此分隔开的多个模制图案。去除所述多个牺牲电介质图案的至少一部分以暴露所述凹陷区域。形成填充对应的第二沟槽的多个位线结构。每个所述位线结构包括：多个接触部分，所述多个接触部分填充所述凹陷区域；以及线部分，所述线部分将所述多个接触部分彼此连接。
附图说明
当结合附图考虑以下详细描述时，因为通过参考以下详细描述可以更好地理解本公开，所以将容易获得对本公开及随之产生的各方面的更完整理解，其中：
图1是示出根据本发明构思的一些实施例的半导体存储器件的俯视图；
图2A是沿图1中的线A1-A2和线B1-B2截取的截面图；
图2B是沿图1的线C1-C2和线D1-D2截取的截面图；
图3A至图3D是示出图2A的部分Q的放大图；
图4、图7、图12、图15、图18、图23、图28和图31是示出根据本发明构思的一些实施例的制造半导体器件的方法的俯视图；
图5、图8、图10、图13、图16、图19、图24、图26、图29、图32、图34和图36是沿先前附图的线A1-A2和线B1-B2截取的截面图；和
图6、图9、图11、图14、图17、图20、图25、图27、图30、图34、图35和图37是沿先前附图的线C1-C2和线D1-D2截取的截面图。
具体实施方式
下面结合附图详细描述半导体存储器件及其制造方法。
图1是示出根据本发明构思的一些实施例的半导体存储器件1000的俯视图。图2A是沿图1的线A1-A2和线B1-B2截取的截面图。图2B是沿图1的线C1-C2和线D1-D2截取的截面图。图3A至图3D是示出图2A的部分Q的放大图。
参考图1、图2A和图2B，有源部分ACT可以由设置在衬底100中的器件隔离层102限定。衬底100可以是半导体衬底，例如单晶硅衬底。每个有源部分ACT可以具有孤立的岛状。每个有源部分ACT可以具有在第三方向D3上伸长的条形。在俯视图中，有源部分ACT可以对应于衬底100的至少部分地被器件隔离层102围绕的部分。有源部分ACT可以在第三方向D3上彼此平行地布置，并且有源部分ACT中的一个可以具有与相邻的有源部分ACT的中心邻近的端部。
字线WL可以穿过有源部分ACT。字线WL可以设置在形成在器件隔离层102和有源部分ACT中的对应的第一沟槽WT中。字线WL可以平行于与第三方向D3相交的第一方向D1。字线WL可以包括导电材料。栅极电介质层107可以设置在字线WL与第一沟槽WT的内表面之间。栅极电介质层107可以包括热氧化物、氮化硅、氮氧化硅和/或高k电介质(其中高k电介质被理解为具有大于二氧化硅的介电常数的材料)。单个有源部分ACT可以与一对字线WL相交。
第一杂质区域112a可以在成对的字线WL之间设置在有源部分ACT中，并且成对的第二杂质区域112b可以设置在有源部分ACT的相对边缘部分中。第一杂质区域112a和第二杂质区域112b可以掺杂有例如n型杂质。第一杂质区域112a可以对应于公共漏极区域，第二杂质区域112b可以对应于源极区域。晶体管可以由一条字线WL及其邻近的第一杂质区域112a和第二杂质区域112b构成。
字线WL的顶表面可以低于衬底100的顶表面。字线WL的底表面可以各自位于基于其下方的材料而改变的高度(或水平高度)处。例如，设置在有源部分ACT上的字线WL的底表面可以被定位成高于设置在器件隔离层102上的字线WL的底表面。
中间电介质图案CF可以在覆盖对应的字线WL的同时在第一方向D1上延伸。每个中间电介质图案CF可以包括覆盖部分CP和栅栏部分FP。覆盖部分CP可以被埋置在衬底100中并且可以覆盖字线WL的顶表面。每个栅栏部分FP的上部可以从衬底100的顶表面向上突出。例如，栅栏部分FP可以在远离衬底100的方向上从覆盖部分CP突出并且可以在下面将讨论的位线结构之间延伸。每个栅栏部分FP的下部可以低于衬底100的顶表面，但是本发明构思不一定受限于此。
覆盖部分CP可以具有由第一沟槽WT的内侧壁限定并且与栅极电介质层107的侧壁对齐的侧壁。栅栏部分FP可以具有相对侧壁，该相对侧壁的形状相对于覆盖部分CP的相对侧壁凹陷。例如，栅栏部分FP在第二方向D2上的宽度d1可以小于覆盖部分CP在第二方向D2上的宽度d2。
中间电介质图案CF可以包括例如氮化硅层或氮氧化硅层。每个中间电介质图案CF中包括的栅栏部分FP和覆盖部分CP可以是由相同材料同时形成的单层的部分。覆盖部分CP与栅栏部分FP之间可以不存在界面。例如，每个中间电介质图案CF可以具有单体结构或单片结构。
第一缓冲电介质层105和第二缓冲电介质层131可以顺序地设置在衬底100上。例如，第一缓冲电介质层105可以是氧化硅层，第二缓冲电介质层131可以是氮化硅层。或者，可以提供第一缓冲电介质层105和第二缓冲电介质层131之一。第一缓冲电介质层105和第二缓冲电介质层131中的每一者在俯视图中可以具有孤立的岛状。例如，第一缓冲电介质层105和第二缓冲电介质层131均可以同时覆盖两个相邻有源部分ACT的远端。
下面将参考图3A至图3D描述位线结构BS。字线WL上可以设置有在与第一方向D1相交的第二方向D2上延伸的位线结构BS。每个位线结构BS可以包括埋置在衬底100的上部中并且连接到第一杂质区域112a的接触部分DC，并且还可以包括在第二方向D2上延伸并且公共地连接到多个接触部分DC的线部分BL。当沿垂直于衬底100的方向观察时，线部分BL的厚度可以大于接触部分DC的厚度。
如图2A所示，位线结构BS可以在覆盖部分CP上在栅栏部分FP之间延伸。位线覆盖图案137可以设置在对应的位线结构BS上。位线覆盖图案137可以包括诸如氮化硅的电介质材料。
间隔物121可以设置在位线结构BS的相对侧壁上。间隔物121可以延伸到位线覆盖图案137的侧壁上。间隔物121可以包括例如氮化硅、氧化硅和/或氮氧化硅。例如，如图图3A至图3D所示，间隔物121可以包括第一间隔物层SS1、第二间隔物层SS2和第三间隔物层SS3，并且由氧化硅形成的第二间隔物层SS2可以设置在由氮化硅形成的第一间隔物层SS1和第三间隔物层SS3之间。或者，第二间隔层SS2可以用气隙代替。
间隔物121可以沿着位线结构BS在第二方向D2上延伸。例如，如图3A所示，间隔物121可以包括覆盖位线结构BS的一个侧壁的第一部分P1、覆盖位线结构BS的另一个侧壁的第二部分P2以及将第一部分P1和第二部分P2彼此连接的第三部分(参见图2B的P3)。间隔物121的第一部分P1和第二部分P2可以覆盖接触部分DC的在第二方向D2上延伸并且在第一方向D1及其相反方向上被暴露的侧壁。类似地，间隔物121的第一部分P1和第二部分P2可以覆盖线部分BL的在第二方向D2上延伸并且在第一方向D1及其相反方向上被暴露的侧壁。如图2B所示，在线部分BL下方，间隔物121的第三部分P3可以覆盖接触部分DC的在第二方向D2上被暴露的侧壁，也可以覆盖接触部分DC的在与第二方向D2相反的方向上被暴露的侧壁。第三部分P3可以将第一部分P1连接到第二部分P2。例如，接触部分DC可以至少部分地被间隔物121围绕，间隔物121在俯视图中具有圆形、椭圆形或矩形环/框架形状。
如图3A所示，位线结构BS的下宽度t2可以小于位线结构BS的上宽度t1。例如，位线结构BS的上宽度t1与下宽度t2的比率可以大于约1.0且小于约1.8。例如，位线结构BS的第一方向D1上的宽度可以至少在部分区段内并且在从位线结构BS的顶表面到底表面的方向上连续减小。如图2B所示，接触部分DC在第二方向D2上的宽度可以在从接触部分DC的上部到下部的方向上减小。
接触部分DC和线部分BL可以是由相同材料同时形成的单层的部分。例如，位线结构BS可以是包括钨、钛和/或钽的金属层。接触部分DC与线部分BL之间可以不存在界面。例如，位线结构BS可以具有单体结构或单片结构。例如，位线结构BS可以不包括诸如硅的半导体材料。
如图3A至图3D所示，接触部分DC的底表面b1可以低于间隔物121的底表面b2。例如，接触部分DC可以从间隔物121的底表面b2朝向第一杂质区域112a突出。如图3A所示，位线结构BS可以与第一杂质区域112a直接接触，但是本发明构思不一定受限于此。例如，参考图3B，阻挡层171可以覆盖位线结构BS的底表面和侧表面。阻挡层171可以包括诸如氮化钨层、氮化钛层和/或氮化钽层的导电金属氮化物层。如图3C所示，金属硅化物层172可以覆盖位线结构BS的底表面。金属硅化物层172可以包括硅化钛、硅化钴和/或硅化镍。如图3D所示，可以分别提供金属硅化物层172和阻挡层171。在这种情况下，阻挡层171可以设置在金属硅化物层172与位线结构BS之间。
接触插塞BC可以设置在成对的相邻的位线结构BS之间。接触插塞BC可以包括掺杂多晶硅、未掺杂多晶硅和/或金属。如图1所示，多个接触插塞BC可以彼此间隔开。例如，沿第一方向D1布置的接触插塞BC可以隔着位线结构BS彼此间隔开。沿第二方向D2布置的接触插塞BC可以隔着中间电介质图案CF的栅栏部分FP彼此间隔开。栅栏部分FP的顶表面可以高于接触插塞BC的顶表面。
每个接触插塞BC可以隔着间隔物121与邻近的位线结构BS间隔开。残余模制层126可以设置在接触插塞BC与间隔物121之间。残余模制层126的底表面可以低于接触塞BC的底表面。残余模制层126的底表面可以高于间隔物121的底表面。残余模制层126可以包括氮化硅层或氮氧化硅层。
定位(landing)焊盘LP可以设置在对应的接触插塞BC上。定位焊盘LP可以包括含金属材料，例如钨。定位焊盘LP可以电连接到对应的接触插塞BC。定位焊盘LP可以具有覆盖位线覆盖图案137的顶表面并且宽度大于接触插塞BC的宽度的上部。如图1所示，定位焊盘LP的中心可以在第一方向D1上或在与第一方向D1相反的方向上从接触插塞BC的中心偏移。线部分BL的一部分可以与定位焊盘LP垂直交叠。欧姆层可以设置在接触插塞BC与定位焊盘LP之间。欧姆层可以是金属硅化物层。
扩散停止层111可以设置在接触插塞BC与定位焊盘LP之间。扩散停止层111可以包括诸如氮化钨、氮化钛或氮化钽的导电金属氮化物。间隙填充结构GS可以填充定位焊盘LP之间的空间。间隙填充结构GS可以设置在由定位焊盘LP的侧壁和位线覆盖图案137的侧壁限定的凹陷区域中。在俯视图中，间隙填充结构GS可以具有填充彼此间隔开的定位焊盘LP之间的空间的形状。例如，当从俯视图中观察时，间隙填充结构GS可以具有网状，该网状包括定位焊盘LP穿过的孔。间隙填充结构GS可以包括氧化硅。
数据存储元件DS可以设置在每个定位焊盘LP上。当动态随机存取存储器(DRAM)作为半导体存储器件给出时，根据本发明构思的一些实施例，数据存储元件DS可以包括电容器。例如，数据存储元件DS可以包括底部电极、顶部电极和电介质层。
根据本发明构思的一些实施例，可以提供一种位线结构，该位线结构中的接触部分和线部分一体地连接成单个整体件。与使用半导体材料形成将位线连接到杂质区域的接触的情况相比，本发明构思的位线结构可以由金属材料形成以降低电阻。此外，可以减少工艺步骤的数量并避免当接触和位线彼此独立地形成时可能发生的工艺失败问题。
图4、图7、图12、图15、图18、图23、图28和图31是示出根据本发明构思的一些实施例的制造半导体器件的方法的俯视图。图5、图8、图10、图13、图16、图19、图24、图26、图29、图32、图34和图36是沿先前附图的线A1-A2和线B1-B2截取的截面图。图6、图9、图11、图14、图17、图20、图25、图27、图30、图34、图35和图37是沿先前附图的线C1-C2和线D1-D2截取的截面图。
参考图4至图6，可以通过在衬底100中形成器件隔离层102来限定有源部分ACT。例如，可以在衬底100中形成凹槽，并且可以用电介质材料填充凹槽以形成器件隔离层102。器件隔离层102可以具有基于有源部分ACT之间的距离而改变的深度。器件隔离层102可以由例如氧化硅形成。
第一缓冲电介质层105和第二缓冲电介质层131可以顺序地形成在其中形成有器件隔离层102的衬底100上。例如，第一缓冲电介质层105可以是氧化硅层，第二缓冲电介质层131可以是氮化硅层。第二缓冲电介质层131可以比第一缓冲电介质层105厚。第二缓冲电介质层131的厚度可以在约
Figure BDA0003748451340000081
Figure BDA0003748451340000082
至约
Figure BDA0003748451340000083
的范围内。
可以将杂质掺杂到有源部分ACT中。因此，可以在有源部分ACT中形成第一杂质区域112a和第二杂质区域112b。第一杂质区域112a和第二杂质区域112b可以具有不同于衬底100的导电类型。例如，当衬底100是p型时，第一杂质区域112a和第二杂质区域112b均可以是n型。
可以在第二缓冲电介质层131上形成第一蚀刻停止层136。第一蚀刻停止层136可以由相对于第一缓冲电介质层105和第二缓冲电介质层131具有蚀刻选择性的材料形成。例如，第一蚀刻停止层136可以包括多晶硅层。第一蚀刻停止层136可以比第一缓冲电介质层105和第二缓冲电介质层131中的每一者厚。例如，第一蚀刻停止层136的厚度可以在约
Figure BDA0003748451340000091
至约
Figure BDA0003748451340000092
的范围内。
参考图7至图9，可以在第一蚀刻停止层136上形成第一掩模图案139，然后可以将第一掩模图案139用作蚀刻掩模以形成穿透衬底100的上部、第一缓冲电介质层105、第二缓冲电介质层131和第一蚀刻停止层136的第一凹陷区域R1。第一掩模图案139可以包括氧化硅和/或氮氧化硅。可以在执行蚀刻工艺之后执行退火工艺。第一凹陷区域R1可以对应地暴露第一杂质区域112a。尽管第一凹陷区域R1被示为具有圆形或椭圆形，但本发明构思不一定受限于此。
牺牲电介质图案125可以填充第一凹陷区域Rl。例如，牺牲电介质图案125可以包括氮化硅和/或氮氧化硅。可以采用回蚀工艺来形成牺牲电介质图案125。
参考图10和图11，可以利用湿法蚀刻工艺去除第一掩模图案139，然后第二蚀刻停止层138可以覆盖第一蚀刻停止层136和牺牲电介质图案125。第二蚀刻停止层138可以是由相对于第一蚀刻停止层136具有蚀刻选择性的材料形成。例如，第二蚀刻停止层138可以包括氮化硅层和/或氮氧化硅层。第二蚀刻停止层138可以形成为比第一蚀刻停止层136薄。可以在第二蚀刻停止层138上形成模制层180。模制层180可以包括氧化硅层和/或氮氧化硅层。
参考图12至图14，模制层180可以经历各向异性蚀刻工艺以形成第一沟槽WT。第一沟槽WT可以将模制层180分隔成初步模制图案181。第一沟槽WT和初步模制图案181可以各自在第一方向D1上延伸。第一沟槽WT可以延伸到器件隔离层102和衬底100的上部中，同时穿透第二蚀刻停止层138、第一蚀刻停止层136、第二缓冲电介质层131、第一缓冲电介质层105和牺牲电介质图案125。第一沟槽WT可以具有如下底表面：每个底表面的高度(或水平高度)基于第一沟槽WT的该底表面下方的材料而改变。例如，器件隔离层102的蚀刻速率可以高于衬底100的蚀刻速率。
参考图15至图17，字线WL可以对应地形成在第一沟槽WT中。成对的字线WL可以穿过对应的有源部分ACT。在形成字线WL之前，可以在每个第一沟槽WT的内表面中形成栅极电介质层107。栅极电介质层107可以通过热氧化工艺、化学气相沉积工艺和/或原子层沉积工艺形成。在衬底100上，可以堆叠导电层以填充第一沟槽WT，然后可以执行回蚀工艺或化学机械抛光工艺以在第一沟槽WT中形成字线WL。字线WL可以凹陷以使其顶表面低于有源部分ACT的顶表面。
中间电介质层185可以填充第一沟槽WT的未占用部分。中间电介质层185可以与字线WL的顶表面接触。中间电介质层185可以包括氮化硅层和/或氮氧化硅层。中间电介质层185可以覆盖初步模制图案181。
参考图18至图20，第二沟槽BT可以在第二方向D2上延伸，同时穿透中间电介质层185、初步模制图案181、第二蚀刻停止层138和牺牲电介质图案125。可以通过执行蚀刻工艺直到第一蚀刻停止层136被暴露来形成第二沟槽BT。之后，可以去除保留在第二沟槽BT下方的第一蚀刻停止层136。
在形成第二沟槽BT期间，可以去除牺牲电介质图案125以形成第二凹陷区域DH。例如，每个第二沟槽BT可以在其下部包括多个第二凹陷区域DH。可以保留残余模制层126，该残余模制层126是在形成第二凹陷区域DH时被去除的牺牲电介质图案125的残余物。如图18所示，残余模制层126可以限定第二凹陷区域DH的侧壁。第二凹陷区域DH可以对应地暴露第一杂质区域112a。第二沟槽BT可以将初步模制图案181分成在第一方向D1上彼此分隔开的模制图案182。
参考图18、图21和图22，间隔物121可以覆盖第二沟槽BT的内侧壁。间隔物121的形成可以使第二沟槽BT的底表面降低。在形成间隔物121期间，可以去除第二缓冲电介质层131的至少一部分。间隔物121可以包括例如氮化硅层、氧化硅层和/或氮氧化硅层。例如，间隔物121可以包括第一氮化硅层、氧化硅层和第二氮化硅层。间隔物121可以覆盖第二凹陷区域DH的内侧壁。
中间电介质层185可以变成在第二方向D2上彼此分隔开的中间电介质图案CF。每个中间电介质图案CF可以包括覆盖部分(或“盖状物”)CP和栅栏部分(或“栅栏”)FP。覆盖部分CP可以在第一方向D1上延伸并且可以将隔着第二沟槽BT彼此间隔开的多个栅栏部分FP彼此连接。
参考图23至图25，位线结构BS可以对应地填充第二沟槽BT的下部。位线结构BS可以通过镶嵌工艺形成。例如，金属层可以填充第二沟槽BT，然后可以执行回蚀工艺以形成位线结构BS。
每个位线结构BS可以包括连接到第一杂质区域112a的接触部分DC并且还可以包括在第二方向D2上延伸并且公共地连接到多个接触部分DC的线部分BL。位线结构BS可以由钨、钛和/或钽形成。如图3B至图3D所示，可以另外形成阻挡层171和金属硅化物层172之一或两者。例如，可以通过沉积金属层然后执行退火工艺来形成金属硅化物层172。之后，可以去除未发生反应的金属层。
位线覆盖图案137可以填充第二沟槽BT的未占用部分。例如，位线覆盖图案137可以由诸如氮化硅的电介质材料形成。在形成位线覆盖图案137之后，可以执行平坦化工艺以暴露模制图案182。
参考图26和图27，可以选择性地去除模制图案182以形成接触孔CH。接触孔CH可以暴露第二蚀刻停止层138。接触孔CH可以由位线覆盖图案137和栅栏部分FP限定。
参考图28至图30，可以形成第三凹陷区域RS，其中接触孔CH在朝向衬底100的方向上延伸。位线覆盖图案137和栅栏部分FP可以用作掩模以形成第三凹陷区域RS。第三凹陷区域RS可以暴露第二杂质区域112b。在形成第三凹陷区域RS期间，栅栏部分FP在第二方向D2上的宽度可以变小。此外，在形成第三凹陷区域RS期间可以去除残余模制层126的一部分。
参考图31至图33，接触插塞BC可以填充接触孔CH的下部。接触插塞BC可以由掺杂多晶硅、未掺杂多晶硅或金属形成。例如，在形成多晶硅层以填充接触孔CH之后，可以执行回蚀工艺以形成接触插塞BC。
参考图34和图35，可以顺序地形成扩散停止层111和定位焊盘层152以填充接触孔CH的上部并覆盖位线覆盖图案137和栅栏部分FP。扩散停止层111可以包括诸如氮化钨、氮化钛或氮化钽的导电金属氮化物。定位焊盘层152可以是例如钨层。在一些实施例中，在形成扩散停止层111之前，可以在接触插塞BC的顶表面上沉积诸如钴、镍和/或钛的金属，然后可以执行退火工艺以形成金属硅化物的欧姆层。
参考图36和图37，可以执行各向异性蚀刻工艺以去除定位焊盘层152的一部分以形成凹陷区域。因此，可以形成彼此分隔开的定位焊盘LP。可以在形成定位焊盘层152期间去除扩散停止层111的一部分。此外，可以在形成定位焊盘层152期间去除位线覆盖图案137的上部和间隔物121的上部。间隙填充结构GS可以填充彼此分隔开的定位焊盘LP之间的空间。间隙填充结构GS可以由氮化硅层和氮氧化硅层中的一种或两种形成。
返回参考图1、图2A和图2B，数据存储元件DS可以形成在对应的定位焊盘LP上。例如，底部电极可以形成在对应的定位焊盘LP上，然后电介质层和顶部电极可以顺序地覆盖底部电极。
根据本发明构思的一些实施例，可以提供一种位线结构，在该位线结构中接触部分和线部分一体地连接成单个整体件。与使用半导体材料形成将位线连接到杂质区域的接触的情况相比，本发明构思的位线结构可以由金属材料形成以降低电阻。此外，可以减少工艺步骤的数量并避免单独形成接触和位线时可能发生的工艺失败问题。
根据本发明构思的一些实施例，均包括覆盖部分和栅栏部分的中间电介质图案可以用作用于形成接触插塞的模制件。因此，可以在无需在位线结构之间额外形成栅栏结构以限定用于形成接触插塞的接触孔的情况下制造半导体存储器件。
本发明构思的详细描述不应被解释为限于本文所阐述的实施例，并且在不背离本发明构思的精神和范围的情况下，本发明构思旨在覆盖本公开的各种组合、修改和变化。

Claims (20)

1.一种半导体存储器件，包括：
多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域，所述多个有源部分均由器件隔离层限定；
多条字线，所述多条字线在所述多个有源部分上方沿第一方向延伸；
多个中间电介质图案，所述多个中间电介质图案对应地覆盖所述多条字线的顶表面；
多个位线结构，所述多个位线结构在所述多条字线上方沿第二方向延伸，所述第二方向与所述第一方向相交；
多个接触插塞，所述多个接触插塞设置在所述多个位线结构之间并且连接到所述多个第二杂质区域中的对应的第二杂质区域；以及
多个数据存储元件，所述多个数据存储元件设置在所述多个接触插塞中的对应的接触插塞上，
其中，所述多个中间电介质图案均包括：
盖状物，所述盖状物覆盖所述多条字线的所述顶表面并且被埋置在所述衬底内；以及
多个栅栏，所述多个栅栏从所述盖状物起在所述多个位线结构之间延伸。
2.根据权利要求1所述的器件，其中，所述多个接触插塞设置在由所述多个栅栏和所述多个位线结构限定的区域中。
3.根据权利要求1所述的器件，还包括设置在所述多个接触插塞与所述多个位线结构之间的多个间隔物，
其中，所述多个间隔物在所述多个栅栏与所述多个位线结构之间延伸。
4.根据权利要求1所述的器件，其中，所述多个栅栏的顶表面高于所述多个位线结构的顶表面。
5.根据权利要求1所述的器件，其中，所述多个栅栏中的每一个栅栏在所述第二方向上的宽度小于所述盖状物在所述第二方向上的宽度。
6.根据权利要求1所述的器件，其中，所述多个位线结构均包括：
多个接触部分，所述多个接触部分被埋置在所述衬底的上部中并且连接到所述多个第一杂质区域中的对应的第一杂质区域；以及
线部分，所述线部分沿所述第二方向延伸并且公共地连接到所述多个接触部分。
7.根据权利要求6所述的器件，其中，所述多个接触部分和所述线部分是由同一材料形成的单个层的部分。
8.根据权利要求6所述的器件，还包括覆盖所述多个位线结构的侧壁的多个间隔物，
其中，所述多个间隔物均包括：
第一部分，所述第一部分覆盖所述多个位线结构中的一个位线结构的第一侧壁；
第二部分，所述第二部分覆盖所述多个位线结构中的所述一个位线结构的第二侧壁，所述第二侧壁与所述第一侧壁相对；以及
第三部分，所述第三部分在所述线部分下方覆盖所述多个接触部分的侧壁并且将所述第一部分和所述第二部分彼此连接。
9.根据权利要求6所述的器件，还包括覆盖所述多个位线结构的侧壁的多个间隔物，
其中，所述多个接触部分的底表面低于所述多个间隔物的底表面。
10.根据权利要求6所述的器件，其中，所述线部分的顶表面在所述第一方向上的宽度大于所述多个接触部分中的一个接触部分的底表面在所述第一方向上的宽度。
11.一种半导体存储器件，包括：
多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域，所述多个有源部分均由器件隔离层限定；
多条字线，所述多条字线在所述多个有源部分上方沿第一方向延伸；
多个位线结构，所述多个位线结构被设置在所述多条字线上，所述多个位线结构均沿第二方向延伸，所述第二方向与所述第一方向相交；
多个接触插塞，所述多个接触插塞设置在所述多个位线结构之间并且连接到所述多个第二杂质区域中的对应的第二杂质区域；
多个间隔物，所述多个间隔物设置在所述多个接触插塞与所述多个位线结构之间；以及
多个数据存储元件，所述多个数据存储元件设置在所述多个接触插塞中的对应的接触插塞上，
其中，所述多个位线结构均包括：
多个接触部分，所述多个接触部分埋置在所述衬底的上部中并且连接到所述多个第一杂质区域中的对应的第一杂质区域；以及
线部分，所述线部分沿所述第二方向延伸并且公共地连接到所述多个接触部分，
其中，所述多个接触部分中的至少一个接触部分的底表面所在的水平高度低于所述多个间隔物的底表面的水平高度。
12.根据权利要求11所述的半导体存储器件，其中，所述多个接触部分和所述线部分是由同一材料形成的单个层的部分。
13.根据权利要求11所述的半导体存储器件，还包括设置在所述多个接触部分与所述多个第一杂质区域之间的金属硅化物层。
14.根据权利要求11所述的半导体存储器件，还包括设置在所述多个接触部分与所述多个第一杂质区域之间的导电金属氮化物层。
15.根据权利要求11所述的半导体存储器件，其中，所述多个间隔物均包括：
第一部分，所述第一部分覆盖所述多个位线结构中的一个位线结构的第一侧壁；
第二部分，所述第二部分覆盖所述多个位线结构中的所述一个位线结构的第二侧壁，所述第二侧壁与所述第一侧壁相对；以及
第三部分，所述第三部分在所述线部分下方覆盖所述多个接触部分的侧壁并且将所述第一部分和所述第二部分彼此连接。
16.根据权利要求11所述的半导体存储器件，其中，所述线部分的顶表面在所述第一方向上的宽度大于所述多个接触部分中的一个接触部分的底表面在所述第一方向上的宽度。
17.根据权利要求11所述的半导体存储器件，还包括对应地覆盖所述多条字线的顶表面的多个中间电介质图案，
其中，所述多个中间电介质图案均包括：
盖状物，所述盖状物覆盖所述多条字线的所述顶表面并且被埋置在所述衬底中；以及
多个栅栏，所述多个栅栏从所述盖状物起在所述多个位线结构之间延伸。
18.根据权利要求17所述的半导体存储器件，其中，所述多个栅栏中的每一个栅栏在所述第二方向上的宽度小于所述盖状物在所述第二方向上的宽度。
19.根据权利要求17所述的半导体存储器件，其中，所述盖状物和所述多个栅栏是由同一材料形成的单个层的部分。
20.一种半导体存储器件，包括：
多个有源部分，所述多个有源部分设置在衬底上并且包括多个第一杂质区域和多个第二杂质区域，所述多个有源部分均由器件隔离层限定；
多条字线，所述多条字线在所述多个有源部分上沿第一方向延伸；
栅极电介质层，所述栅极电介质层设置在所述多条字线与所述多个有源部分之间；
多个中间电介质图案，所述多个中间电介质图案对应地覆盖所述多条字线的顶表面；
多个位线结构，所述多个位线结构在所述多条字线上沿第二方向延伸，所述第二方向与所述第一方向相交；
多个接触插塞，所述多个接触插塞设置在所述多个位线结构之间并且连接到所述多个第二杂质区域中的对应的第二杂质区域；
多个定位焊盘，所述多个定位焊盘设置在所述多个接触插塞上；
间隙填充结构，所述间隙填充结构填充所述多个定位焊盘中的定位焊盘之间的空间；以及
电容器，所述电容器通过所述多个接触插塞和所述多个定位焊盘连接到所述多个第二杂质区域，
其中，所述多个中间电介质图案均包括：
盖状物，所述盖状物覆盖所述多条字线的所述顶表面并且被埋置在所述衬底中；以及
多个栅栏，所述多个栅栏从所述盖状物起在所述多个位线结构之间延伸。
CN202210836292.7A 2021-09-29 2022-07-15 半导体存储器件及其制造方法 Pending CN116133414A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210129249A KR20230046134A (ko) 2021-09-29 2021-09-29 반도체 메모리 소자 및 이의 제조 방법
KR10-2021-0129249 2021-09-29

Publications (1)

Publication Number Publication Date
CN116133414A true CN116133414A (zh) 2023-05-16

Family

ID=85706245

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210836292.7A Pending CN116133414A (zh) 2021-09-29 2022-07-15 半导体存储器件及其制造方法

Country Status (4)

Country Link
US (1) US20230094529A1 (zh)
KR (1) KR20230046134A (zh)
CN (1) CN116133414A (zh)
TW (1) TWI801272B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117500270A (zh) * 2023-12-28 2024-02-02 长鑫集电(北京)存储技术有限公司 半导体结构及其制作方法
CN117529101A (zh) * 2024-01-03 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508090B1 (ko) * 2003-03-25 2005-08-17 삼성전자주식회사 반도체 소자의 테스트 패턴 및 그 형성방법
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102376804B1 (ko) * 2018-03-26 2022-03-21 에스케이하이닉스 주식회사 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
KR102323253B1 (ko) * 2019-06-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117500270A (zh) * 2023-12-28 2024-02-02 长鑫集电(北京)存储技术有限公司 半导体结构及其制作方法
CN117500270B (zh) * 2023-12-28 2024-04-19 长鑫集电(北京)存储技术有限公司 半导体结构及其制作方法
CN117529101A (zh) * 2024-01-03 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其制作方法
CN117529101B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
TW202314694A (zh) 2023-04-01
US20230094529A1 (en) 2023-03-30
TWI801272B (zh) 2023-05-01
KR20230046134A (ko) 2023-04-05

Similar Documents

Publication Publication Date Title
CN109841595B (zh) 半导体存储器件和制造其的方法
US11778811B2 (en) Semiconductor memory device and method of fabricating the same
KR20190032718A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN116133414A (zh) 半导体存储器件及其制造方法
CN112713147A (zh) 半导体存储器装置及其制造方法
US20230253318A1 (en) Semiconductor device
CN116419565A (zh) 半导体器件
TWI832157B (zh) 積體電路裝置
US20220157822A1 (en) Semiconductor memory device
CN113437070A (zh) 半导体装置及其形成方法
US11647627B2 (en) Integrated circuit device
EP4195898A1 (en) Semiconductor memory devices and methods of fabricating the same
US20230371235A1 (en) Semiconductor device
US20240172426A1 (en) Semiconductor device
CN117881184A (zh) 半导体器件
KR20230062490A (ko) 비트라인 콘택을 포함하는 반도체 소자
CN118042830A (zh) 半导体器件
TW202347777A (zh) 半導體裝置
CN116096081A (zh) 半导体器件
KR20240008568A (ko) 반도체 장치
KR20230098981A (ko) 반도체 소자 및 그 제조 방법
KR20220073231A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication