CN108010882B - 制造存储器件的方法 - Google Patents

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Abstract

提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。

Description

制造存储器件的方法
技术领域
本发明构思涉及制造半导体存储器件的方法。
背景技术
半导体器件由于它们的小尺寸、多功能和/或低制造成本而被认为是电子产业中的重要因素。随着电子产业的显著发展，半导体器件正在被高度集成。为了半导体器件的高度集成，半导体器件的图案的线宽度正在减小。然而，新的曝光技术和/或昂贵的曝光技术可以用于形成精细图案，使得高度集成半导体器件会是困难的。因此，近来对于新的集成技术已经进行了各种研究。
此外，在单元阵列区域之外的外围电路区域上的晶体管的性能对于半导体存储器件的总体性能也会是重要的。为此已经进行各种研究。
发明内容
本发明构思的实施方式提供制造半导体存储器件的方法，该方法能够制造具有优异的性能的半导体存储器件。
根据本发明构思的示例实施方式，一种制造半导体存储器件的方法可以包括：提供包括第一区域和第二区域的基板；以及形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上在第一方向上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在基板的第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从基板的第二区域去除掩模图案以暴露基板的第二区域。在从基板的第二区域去除掩模图案之后，掩模图案可以保留在基板的第一区域上。该方法还可以包括在基板的第二区域上形成沟道外延层，同时利用该掩模图案作为沟道外延层在基板的第一区域上生长的阻挡物。
根据本发明构思的示例实施方式，一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和PMOS区域的基板；以及形成掩模图案，该掩模图案包括彼此平行并在单元阵列区域上在第一方向上延伸的多个线形部分。掩模图案可以在PMOS区域上延伸。该方法还可以包括通过利用掩模图案作为蚀刻掩模蚀刻基板而在单元阵列区域上形成彼此平行的多个凹槽、分别在该多个凹槽中顺序地形成栅电介质层、字线和覆盖图案、以及从PMOS区域去除掩模图案以暴露PMOS区域。在从PMOS区域去除掩模图案之后掩模图案可以保留在单元阵列区域上。该方法还可以包括在PMOS区域上选择性地形成硅锗(SiGe)层同时利用该掩模图案作为硅锗层在单元阵列区域上生长的阻挡物。
根据本发明构思的示例实施方式，一种形成存储器件的方法可以包括在包括第一区域和第二区域的基板上形成掩模层。掩模层可以包括暴露第一区域的第一开口并在第二区域上延伸。该方法还可以包括：利用掩模层作为蚀刻掩模蚀刻基板以在基板的第一区域中形成凹陷；在凹陷中形成字线；在形成字线之后从基板的第二区域去除掩模层以暴露基板的第二区域；在基板的暴露的第二区域上形成外延层；在外延层上顺序地形成绝缘层和导电层；以及图案化导电层以在外延层上形成晶体管的栅电极。外延层可以用作该晶体管的沟道区。
附图说明
图1是示出根据本发明构思的示例实施方式的半导体存储器件的平面图。
图2、图3、图4、图5、图6A、图6B、图7、图8、图9和图10是沿图1的线A-A'、B-B'和C-C'截取的截面图，示出根据本发明构思的示例实施方式的制造半导体存储器件的方法。
具体实施方式
本发明构思的示例实施方式连同附图将在下面详细地描述。如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。
图1是示出根据本发明构思的示例实施方式的半导体存储器件的平面图。图2至图5、图6A、图6B和图7至图10是沿图1的线A-A'、B-B'和C-C'截取的截面图，示出根据本发明构思的示例实施方式的制造半导体存储器件的方法。
参照图1和图2，可以提供基板1(例如半导体基板)。基板1可以由例如单晶硅形成。基板1可以包括第一区域CAR、第二区域NMOS和第三区域PMOS。第一区域CAR可以是其中形成存储单元的单元阵列区域。第二区域NMOS和第三区域PMOS可以是其中设置外围电路以驱动存储单元的外围电路区域。在第二区域NMOS和第三区域PMOS当中，第二区域NMOS可以是其中形成一个或更多个NMOS晶体管的区域。第三区域PMOS可以是其中形成一个或更多个PMOS晶体管的区域。
器件隔离层3可以形成在基板1中以限定有源区域AR、AR1和AR2。器件隔离层3可以由例如硅氧化物层、硅氮化物层和/或硅氮氧化物层形成。可以采用STI(浅沟槽隔离)方法以形成器件隔离层3。例如，器件隔离层3可以通过蚀刻基板1以形成沟槽、用绝缘层填充沟槽以及对绝缘层执行平坦化工艺而形成。有源区域AR、AR1和AR2可以包括单元有源区域AR、第一外围有源区域AR1以及第二外围有源区域AR2。第一区域CAR可以包括多个单元有源区域AR。在一些实施方式中，每个单元有源区域AR可以具有如图1所示的在第一方向X上延伸的条形状。基板1可以包括通过注入其导电性适合于相应的区域CAR、NMOS和PMOS的特性的杂质而形成的阱区。
参照图1和图3，可以进行离子注入工艺以在单元有源区域AR中形成第一单元杂质区域11和第二单元杂质区域13。在此步骤中，第二区域NMOS和第三区域PMOS可以用掩模图案覆盖从而不在第二区域NMOS和第三区域PMOS中形成第一单元杂质区域11和第二单元杂质区域13。在一些实施方式中，第一单元杂质区域11和第二单元杂质区域13可以不在此步骤中形成而是可以在形成字线WL和沟道外延层(例如图5中的沟道外延层17)之后的随后步骤中形成。例如，第一单元杂质区域11可以对应于DRAM单元晶体管的源极，第二单元杂质区域13可以对应于DRAM单元晶体管的漏极。第一单元杂质区域11和第二单元杂质区域13可以通过掺杂例如N型杂质而形成。
第一掩模图案4可以形成在基板1和器件隔离层3上。第一掩模图案4可以形成为具有多个线形状，其在交叉第一方向X的第二方向Y上在第一区域CAR上延伸，并可以覆盖全部的第二区域NMOS和第三区域PMOS。第一掩模图案4可以形成为部分地暴露单元有源区域AR。第一掩模图案4可以由例如硅氧化物层、硅氮化物层和/或硅氮氧化物层形成。第一掩模图案4可以用作蚀刻掩模以图案化第一区域CAR上的基板1和器件隔离层3，使得彼此平行的多个凹槽5可以形成为在第二方向Y上延伸。单元栅电介质层7可以形成为共形地覆盖凹槽5的内壁。导电层可以形成为填充凹槽5。可以对导电层和单元栅电介质层7进行回蚀刻工艺以形成在第二方向Y上延伸的多条字线WL同时保留每个凹槽5中的单元栅电介质层7并暴露凹槽5的上侧壁。盖层可以形成在字线WL上，然后可以进行回蚀刻工艺以在每个凹槽5的上部分中形成单元覆盖图案9。单元覆盖图案9可以由绝缘材料诸如硅氮化物层形成。
参照图1和图4，第二掩模图案15可以形成在基板1上以覆盖第一区域CAR和第二区域NMOS并暴露第三区域PMOS。第二掩模图案15可以由相对于第一掩模图案4具有蚀刻选择性的材料形成。例如，第二掩模图案15可以是光致抗蚀剂图案。第二掩模图案15可以用作蚀刻掩模以从第三区域PMOS去除第一掩模图案4，因此基板1的顶表面可以在第三区域PMOS上被暴露。
参照图1和图5，第二掩模图案15可以被去除。沟道外延层17可以形成在第三区域PMOS上的基板1的暴露的顶表面上，同时利用第一掩模图案4作为外延阻挡物。当沟道外延层17正形成在第三区域PMOS上时，第一掩模图案4可以用作沟道外延层17在第一区域CAR和第二区域NMOS上生长的阻挡物。因此，沟道外延层17可以选择性地形成在基板1的第三区域PMOS的暴露的顶表面上并且可以不形成在基板1的第一区域CAR和第二区域NMOS上。当沟道外延层17如图5所示正被形成时，第一掩模图案4可以保留。
在一些实施方式中，沟道外延层17可以是通过例如选择性外延生长方法形成的硅锗层。在此步骤中，由于第一区域CAR和第二区域NMOS覆盖有第一掩模图案4，所以沟道外延层17可以不形成在第一区域CAR和第二区域NMOS上。沟道外延层17中的锗与硅的比例可以沿着沟道外延层17的厚度方向(即，从沟道外延层17的面对基板1的下表面朝向沟道外延层17的与其下表面相反的上表面的垂直方向)是均一的或者不同的。例如，沟道外延层17中的锗与硅的比例可以沿着从沟道外延层17的下表面朝向沟道外延层17的上表面的垂直方向增大。
由于第一掩模图案4用于在第一区域CAR上形成字线WL并且也用于在第三区域PMOS上选择性地形成沟道外延层17，所以可以不需要用于形成沟道外延层17的掩模图案的额外的去除和形成。因此，可以简化工艺并减少或尽可能防止对基板1和器件隔离层3的表面损伤。
参照图1、图6A和图6B，第一掩模图案4可以被去除以暴露第一区域CAR和第二区域NMOS上的基板1的表面。第一层间电介质层19可以形成为覆盖第一区域CAR的基板1。第一层间电介质层19可以通过在基板1的整个表面上形成绝缘层并图案化该绝缘层而形成。在一些实施方式中，第一层间电介质层19可以由单个绝缘层形成，如图6A所示。在一些实施方式中，第一层间电介质层19可以由包括第一子层间电介质层19a、第二子层间电介质层19b和第三子层间电介质层19c的多个层形成，如图6B所示。例如，在图6A中，第一层间电介质层19可以是单个硅氧化物层。例如，在图6B中，第一子层间电介质层19a和第三子层间电介质层19c可以是硅氧化物层，第二子层间电介质层19b可以是硅氮化物层。图6B中的第一层间电介质层19的第二子层间电介质层19b可以包括硅氮化物层，因此可以通过阻止氧等从环境的渗透而在随后的高温工艺期间减少或尽可能防止单元有源区域AR上的基板1的氧化。
参照图1和图7，适合于第二区域NMOS和第三区域PMOS的特性的外围栅电介质层21和25以及功函数调节层23和27可以形成在第二区域NMOS和第三区域PMOS上。例如，第一外围栅电介质层25和第一功函数调节层27可以形成在对应于NMOS区域的第二区域NMOS上以实现NMOS晶体管的期望性能(例如，阈值电压)。同样地，第二外围栅电介质层21和第二功函数调节层23可以形成在对应于PMOS区域的第三区域PMOS上以实现PMOS晶体管的期望性能。
第一外围栅电介质层25和第二外围栅电介质层21可以包括具有比硅氧化物的介电常数(例如约3.9)高的介电常数的高k电介质层。例如，高k电介质层可以是包含铪(Hf)、铝(Al)、锆(Zr)和/或镧(La)的氧化物、氮化物、硅化物、氮氧化物或硅氮氧化物。第一外围栅电介质层25和第二外围栅电介质层21可以由单个绝缘层或多个绝缘层构成。根据对应晶体管的期望性能，第一外围栅电介质层25和第二外围栅电介质层21可以具有不同的厚度。例如，栅电介质层对于高电压晶体管可以形成得比对于低电压晶体管更厚。第一功函数调节层27和第二功函数调节层23可以由具有特定功函数的单个或多个含金属层构成。第一功函数调节层27和第二功函数调节层23可以都是导电的。
第三掩模图案29可以形成在基板1的整个表面上。第三掩模图案29可以形成为覆盖第二区域NMOS上的第一功函数调节层27和第三区域PMOS上的第二功函数调节层23并包括暴露第一层间电介质层19在第一区域CAR上的部分的开口31。第三掩模图案29的开口31可以形成为垂直地交叠第二单元杂质区域13。第一层间电介质层19可以利用第三掩模图案29作为蚀刻掩模来蚀刻，因此开口31可以转移到第一层间电介质层19以暴露第二单元杂质区域13。
参照图1和图8，第三掩模图案29可以被去除。之后，公共导电层33可以形成在基板1的整个表面上。公共导电层33可以公共地用于形成NMOS和/或PMOS晶体管的栅电极。例如，公共导电层33可以包括具有低电阻的金属层诸如钨层从而提高电信号的传输速度。公共导电层33还可以包括减少或尽可能防止金属诸如钨的扩散的扩散阻挡层。第二单元杂质区域13可以与填充开口31的公共导电层33接触。
盖层35可以形成在公共导电层33上。盖层35可以由例如硅氮化物层形成。第四掩模图案36可以形成在盖层35上。在第一区域CAR上，第四掩模图案36可以形成为具有在交叉第一方向X和第二方向Y两者的第三方向Z上延伸的多个线形状。此外，第四掩模图案36可以形成为具有用于分别在第二区域NMOS和第三区域PMOS上限定将在下面参照图9描述的第一外围栅极图案GP1和第二外围栅极图案GP2的形状。
参照图1和图9，盖层35和公共导电层33可以利用第四掩模图案36作为蚀刻掩模被顺序地蚀刻。在此步骤中，在第一区域CAR上，第一层间电介质层19的顶表面可以被暴露并且公共导电层33可以转变为位线BL。位线BL可以形成为具有在交叉第一方向X和第二方向Y两者的第三方向Z上延伸的多个线形状。位线覆盖图案353可以形成在位线BL上。此外，开口31可以在其中提供有一体地连接到位线BL的位线接触DC。
在第二区域NMOS上，第四掩模图案36也可以用作蚀刻掩模以顺序地蚀刻公共导电层33之下的可形成第一外围栅极图案GP1的第一功函数调节层27和第一外围栅电介质层25。第一外围栅极图案GP1可以包括顺序地堆叠的第一外围栅电介质图案251、第一功函数调节图案271、第一栅极导电图案331和第一外围覆盖图案351。第一外围栅极图案GP1可以是NMOS晶体管的栅电极。第一功函数调节图案271可以使第一外围栅极图案GP1具有例如约4.1eV的功函数。
在第三区域PMOS上，第四掩模图案36也可以用作蚀刻掩模以顺序地蚀刻公共导电层33之下的可形成第二外围栅极图案GP2的第二功函数调节层23和第二外围栅电介质层21。第二外围栅极图案GP2可以包括顺序地堆叠的第二外围栅电介质图案211、第二功函数调节图案231、第二栅极导电图案332和第二外围覆盖图案352。第二外围栅极图案GP2可以是PMOS晶体管的栅电极。第二功函数调节图案231可以使第二外围栅极图案GP2具有例如约5.3eV的功函数。沟道外延层17可以用作包括第二外围栅极图案GP2的晶体管的沟道层。
间隔物层可以共形地形成在基板1的整个表面上、然后被各向异性地蚀刻以在位线BL的侧壁、第一外围栅极图案GP1的侧壁和第二外围栅极图案GP2的侧壁上形成间隔物37。然后，可以进行离子注入工艺以形成第一外围杂质区域41和第二外围杂质区域43。第一外围杂质区域41可以形成在邻近于第一外围栅极图案GP1的两侧的第一外围有源区域AR1中。例如，第一外围杂质区域41可以包括N型杂质，例如V族杂质诸如磷(P)。第二外围杂质区域43可以形成在邻近于第二外围栅极图案GP2的两侧的第二外围有源区域AR2中。例如，第二外围杂质区域43可以包括P型杂质，例如III族杂质诸如硼(B)。因而，NMOS晶体管可以形成为包括第一外围栅极图案GP1，PMOS晶体管可以形成为包括第二外围栅极图案GP2。由于PMOS晶体管使用硅锗层作为沟道外延层17，它的性能可以由于空穴迁移率的提高而改善，并且它的阈值电压可以通过调节能带间隙而被有效地控制。
参照图1和图10，第二层间电介质层45可以形成在基板1的整个表面上。在第一区域CAR上，存储节点接触BC可以形成为顺序地穿过第二层间电介质层45和第一层间电介质层19使得第一单元杂质区域11可以连接到存储节点接触BC。数据存储元件可以设置在存储节点接触BC上。数据存储元件可以根据存储器件的类型而具有各种结构和/或电学特征。图10示出在动态随机存取存储器(DRAM)被用作根据本发明构思的半导体存储器件的情况下作为数据存储元件的电容器。该电容器可以包括接触存储节点接触BC的底电极BE、共形地覆盖底电极BE的电容器电介质层49、以及设置在电容器电介质层49上的顶电极UE。
然而，根据本发明构思的半导体存储器件不限于以上所述并可以被不同地实现。例如，数据存储元件可以包括相变材料、可变电阻材料或者磁隧道结图案。
如以上讨论的，通过根据本发明构思的示例实施方式的制造半导体存储器件的方法简化的工艺可以制造具有优良的性能的高度集成的半导体存储器件。
在根据本发明构思的示例实施方式的制造半导体存储器件的方法中，用来在单元区域上形成埋入型字线的掩模图案也可以被用作用于形成硅锗层的掩模，该硅锗层用作PMOS晶体管的沟道层。因此，可以省略去除掩模图案以及形成用于形成硅锗层的单独的掩模图案的步骤。结果，可以简化工艺并且可以减少或尽可能防止对基板和/或器件隔离层的损伤。此外，埋入型字线的形成可以实现高度集成。此外，由于硅锗层被用作PMOS晶体管的沟道层，与单晶硅层被用作沟道层的情况相比，可以提高载流子迁移率并且可以调节阈值电压。
以上公开的主题应被认为是说明性的，而不是限制性的，并且权利要求书旨在覆盖落入本发明构思的实际精神和范围的所有这样的变形、改进及其它实施方式。因此，至法律所允许的最大程度，本发明构思的范围由权利要求书及其等同物的最宽可允许解释来确定，而不应被之前的详细描述约束或限制。
本专利申请要求于2016年10月31日提交的韩国专利申请第10-2016-0143500号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种制造存储器件的方法，所述方法包括：
提供包括第一区域和第二区域的基板；
形成掩模图案，该掩模图案包括彼此平行并在所述基板的所述第一区域上在第一方向上延伸的多个线形部分，所述掩模图案在所述基板的所述第二区域上延伸；
利用所述掩模图案作为掩模在所述基板的所述第一区域中形成多个字线区域；
分别在所述多个字线区域中形成多条字线；
从所述基板的所述第二区域去除所述掩模图案以暴露所述基板的所述第二区域，在从所述基板的所述第二区域去除所述掩模图案之后所述掩模图案保留在所述基板的所述第一区域上；以及
在所述基板的所述第二区域上形成沟道外延层，同时利用所述掩模图案作为所述沟道外延层在所述基板的所述第一区域上生长的阻挡物。
2.如权利要求1所述的方法，其中所述掩模图案包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。
3.如权利要求1所述的方法，在形成所述沟道外延层之后还包括：
从所述基板的所述第一区域去除所述掩模图案；以及
在所述基板的所述第一区域上形成层间电介质层，
其中所述层间电介质层包括包含硅氧化物层和硅氮化物层的多个层。
4.如权利要求1所述的方法，在形成所述掩模图案之前还包括：
在所述基板中形成器件隔离层以限定有源区域；以及
在所述有源区域中形成第一杂质区域和第二杂质区域，其中所述多条字线中的一条在所述有源区域中并在所述第一杂质区域和所述第二杂质区域之间。
5.如权利要求4所述的方法，还包括：
在所述基板的所述第一区域上形成层间电介质层；
形成延伸穿过所述层间电介质层的位线接触以及电连接到所述位线接触的位线，其中所述位线接触电连接到所述第一杂质区域，所述位线在所述层间电介质层上在交叉所述第一方向的第二方向上延伸；以及
形成延伸穿过所述层间电介质层的存储节点接触和连接到所述存储节点接触的数据存储元件，其中所述存储节点接触电连接到所述第二杂质区域，并且所述层间电介质层的一部分在所述数据存储元件和所述位线之间。
6.如权利要求5所述的方法，还包括在所述基板的所述第二区域上的所述沟道外延层上形成PMOS栅极图案，
其中所述位线和所述PMOS栅极图案包括相同的导电层。
7.一种制造存储器件的方法，所述方法包括：
提供包括单元阵列区域和PMOS区域的基板；
形成掩模图案，该掩模图案包括彼此平行并在所述单元阵列区域上在第一方向上延伸的多个线形部分，所述掩模图案在所述PMOS区域上延伸；
通过利用所述掩模图案作为蚀刻掩模蚀刻所述基板，在所述单元阵列区域上形成彼此平行的多个凹槽；
分别在所述多个凹槽中顺序地形成栅电介质层、字线和覆盖图案；
从所述PMOS区域去除所述掩模图案以暴露所述PMOS区域，在从所述PMOS区域去除所述掩模图案之后所述掩模图案保留在所述单元阵列区域上；以及
在所述PMOS区域上选择性地形成硅锗(SiGe)层，同时利用所述掩模图案作为所述硅锗层在所述单元阵列区域上生长的阻挡物。
8.如权利要求7所述的方法，其中所述掩模图案包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。
9.如权利要求7所述的方法，其中所述基板还包括NMOS区域，
其中当所述硅锗层正在所述PMOS区域上形成时，所述掩模图案在所述NMOS区域上并用作所述硅锗层在所述NMOS区域上生长的阻挡物。
10.如权利要求7所述的方法，在形成所述硅锗层之后还包括：
去除所述掩模图案；以及
在所述单元阵列区域上形成层间电介质层。
11.如权利要求10所述的方法，其中所述层间电介质层包括包含硅氧化物层和硅氮化物层的多个层。
12.如权利要求10所述的方法，还包括：
形成电连接到所述单元阵列区域的与所述字线之一的第一侧相邻的部分的位线；以及
在所述PMOS区域上的所述硅锗层上形成PMOS栅极图案，
其中所述位线和所述PMOS栅极图案包括相同的导电层。
13.一种形成存储器件的方法，所述方法包括：
在包括第一区域和第二区域的基板上形成掩模层，所述掩模层包括暴露所述第一区域的第一开口并在所述第二区域上延伸；
利用所述掩模层作为蚀刻掩模蚀刻所述基板以在所述基板的所述第一区域中形成凹陷；
在所述凹陷中形成字线；
在形成所述字线之后从所述基板的所述第二区域去除所述掩模层，以暴露所述基板的所述第二区域；
在所述基板的暴露的所述第二区域上形成外延层；
在所述外延层上顺序地形成绝缘层和导电层；以及
图案化所述导电层以在所述外延层上形成晶体管的栅电极，所述外延层用作所述晶体管的沟道区。
14.如权利要求13所述的方法，其中当所述外延层正在形成时所述掩模层保留在所述基板的所述第一区域上。
15.如权利要求14所述的方法，还包括在形成所述外延层之后从所述基板的所述第一区域去除所述掩模层。
16.如权利要求13所述的方法，还包括在形成所述字线之后在所述基板的所述第一区域上形成层间绝缘层，
其中所述层间绝缘层包括暴露所述基板的所述第一区域的第二开口，所述第二开口邻近所述字线，
其中形成所述导电层包括在所述第二开口中以及在所述层间绝缘层上形成所述导电层，并且
其中图案化所述导电层包括图案化形成在所述层间绝缘层上的所述导电层以在所述基板的所述第一区域上形成导电线。
17.如权利要求13所述的方法，还包括在从所述基板的所述第二区域去除所述掩模层之前在所述凹陷中且在所述字线上形成覆盖图案。
18.如权利要求13所述的方法，其中所述外延层包括硅和锗。
19.如权利要求18所述的方法，其中所述外延层中的锗与硅的比例沿着从所述外延层的面对所述基板的下表面朝向所述外延层的与所述外延层的所述下表面相反的上表面的方向增大。
20.如权利要求13所述的方法，还包括：
在形成所述导电层之前在所述绝缘层上形成功函数调节层；以及
在图案化所述导电层之后图案化所述功函数调节层，其中所述晶体管的所述栅电极包括所述功函数调节层和所述导电层。
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