CN116419568A - 存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

Abstract

公开了一种存储器件及其制造方法及包括存储器件的电子设备。存储器件可以包括：衬底上竖直叠置的多个器件层，每个器件层包括选择晶体管的有源区的阵列，该阵列包括第一方向上的行和第二方向上的列，有源区包括下源/漏区、沟道部和上源/漏区；在第二方向上排列的多条位线，每一条位线沿着相应的行在第一方向上延伸；竖直叠置且与各器件层对应的多个字线层，每一字线层包括在第一方向上排列的多条字线，每一条字线沿第二方向延伸以至少部分地围绕对应器件层的相应列中的沟道部；从每一条位线竖直延伸的多条子位线，每一条子位线电连接到该位线上方的各器件层中对应行的下源/漏区；以及存储元件，电连接到各有源区的上源/漏区。

Description

存储器件及其制造方法及包括存储器件的电子设备

技术领域

本公开涉及半导体领域，具体地，涉及存储器件及其制造方法以及包括这种存储器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进集成密度的存储器件及其制造方法以及包括这种存储器件的电子设备。

根据本公开的一个方面，提供了一种存储器件，包括：衬底上沿相对于衬底的竖直方向叠置的多个器件层，每个器件层包括选择晶体管的有源区的阵列，其中，阵列中的有源区在第一方向上排列成行以及在第二方向上排列成列，有源区包括相对于衬底处于不同高度处的下源/漏区和上源/漏区以及处于下源/漏区和上源/漏区之间的沟道部；在第二方向上排列的多条位线，所述多条位线中的每一条位线沿着阵列中的相应行在第一方向上延伸；在竖直方向上叠置且分别与所述多个器件层对应的多个字线层，其中，所述多个字线层中的每一字线层包括在第一方向上排列的多条字线，所述多条字线中的每一条字线沿第二方向延伸以至少部分地围绕该字线层的对应器件层的相应列中的有源区的沟道部；从所述多条位线中的每一条位线竖直延伸的多条子位线，所述多条子位线中的每一条子位线电连接到该位线上方的各器件层中该位线的对应行中的有源区的下源/漏区；以及存储元件，电连接到各有源区的上源/漏区。

根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置多个器件层，每个器件层包括在相对于衬底的竖直方向上顺序叠置的第一源/漏层、沟道限定层和第二源/漏层，且每个器件层之间设置有隔离限定层；在所述多个器件层中形成竖直延伸的多个第一加工通道，所述多个第一加工通道在第一方向上排列且分别沿着与第一方向相交的第二方向延伸，每一个第一加工通道的底部由所述多个器件层中最下方的器件层中的第一源/漏层限定；经由第一加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第一栅位置保持层；经由第一加工通道，将隔离限定层的靠近第一加工通道的一部分替换为隔离层；经由第一加工通道，使在第一加工通道中显露的各器件层中的第二源/漏层相对于第一源/漏层在第一方向上凹进；在第一加工通道的底部显露的最下方的器件层中的第一源/漏层上，沿着第一加工通道的侧壁形成子位线，子位线与第一加工通道中显露的各器件层中的第一源/漏层相接触；在所述多个器件层中形成竖直延伸的多个第二加工通道，所述多个第二加工通道在第一方向上与第一加工通道交替排列且分别沿着第二方向延伸，其中，所述多个器件层在第二加工通道处形成阶梯结构；经由第二加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第二栅位置保持层；经由第二加工通道，将隔离限定层的靠近第二加工通道的剩余部分替换为隔离层；形成贯穿所述多个器件层的多个第三加工通道，所述多个第三加工通道在第二方向上排列且分别沿第一方向延伸；通过选择性外延生长，在各器件层在所述第三加工通道中显露的侧壁上生长沟道层；形成贯穿所述多个器件层的多个第四加工通道，所述多个第四加工通道在第二方向上与第三加工通道交替排列且分别沿着第一方向延伸；经由第四加工通道，去除沟道限定层以及第一栅位置保持层和第二栅位置保持层；以及在衬底上形成与各器件层相对应的字线层，每一字线层包括多条字线，字线沿第二方向延伸以至少部分围绕沟道层在第一源/漏层和第二源/漏层之间的部分。

根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。

根据本公开的实施例，提供了一种新颖的三维(3D)存储器件架构。在该3D架构中，各存储单元中的选择晶体管竖直堆叠，这可以提供更大的设计空间，降低占用面积，并增强器件性能。可以使用子位线将竖直堆叠的晶体管连接到相应的位线。在根据本公开实施例的制造工艺中，可以使用各种自对准工艺，从而可以减小面积、空间、成本，并增加产率。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1(a)示意性示出了根据本公开实施例的存储器件中的选择晶体管阵列的局部透视图，图1(b)示意性示出了根据该实施例的存储器件中的选择晶体管阵列在剥离字线之后的位线和有源区的局部透视图；

图2至46(b)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；

图47示意性示出了根据本公开实施例的存储器件的等效电路图，

其中，图3(a)、25(a)、33(a)、41(a)、45(a)是俯视图，图3(a)中示出了AA′线的位置，图25(a)中示出了BB′线的位置，图33(a)示出了DD′线、EE′线的位置，

图2、3(b)、4至24、25(b)、33(b)、40(a)、41(b)、42(a)、44(a)是沿AA′线的截面图，图25(b)中示出了CC′线的位置，

图25(c)、26、27、28(a)、29、30(a)、31(a)、32(a)、33(c)、34(a)、35(a)、36(a)、37(a)、38(a)、39(a)、40(b)是沿BB′线的截面图，

图25(d)、28(b)、30(b)、31(b)、32(b)、33(d)、34(b)、35(b)、36(b)、37(b)、39(b)、40(c)是沿CC′线的截面图，

图33(e)、34(c)、35(c)、41(c)、42(b)是沿DD′线的截面图，

图33(f)、34(d)、35(d)、41(d)、43、44(b)、45(b)、46(a)、46(b)是沿EE′线的截面图，

图37(c)是沿图37(a)中点划线处的剖面图，图38(b)是沿图38(a)中点划线处的剖面图，图42(c)是与图37(c)相对应的剖面图，图42(d)是与图38(b)相对应的剖面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图1(a)示意性示出了根据本公开实施例的存储器件中的选择晶体管阵列的局部透视图，图1(b)示意性示出了根据该实施例的存储器件中的选择晶体管阵列在剥离字线之后的位线和有源区的局部透视图。

如图1(a)和1(b)所示，根据实施例的存储器件可以包括选择晶体管的三维(3D)阵列100以及与选择晶体管电连接的存储元件(例如，参见图46(a)中的电容器1087)，或图46(b)中的磁性隧道结1089)。这种存储器件可以包括动态随机存取存储器(DRAM)或磁性随机存取存储器(MRAM)。每个选择晶体管及与之电连接的存储元件可以构成存储单元(MC)。

图中示意性示出了3D阵列100中的部分选择晶体管，例如，处于下层的选择晶体管TR_1-1-1、TR_1-2-1、TR_2-1-1、TR_2-2-1以及处于上层的选择晶体管TR_1-1-2、TR_1-2-2、TR_2-1-2、TR_2-2-2。尽管在此仅示出了3D阵列100中的两层，但是本公开不限于此，而是可以包括更多层，例如L层(L为大于或等于2的自然数)。另外，图中示出了每层包括2×2的选择晶体管阵列。这仅仅是为了图示的方便。事实上，每层可以包括例如M(行)×N(列)的选择晶体管阵列(M、N分别为大于或等于2的自然数)。因此，3D阵列100可以包括M×N×L个选择晶体管，其中每个选择晶体管可以表示为TR_i-j-k(1≤i≤M，i可称为行索引；1≤j≤N，j可称为列索引；1≤k≤L，k可称为层索引)。

3D阵列中的选择晶体管可以通过字线和位线来寻址。沿第一方向延伸的多条位线BL_1、BL_2、…、BL_i、…、BL_M(图中仅示出了其中两条)可以在第二方向上排列，以分别对应于M行。如下所述，每一条位线BL_i可以自对准于相应的行(第i行)。另外，字线可以构成选择晶体管的栅电极，且因此可以具有L层(图中仅示出了其中两层)，以分别对应于各层选择晶体管。在各层中，沿第二方向延伸的多条位线可以在第一方向上排列，以分别对应于N列。例如，在第一层中，具有位线WL_1-1、WL_2-1、…、WL_j-1、…、WL-N-1(图中仅示出了其中两条)；在第二层中，具有位线WL_1-2、WL_2-2、…、WL_j-2、…、WL-N-2(图中仅示出了其中两条)；…；在第k层中，具有位线WL_1-k、WL_2-k、…、WL_j-k、…、WL-N-k(图中未示出)；…；在第L层中，具有位线WL_1-L、WL_2-L、…、WL_j-L、…、WL-N-L(图中未示出)。每一层中的位线可以实质上共面。

根据本公开的实施例，位线可以位于阵列下部，且可以实质上共面。从各条位线BL_i，多条子位线Sub_BL_i-1、Sub_BL_i-2、…、Sub_BL_i-j、…、Sub_BL_i-N可以竖直延伸，以分别对应于N列，并因此连接到上方各层中的相应行(第i行)中各列(第1至N列)的选择晶体管(更具体地，如下所述的下源/漏区)。图中仅示出了从位线BL_1延伸的两条子位线Sub_BL_1-1、Sub_BL_1-2以及从位线BL_2延伸的两条子位线Sub_BL_2-1、Sub_BL_2-2。

因此，每一选择晶体管TR_i-j-k可以通过子位线Sub_BL_i-j电连接到相应的位线BL_i，且其栅电极由相应的字线WL_j-k限定，并因此电连接在字线WL_j-k与位线BL_i之间。通过字线BL_i(1≤i≤M)和位线WL_j-k(1≤j≤N，1≤k≤L)，可以对3D阵列中的各选择晶体管TR_i-j-k寻址。在图1(a)中示意性示出了部分接触部，例如到位线BL_1、BL_2的接触部，到字线WL_1-1、WL_1-2的接触部。通过这些接触部，可以施加电信号来对选择晶体管进行寻址和访问。请注意，为了图示清楚起见，并未示出到字线WL_2-1、WL_2-2的接触部。

子位线可以设置在相应列的一侧。例如，如图所示，对于每一列(第j列)，从各条位线延伸的子位线Sub_BL_i-j(1≤i≤M)可以从该列(第j列)在第一方向上的一侧电连接到该列中的选择晶体管。对应于同一列(第j列)的子位线Sub_BL_i-j(1≤i≤M)可以在第二方向上实质上对准(例如，实质上共面)。

另外，如图所示，子位线可以成对设置。例如，对于某一列(例如，第j列)，其相应的子位线Sub_BL_i-j(1≤i≤M)可以设置在该列(第j列)在第一方向上的第一侧；而与之相邻的一列(例如，第.j+1列或.j-1列)，其相应的子位线Sub_BL_i-(j+1)或Sub_BL_i-(j-1)(1≤i≤M)可以设置在该列(第j+1列或j-1列)在第一方向上的与第一侧相对的第二侧。于是，子位线可以每隔两列而成对设置在相邻的列之间。例如，在相邻的第2n-1列和第2n列(n为大于0的自然数)之间，可以设置子位线Sub_BL_i-(2n-1)、Sub_BL_i-2n(1≤i≤M)；在相邻的第2n列和第2n+1列之间，可以不设置子位线；另外，在相邻的第2n+1列和第2(n+1)列之间，可以设置子位线Sub_BL_i-(2n+1)、Sub_BL_i-2(n+1)(1≤i≤M)；以此类推。

每一子位线Sub_BL_i-j可以包括从相应的位线BL_i竖直延伸的竖直延伸部分VP以及从竖直延伸部分VP向着相应的选择晶体管TR_i-j-k横向延伸的横向延伸部。成对设置的子位线Sub_BL_i-(2n-1)、Sub_BL_i-2n各自的竖直延伸部VP可以彼此面对，而各自的横向延伸部HP可以向着彼此相反的方向延伸。

选择晶体管TR_i-j-k可以是竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于不同竖直高度处(例如，分别设于上下两端)的源/漏区(可以分别称作上源/漏区、下源/漏区)以及位于上、下源/漏区之间的沟道部。上、下源/漏区之间可以通过沟道部中形成的沟道区形成导电通道。同一层中的有源区可以实质上共面(例如，在与衬底的表面平行的平面上)。不同层中的相应行以及相应列可以在竖直方向上彼此实质上对准(例如，实质上共面)。

进一步，各选择晶体管TR_i-j-k的有源区可以包括下源/漏层S/C_L、上源/漏层S/C_U以及包括在下源/漏层S/C_L与上源/漏层S/C_U之间延伸的部分(限定上述“沟道部”)的沟道层CH。下源/漏区可以包括下源/漏层S/C_L，例如通过掺杂而限定在下源/漏层S/C_L中。类似地，上源/漏区可以包括上源/漏层S/C_U，例如通过掺杂而限定在上源/漏层S/C_U中。各层中M行和N列的选择晶体管的有源区各自的下源/漏层S/C_L可以实质上共面，上源/漏层S/C_U可以实质上共面。

在各选择晶体管TR_i-j-k的有源区中，沟道层CH可以是在下源/漏层S/C_L和上源/漏层S/C_U的(在第二方向上的)侧壁上生长的外延层。沟道层CH可以从下源/漏层S/C_L的侧壁延伸到上源/漏层S/C_U的侧壁上，从而具有在下源/漏层S/C_L与上源/漏层S/C_U之间延伸的部分(限定沟道部)。沟道层CH还可以延伸到子位线和位线的侧壁上，例如在子位线和位线包括(掺杂的)半导体材料时。于是，当从第一方向观察时，有源区可以呈C形，即，下源/漏层S/C_L和上源/漏层S/C_U从沟道层CH伸出的形状。

如图所示，相邻两行的选择晶体管的有源区各自的C形可以彼此相对。例如，对于某一行(例如，第i行)，其中的选择晶体管的有源区的沟道层CH可以设置在下源/漏层S/C_L和上源/漏层S/C_U在第二方向上的第一侧；而与之相邻的一行(例如，第i+1行或i-1行)，其中的选择晶体管的有源区的沟道层CH可以设置在下源/漏层S/C_L和上源/漏层S/C_U在第二方向上的与第一侧相对的第二侧。于是，对于每一对相邻的列，各自的有源区中的沟道层CH可以设置在相应的下源/漏层S/C_L和上源/漏层S/C_U的彼此背对的侧壁上。

在各选择晶体管TR_i-j-k的有源区中，沟道层CH在下源/漏层S/C_L与上源/漏层S/C_U之间延伸的部分(沟道部)在第一方向上的相对端部可以相对于下源/漏层S/C_L与上源/漏层S/C_U的相应端部在第一方向上凹进。这种凹进为字线提供了绕过沟道部以在第二方向上连续延伸的空间。

在各选择晶体管TR_i-j-k的有源区中，下源/漏层S/C_L在第一方向上的一个端部(可以称为“(下源/漏层S/C_L的)第一端部”)可以相对于上源/漏层S/C_U的相应端部(可以称为“(上源/漏层S/C_U的)第一端部”)在第一方向上伸出，以便连接到相应的子位线，特别是子位线的横向延伸部。下源/漏层S/C_L可以与相应子位线的横向延伸部实质上对准(例如，实质上共面)。同一列(例如，第j列)中的选择晶体管各自的下源/漏层S/C_L的第一端部可以实质上对准(例如，实质上共面)，上源/漏层S/C_U的第一端部可以实质上对准(例如，实质上共面)。不同层中处于相同行(例如，第i行)和相同列(例如，第j列)的选择晶体管TR_i-j-k(1≤k≤L)各自的下源/漏层S/C_L的第一端部可以在竖直方向上实质上对准(例如，实质上共面)，上源/漏层S/C_U的第一端部可以实质上对准(例如，实质上共面)。

在各选择晶体管TR_i-j-k的有源区中，下源/漏层S/C_L在第一方向上的另一个端部(可以称为“(下源/漏层S/C_L的)第二端部”)可以与上源/漏层S/C_U的相应端部(可以称为“(上源/漏层S/C_U的)第二端部”)在竖直方向上实质上对准(例如，实质上共面)。同一列(例如，第j列)中的选择晶体管各自的下源/漏层S/C_L和上源/漏层S/C_U的第二端部可以实质上对准(例如实质上共面)。下方层中选择晶体管的下源/漏层S/C_L和上源/漏层S/C_U的第二端部可以相对于上方层中处于相同行和相同列的选择晶体管的下源/漏层S/C_L和上源/漏层S/C_U的第二端部伸出。于是，处于相同行(例如，第i行)和相同列(例如，第j列)的选择晶体管TR_i-j-k(1≤k≤L)各自的有源区的下源/漏层S/C_L和上源/漏层S/C_U的第二端部可以形成阶梯结构。这种阶梯结构有利于形成到各层中的有源区(特别是上源/漏层S/C_U)的接触部，例如各上源/漏层S/C_U的(伸出的)第二端部可以用作这种接触部的着接焊盘(1anding pad)。在图1(a)中，为了图示方便起见，仅示出了到晶体管TR_2-2-1、TR_2-2-2(各自的上源/漏层S/C_U)的接触部。

字线WL_j-k可以沿第二方向延伸以围绕选择晶体管TR_i-j-k(1≤i≤M)的沟道部的至少部分外周，于是可以与沟道部的至少一侧相重叠并因此构成选择晶体管TR_i-j-k的栅电极。在图1(a)中，为了清楚地示出字线围绕沟道部的结构，字线WL_2-1和WL_2-2仅被部分地示出，以显露其所围绕的沟道部。字线WL_j-k可以环绕选择晶体管的沟道部的外周，从而形成全环绕栅(GAA)配置。

根据其他实施例，字线WL_j-k可以围绕沟道部的外周的一侧(或多侧)，而并不围绕沟道部的外周的另外一侧(或多侧)，并因此可以形成单侧器件。例如，字线WL_j-k可以在相应列(第j列)中的C形开口彼此相对的相邻选择晶体管的沟道部之间延伸，绕过这些沟道部在第一方向上的相对端部以在第二方向上延伸，但并不在C形开口彼此背对的相邻选择晶体管的沟道部之间延伸。这将在下面进一步详细描述。

这种存储器件例如可以如下制造。

可以在衬底上设置包括两个或更多个器件层(例如，如上所述的L层)的堆叠。每个器件层可以用来限定相应层级的选择晶体管阵列(例如，如上所述的M行×N列)，例如可以包括依次叠置的第一源/漏层、沟道限定层和第二源/漏层。另外，为了器件之间的隔离，器件层之间可以设置有隔离限定层。隔离限定层可以在后继的工艺中被替换为隔离材料。这种竖直叠置的器件层随后可以限定选择晶体管的3D阵列(例如，如上所述的M×N×L的3D阵列)。

每一选择晶体管可以在一端电连接到存储元件如电容器或MTJ，而可以在另一端电连接到位线，以便从位线接收数据(例如，写入数据)或向位线发送数据(例如，读取数据)。根据本公开的实施例，可以在选择晶体管的一侧设置子位线以将其电连接到相应的位线，在另一侧设置接触部以将其电连接到相应的存储元件。

为设置子位线，可以在所述堆叠中形成竖直延伸的多个第一加工通道。该多个第一加工通道可以在第一方向(例如，位线延伸方向)上排列，且各自沿着与第一方向相交(例如，垂直)的第二方向(例如，字线延伸方向)延伸。考虑到每一选择晶体管仅在一侧需要子位线，因此可以每隔两列选择晶体管的区域设置一个第一加工通道，这样每一列选择晶体管可以仅在一侧与第一加工通道相邻。考虑到位线与选择晶体管之间的电连接方式，对于最下方的器件层，其第一源/漏层和第二源/漏层中之一(例如，第一源/漏层)可以通过后继工艺而构成位线。因此，第一加工通道的底部可以由最下方的器件层的第一源/漏层来限定。当然，本公开不限于此。这种位线可以是单独设置的。

子位线可以通过侧墙形成工艺在最下方的器件层的第一源/漏层上沿着第一加工通道的侧壁形成，因此可以是自对准的。在形成子位线之前，可以经由第一加工通道，使在第一加工通道中显露的各器件层中的第二源/漏层相对于第一源/漏层在第一方向上凹进，从而沿第一加工通道的侧壁形成的子位线可以只与第一源/漏层相接触并因此电连接，而与第二源/漏层间隔开并(由于随后填充的电介质而)彼此电隔离。

另外，可以经由第一加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第一栅位置保持层。第一栅位置保持层可以提供随后供字线绕过沟道部而沿第二方向连续延伸的空间。

另外，可以经由第一加工通道，将隔离限定层的靠近第一加工通道的一部分替换为隔离层。

这样，每一列选择晶体管可以在第一方向上的一侧具有子位线。可以对每列选择晶体管在第一方向上的另一侧进行处理，以便于设置用来电连接到存储元件的接触部。

为此，可以在所述堆叠中形成竖直延伸的多个第二加工通道。该多个第二加工通道可以在第一方向上与第一加工通道(在形成第二加工通道时，可以被填充，以免影响其中已经形成的结构如子位线等)交替排列，且各自沿着第二方向延伸。例如，第二加工通道可以设置在每两个相邻的第一加工通道之间的大致中部。在形成第二加工通道时，可以使用阶梯结构形成工艺，从而所述堆叠中的器件层可以在第二加工通道处形成阶梯结构，使得下层的器件层相对于上层的器件层在第一方向上伸出而形成台阶。例如，可以通过光刻胶修整结合逐次刻蚀来形成阶梯结构。

类似地，可以经由第二加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第二栅位置保持层。第二栅位置保持层可以提供随后供字线绕过沟道部而沿第二方向连续延伸的空间。

类似地，可以经由第二加工通道，将隔离限定层的靠近第二加工通道的剩余部分替换为隔离层。通过第一加工通道替换的隔离层与通过第二加工通道替换的隔离层之间可以具有界面或边界。

在以上工艺中，第一加工通道和第二加工通道并未贯穿所述堆叠，而是可以停止于最下方的器件层的第一源/漏层，这是为了保证该第一源/漏层在第一方向上的连续性，从而随后可以用作位线。

这样，各器件层通过第一加工通道和第二加工通道(可以被填充，以免后继处理影响其中已经形成的结构如子位线、阶梯结构等)而划分为在第一方向上排列的多列，各列沿着第二方向延伸。接下来，可以对各器件层在第二方向上进行划分，以形成行和列的阵列。

例如，可以形成贯穿所述堆叠的多个第三加工通道。该多个第三加工通道可以在第二方向上排列，且各自沿着第一方向延伸。可以通过选择性外延生长，在各器件层在第三加工通道中显露的侧壁上生长沟道层。由于选择性外延生长，沟道层可以保持与器件层中第三加工通道中显露的侧壁实质上相同的形状。沟道层生长在沟道限定层的侧壁上的部分可以限定沟道部。沟道层可以呈纳米片的形式。

可以形成贯穿所述堆叠的多个第四加工通道。该多个第四加工通道可以在第二方向上与第三加工通道交替排列，且各自沿着第一方向延伸。可以经由第四加工通道，去除沟道限定层以及第一栅位置保持层和第二栅位置保持层。这样，在沟道部周围留下了栅容纳空间(由于沟道限定层以及第一栅位置保持层和第二栅位置保持层的去除而释放的空间，以及第三加工通道和第四加工通道)。

可以在衬底上形成与各器件层相对应的字线层。例如，可以交替形成层间电介质层和栅导体层，各栅导体层可以处于各器件层中的沟道部相对应的高度处。并可以将各栅导体层(一起或分别)构图为沿第二方向延伸的字线，(介由栅介质层)至少部分地围绕沟道部的外周。

本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

图2至46(b)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。

如图2所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。

在衬底1001上，可以如下所述形成存储器件，特别是非易失性存储器件，例如DRAM或MRAM等。存储器件中的存储单元(cell)可以包括作为n型器件或p型器件的选择晶体管以及作为存储元件的电容器或磁性隧道结(MTJ)等。在此，以n型选择晶体管为例进行描述，为此衬底1001中可以形成有p型阱(未示出)。因此，以下的描述，特别是关于掺杂类型的描述，针对n型选择晶体管的形成。但是，本公开不限于此。

在衬底1001上，可以通过例如外延生长，形成第一器件层L1、第二器件层L2和第三器件层L3。可以从各器件层L1、L2、L3来限定选择晶体管的有源区。例如，第一器件层L1可以包括第一源/漏层1003₁、沟道限定层1005₁和第二源/漏层1007₁。类似地，第二器件层L2可以包括第一源/漏层1003₂、沟道限定层1005₂和第二源/漏层1007₂，第三器件层L3可以包括第一源/漏层1003₃、沟道限定层1005₃和第二源/漏层1007₃。另外，为了后继制作电隔离的目的，器件层L1、L2、L3之间可以包括隔离限定层1009₁、1009₂、1009₃。这些半导体层可以具有良好的晶体质量，并可以是单晶结构。相邻的半导体层之间可以具有清晰的晶体界面。

这些半导体层可以包括各种合适的半导体材料，例如，元素半导体材料如Si或Ge之类的IV族元素半导体材料，化合物半导体材料如SiGe之类的IV族化合物半导体材料或者InP、GaAs之类的III-V族化合物半导体材料。可以基于衬底的性质、要实现的器件性能等因素，来选择半导体层的材料。

在本实施例中，在Si晶片上形成的各半导体层可以是Si系材料。另外，考虑到后继工艺，相邻的半导体层之间可以具有刻蚀选择性。例如，各源/漏层可以包括Si，各沟道限定层以及隔离限定层可以包括SiGe(例如，Ge的原子百分比可以为约10至30％)。

各器件层中的半导体层可以根据所要形成的选择晶体管的导电类型而被适当地掺杂。例如，第一源/漏层和第二源/漏层可以被重掺杂(例如，掺杂浓度为约1E19至1E21cm^-3)为与所要实现的选择晶体管的导电类型相同的导电类型。或者，对于隧穿型器件，同一器件层中的第一源/漏层和第二源/漏层可以被掺杂为相反的导电类型。半导体层的掺杂可以通过在外延生长时原位掺杂实现，或者可以通过其他掺杂方法如离子注入来实现。在相邻的半导体层之间可以具有掺杂浓度界面。

各半导体层可以具有合适的(竖直方向上的)厚度。例如，第一和第二源/漏层均可以具有约20至200nm的厚度，隔离限定层可以具有约10至30nm的厚度，沟道限定层可以具有约20至50nm的厚度。考虑到后继工艺，各沟道限定层的厚度可以大于各隔离限定层的厚度，各器件层(除最下方的器件层L1之外)中下方的第一源/漏层的厚度可以小于上方的第二源/漏层的厚度。

另外，在半导体层上方，可以形成硬掩模层1011，以辅助构图。例如，硬掩模层1011可以包括氮化物(例如，氮化硅)，厚度为约30至100nm。

在图2中，示出了三个器件层L1、L2和L3，且随后可以形成三层选择晶体管。但是，本公开不限于此。可以设置更多或更少(例如，如上所述的L层)的器件层，并可以形成相应层级的选择晶体管。

可以制作竖直延伸的子位线，以便将竖直叠置的选择晶体管电连接到相应的位线。

例如，如图3(a)和3(b)所示，可以在硬掩模层1011上形成光刻胶1013，并通过光刻将其构图为具有一系列在第一方向(例如，x方向)上排列的沿与第一方向相交(例如，垂直)的第二方向(例如，y方向)延伸的开口，这些开口可以限定子位线的位置。

如图4所示，可以如此构图的光刻胶1013作为刻蚀掩模，通过各向异性刻蚀如竖直方向(例如，垂直于衬底表面的方向)的反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成第一加工通道T1。RIE可以停止于最下方的器件层L1的第一源/漏层1003₁。于是，在衬底1001上留下了一系列竖直的第一加工通道T1。之后，可以去除光刻胶1013。

可以在沟道限定层1005₁、1005₂、1005₃在第一方向(例如，x方向)上的端部处形成栅位置保持层。例如，如图5所示，可以经由第一加工通道T1，通过选择性刻蚀，使各器件层中的沟道限定层1005₁、1005₂、1005₃(在该示例中，SiGe)相对于各源/漏层(在该示例中，Si)在第一方向上相对凹进，以提供随后用于容纳栅堆叠的空间。在该示例中，隔离限定层1009₁、1009₂、1009₃(在该示例中，与沟道限定层同为SiGe)也会在第一方向上相对凹进大致相同的程度。考虑到下述插塞(参见图7中的1015′)的形成，刻蚀深度(或者说，相对凹进程度)可以大于各隔离限定层1009₁、1009₂、1009₃中最大的厚度的二分之一厚。

为避免栅位置保持层形成在隔离限定层1009₁、1009₂、1009₃的相对凹入中(这是不希望的)，可以在隔离限定层1009₁、1009₂、1009₃的相对凹入中形成插塞。例如，如图6所示，可以淀积厚度大于各隔离限定层1009₁、1009₂、1009₃中最大厚度的二分之一厚但小于各沟道限定层1005₁、1005₂、1005₃中的最小厚度的二分之一厚的插塞材料层1015。于是，淀积的插塞材料层1015可以完全填满隔离限定层1009₁、1009₂、1009₃的相对凹入，但在沟道限定层1005₁、1005₂、1005₃的相对凹入中可以保持大致共形的薄膜形式。考虑到后继工艺中的刻蚀选择性，插塞材料层1015可以包括例如SiC。可以将淀积的插塞材料层1015回蚀一定厚度(例如，稍大于淀积厚度)，从而插塞材料层1015可以留于隔离限定层1009₁、1009₂、1009₃的相对凹入中形成插塞1015′，而从沟道限定层1005₁、1005₂、1005₃的相对凹入中去除，如图7所示。为更好地控制刻蚀深度，可以采用原子层刻蚀(ALE)。

在隔离限定层1009₁、1009₂、1009₃相对于沟道限定层1005₁、1005₂、1005₃具备刻蚀选择性的情况下，可以省略插塞1015′的形成。

另外，如图8所示，可以经由第一加工通道T1，通过选择性刻蚀，使各器件层中的沟道限定层1005₁、1005₂、1005₃在第一方向上进一步凹进例如约10nm至40nm，以提供更大的栅容纳空间。在以上结合图5描述的选择性刻蚀步骤中，没有使沟道限定层1005₁、1005₂、1005₃(以及隔离限定层1009₁、1009₂、1009₃)凹进如此之多，是为了便于插塞1015′的形成，因为过大的凹入会导致在这种凹入中共形淀积并回蚀插塞材料层1015的困难。

之后，如图9所示，可以在沟道限定层1005₁、1005₂、1005₃的相对凹入中形成栅位置保持层1017(可以称作“第一栅位置保持层”)。第一栅位置保持层1017可以包括相对于插塞1015′(在该示例中，SiC)和硬掩模层1011(在该示例中，氮化物)具备刻蚀选择性的材料，例如氧化物(例如，氧化硅)。例如，可以淀积氧化物，并对淀积的氧化物进行竖直方向的RIE，来形成第一栅位置保持层1017。

类似地，如图10所示，可以经由第一加工通道T1，通过选择性刻蚀，去除隔离限定层1009₁、1009₂、1009₃的相对凹入中的插塞1015′，并使由此显露的隔离限定层1009₁、1009₂、1009₃在第一方向上进一步凹进例如约15nm至60nm。另外，可以通过淀积并回蚀的方式，来在隔离限定层1009₁、1009₂、1009₃的进一步凹进的凹入中，形成插塞1019。考虑到刻蚀选择性，插塞1019可以包括SiC。

当前，各器件层中的第一源/漏层和第二源/漏层的侧壁在第一加工通道T1中显露。希望形成的子位线与由第一源/漏层和第二源/漏层之一(例如，第一源/漏层)限定的源/漏区连接，而不与第一源/漏层和第二源/漏层中另一个(例如，第二源/漏层)限定的源/漏区连接(该源/漏区可以连接到存储元件如电容器、MTJ等)。因此，可以使例如第二源/漏层相对于第一源/漏层在第一方向上相对凹进。

为实现相对于彼此不具备刻蚀选择性的第一源/漏层和第二源/漏层之间的相对凹进，可以通过类似于以上结合图6和7描述的工艺，在希望相对伸出(以便连接到子位线)的第一源/漏层1003₂、1003₃的端部形成插塞1021，如图11所示。由于如上所述各器件层(除最下方的器件层L1之外)中第一源/漏层1003₂、1003₃的厚度小于第二源/漏层1007₂、1007₃的厚度，可以形成这种插塞1021。考虑到后继工艺中的刻蚀选择性，插塞1021可以包括氮化物。另外，在氮化物的插塞1021与源/漏层之间，可以设置例如氧化物的刻蚀停止层(未示出)。如上所述，如果第一源/漏层和第二源/漏层相对于彼此具备刻蚀选择性，则也可以省略插塞1021的形成。

为避免在形成插塞1021的工艺中涉及的刻蚀导致最下方的器件层L1中的第一源/漏层1003₁受到影响，在开始形成插塞1021的工艺之前，可以在第一加工通道T1的底部形成保护层。例如，可以淀积氧化物以填满第一加工通道T1，可以对淀积的氧化物进行平坦化如化学机械抛光(CMP，可以停止于硬掩模层1011)，然后可以通过竖直方向的RIE回蚀平坦化的氧化物，使其顶面下降至露出除最下方的器件层L1中的第一源/漏层1003₁之外的各源/漏层的侧壁(例如，顶面在最下方的器件层L1中的第一沟道限定层1005₁的顶面与底面之间的高度处)。在该示例中，如此形成的氧化物与之前形成的栅位置保持层1017均包括氧化物，因此被一体示出为1017′。

如图12所示，可以经由第一加工通道T1，通过选择性刻蚀，使各器件层中的第二源/漏层1007₁、1007₂、1007₃在第一方向上进一步凹进例如约10nm至30nm。这样，第二源/漏层1007₁、1007₂、1007₃就相对于第一源/漏层1003₁、1003₂、1003₃在第一方向上凹进。另外，第二源/漏层1007₁、1007₂、1007₃可以保持仍然相对于沟道限定层1005₁、1005₂、1005₃伸出，从而与第一源/漏层1003₁、1003₂、1003₃一起在各沟道限定层1005₁、1005₂、1005₃的端部外侧限定栅容纳空间。

当将各器件层在第一加工通道T1一侧的端部如上所述进行构图之后，可以在第一加工通道T1中形成子位线。

如图13所示，可以将由于器件层的构图而在硬掩模层1011下方导致的空隙中填充电介质材料。例如，可以通过淀积并回蚀(例如，竖直方向的RIE)SiC，来形成隔离层1023。可选地，在淀积SiC之前，可以通过选择性刻蚀，将第一栅位置保持层1017刻蚀少许(从而在第一方向上凹入一定深度)。这样，随后形成的隔离层1023可以覆盖第一栅位置保持层1017的侧壁。这可以加大随后替代第一栅位置保持层1017的栅堆叠与第一加工通道T1中形成的子位线之间的电距离，并因此降低寄生电容。在以下图示和描述中，仅为了方便起见，以没有刻蚀第一栅位置保持层1017的情况为例。

如图14所示，可以通过选择性刻蚀，去除插塞1021，以露出器件层L2、L3中的第一源/漏层1003₂、1003₃的侧壁(以便连接到随后形成的子位线)。另外，可以通过选择性刻蚀例如竖直方向的RIE，去除第一加工通道T1底部处的保护层1017′，从而最下方的器件层L1的第一源/漏层1003₁在第一加工通道T1的底部显露(但第一栅位置保持层1017仍然留于各沟道限定层的端部处)。

根据本公开的实施例，可以自对准的方式来形成子位线。

例如，如图15所示，可以通过侧墙(spacer)形成工艺，来形成沿第一加工通道T1的侧壁延伸的子位线1025。例如，可以通过以大致共形的方式淀积一层导电材料例如掺杂的多晶硅等，然后对淀积的导电材料进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积导电材料的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙形式的子位线1025。在此，由于第一源/漏层1003₂、1003₃的侧壁相对凹进，从而子位线1025也相应地突出从而与器件层L2、L3中的第一源/漏层1003₂、1003₃的侧壁接触。另外，子位线1025在底部与最下方的器件层L1的第一源/漏层1003₁接触。于是，子位线1025可以与各器件层中的第一源/漏层1003₁、1003₂、1003₃相接触。

之后，如图16所示，可以通过淀积并平坦化电介质材料，来回填第一加工通道T1，以实现第一加工通道T1相对两侧器件层之间的电隔离。例如，淀积的电介质材料可以与隔离层1023包括相同的材料(在该示例中，SiC)，并因此被一体示出为1027。

注意到，各器件层中限定下源/漏区的第一源/漏层已被连接到子位线。在DRAM中，限定上源/漏区的第二源/漏层可以连接到存储元件如电容器、MTJ等，以便实现存储单元。考虑到各器件层之间的竖直堆叠配置，可以形成阶梯结构，以便实现到存储元件相应器件层(特别是其中的第二源/漏层)的电连接。例如，这种阶梯结构可以形成在各器件层的在第一方向上与形成了子位线的一侧相对的一侧。

可以有多种方式来形成阶梯结构。例如，可以利用光刻胶修整(trim)结合逐次刻蚀，来构图阶梯结构。在构图时，可以将器件层L₁、L₂、L₃各自分别视为“一层”，于是可以在第一器件层L₁与第二器件层L₂之间、以及第二器件层L₂与第三器件层L₃之间，分别形成台阶。

例如，如图17所示，可以在硬掩模层1011上形成光刻胶1029，并通过光刻将其构图为具有一系列在第一方向(例如，x方向)上排列的沿第二方向(例如，y方向)延伸的开口，这些开口可以限定阶梯结构的位置。光刻胶1029中的这些开口可以在第一方向上处于各对相邻的第一加工通道T1(目前已被回填)之间例如大致中心的位置。

可以如此构图的光刻胶1029作为掩模，向下刻蚀硬掩模层1011以显露下方的器件层，并继而刻蚀器件层。在刻蚀器件层时，可以选择对器件层中的各层(例如，Si和SiGe)基本上无选择性的刻蚀配方。在此，可以控制刻蚀深度D1对应于第一器件层L1(除了第一源/漏层1003₁之外，因为第一源/漏层1003₁不需要被刻蚀)的厚度(即，沟道限定层1005₁的厚度+第二源/漏层1007₁的厚度)。

之后，如图18所示，可以对光刻胶1029进行修整。更具体地，可以使光刻胶1029中的开口在第一方向上的宽度增加，增加幅度可以对应于希望形成的台阶在第一方向上的宽度。可以修整后的光刻胶1029作为掩模，继续刻蚀器件层。类似地，可以控制刻蚀深度D2对应于第二器件层L2的厚度(即，第一源/漏层1003₂的厚度+沟道限定层1005₂的厚度+第二源/漏层1007₂的厚度)+隔离限定层1009₁的厚度(因为隔离限定层1009₁可以与第二器件层L2一样相对于下方的第一器件层L1缩进，以便显露下方的第一器件层L1)。

类似地，如图19所示，可以进一步修整光刻胶1029，使其中的开口在第一方向上的宽度增加，增加幅度可以对应于希望形成的台阶在第一方向上的宽度。可以修整后的光刻胶1029作为掩模，继续刻蚀器件层。类似地，可以控制刻蚀深度D3对应于第三器件层L3的厚度(即，第一源/漏层1003₃的厚度+沟道限定层1005₃的厚度+第二源/漏层1007₃的厚度)+隔离限定层1009₂的厚度(因为隔离限定层1009₂可以与第三器件层L3一样相对于下方的第二器件层L2缩进，以便显露下方的第二器件层L2)+隔离限定层1009₃的厚度(因为隔离限定层1009₃可以与第三器件层L3一样相对于下方的第二器件层L2缩进，以便显露下方的第二器件层L2)。

于是，在器件层中形成了阶梯结构。如图19所示，下方的器件层相对于上方的器件层在第一方向上伸出，从而形成台阶。下方的器件层相对于上方的器件层伸出的部分随后可以用作到该器件层(特别是其中的第二源/漏层)的接触部的着接焊盘。

在更多层的情况下，可以类似地修整光刻胶，并按各器件层的厚度(必要时，加上相应隔离限定层的厚度)来依次刻蚀器件层，从而形成更多的台阶。之后，可以去除光刻胶1029。

另外，由于上述工艺，形成了在竖直方向上贯穿各器件层(除最下方的器件层L1的第一源/漏层1003₁之外)的第二加工通道T2。于是，各器件层(除最下方的器件层L1的第一源/漏层1003₁之外)在第一方向上被第二加工通道T2以及第一加工通道T1(其中填充有隔离层)分离为彼此分开的部分，即，在第一方向上排列的沿第二方向延伸的多列(例如，如上所述的N列)。各列在第一方向上的一侧具有子位线，而在相对的另一侧具有阶梯结构。

类似地，如图20所示，可以经由第二加工通道T2，通过选择性刻蚀，使各器件层中的沟道限定层1005₁、1005₂、1005₃(在该示例中，SiGe)相对于各源/漏层(在该示例中，Si)在第一方向上相对凹进，以提供随后用于容纳栅堆叠的空间。如以上结合图5至8所述，可以形成插塞1031，以免随后形成的第二栅位置保持层(参见图21中的1033)也形成在隔离限定层1009₁、1009₂、1009₃的端部处。

之后，如图21所示，可以通过淀积然后回蚀例如氧化物，在沟道限定层1005₁、1005₂、1005₃的相对凹入中形成第二栅位置保持层1033。于是，各沟道限定层1005₁、1005₂、1005₃在第一方向上的相对两端处分别形成有第一栅位置保持层1017和第二栅位置保持层1033。这有助于随后形成的字线绕过沟道层而沿着第二方向连续延伸，而且有助于形成GAA配置。

可以将隔离限定层替换为隔离材料，以实现竖直方向上相邻的器件层之间的电隔离。例如，如图22所示，可以通过选择性刻蚀，去除插塞1031，以露出隔离限定层1009₁、1009₂、1009₃。然后，可以通过选择性刻蚀，去除隔离限定层1009₁、1009₂、1009₃。如图24所示，在由于隔离限定层1009₁、1009₂、1009₃的去除而留下的空间中，可以通过例如淀积然后回蚀(例如，竖直方向的RIE)，填充隔离材料。例如，填充的隔离材料可以与之前的隔离层1027同样包括SiC，并因此被一体示出为1037。注意，在各器件层之间，隔离层1037中可以包括电介质界面或边界，如图24中的虚线所示。这是因为各器件层之间的隔离层可以是分别从第一加工通道T1和第二加工通道T2填充的。为方便起见，其他附图中不再示出这样的电介质界面或边界。

可选地，在填充隔离材料之前，为降低接触电阻，可以经由第二加工通道T2，对各器件层暴露在外的第一源/漏层和第二源/漏层的表面进行硅化处理，以形成硅化物1035。例如，可以淀积金属如Ni或NiPt，并在约300至700℃的温度下退火，使得淀积的金属与第一源/漏层和第二源/漏层中的半导体元素发生反应，从而生成金属半导体化合物如NiSi或NiPtSi。于是，硅化物1035可以形成在第一源/漏层在第二加工通道T2一侧的侧壁及部分下表面上，也可以形成在第二源/漏层在第二加工通道T2一侧的侧壁及部分上表面上。之后，可以去除未反应的剩余金属，并如上所述形成隔离层1037。

类似地，如图25(a)至25(d)所述，可以通过淀积并平坦化电介质材料，来回填第二加工通道T2。在此，淀积的电介质材料可以与隔离层1037包括相同的材料(在该示例中，SiC)，并因此被一体示出为1039。另外，在淀积电介质材料之前，可以通过选择性刻蚀如RIE，去除硬掩模层1011。这是因为已经借助硬掩模层1011实现了器件层在第一方向上的分离(分离为N列)。

另外，在以下的工艺中，利用侧墙图形转移(Spacer Image Transer)技术，以便实现更精细的图案。为此，在隔离层1039上可以通过例如淀积，形成芯模(mandrel)层1041。考虑到刻蚀选择性，芯模层1041可以包括(多晶)硅。在芯模层1041上，可以另外形成硬掩模层1043，用来帮助构图，特别是在第二方向(例如，y方向)上分离器件层。例如，硬掩模层1043可以包括氮化物，厚度为约30至100nm。

在硬掩模层1043上可以形成光刻胶1045，并通过光刻将其构图为一系列在第二方向(例如，y方向)上排列的沿着第一方向(例如，x方向)延伸的线条。

如图26所示，可以光刻胶1045作为掩模，通过各向异性刻蚀如竖直方向的RIE，依次刻蚀硬掩模层1043和芯模层1041。于是，将光刻胶1045的线条图案转移到了硬掩模层1043和芯模层1041中。之后，可以去除光刻胶1045。在沿第一方向(例如，x方向)延伸的线条状的硬掩模层1043和芯模层1041的侧壁上，可以通过侧墙形成工艺，形成侧墙1047。例如，侧墙1047可以包括氮化物，其在第二方向(例如，y方向)上的厚度可以限定选择晶体管的有源区在第二方向(例如，y方向)上的尺度。另外，芯模层1041在第二方向(例如，y方向)上的宽度可以限定在第二方向(例如，y方向)上相邻的选择晶体管之间的间隔。

如图27所示，可以硬掩模层1043和侧墙1047作为掩模，通过各向异性刻蚀如竖直方向的RIE，刻蚀下方的隔离层1039和各器件层，以便形成沿第一方向(例如，x方向)延伸的第三加工通道T3。刻蚀可以停止在最下方的器件层L1的第一源/漏层1003₁中。于是，第三加工通道T3可以将各器件层(除最下方的器件层L1的第一源/漏层1003₁之外)分离为在第二方向(例如，y方向)上彼此分开的部分。在此，第一源/漏层1003₁的侧壁可以在第三加工通道T3中部分地显露。

可以通过侧墙形成工艺，在第三加工通道T3的侧壁上形成保护侧墙1049。例如，保护侧墙1049可以包括氮化物，厚度为约2nm至10nm。为更好地控制保护侧墙1049的厚度，在侧墙形成工艺中可以采用原子层淀积(ALD)。如图28(a)和28(b)所示，在存在保护侧墙1049的情况下，可以硬掩模层1043和侧墙1047作为掩模，进一步刻蚀第一源/漏层1003₁。在此，可以采用具有横向作用的刻蚀配方，从而可以在第一源/漏层1003₁中形成底切。保护侧墙1049的存在可以避免影响其他源/漏层。底切没有延伸到沟道限定层1005₁以及下方的衬底1001中的阱区中，以免泄漏。

在如此形成的底切中，可以通过淀积然后回蚀(例如，竖直方向的RIE)金属例如钨(W)、钌(Ru)、钼(Mo)等，来形成金属条1051。这种金属条1051在各第三加工通道T3的底部处嵌入第一源/漏层1003₁中，沿着第一方向延伸。

如图29所示，可以硬掩模层1043和侧墙1047(以及保护侧墙1049)为掩模，通过各向异性刻蚀如竖直方向的RIE，进一步刻蚀第一源/漏层1003₁，刻蚀可以停止于衬底1001中的阱区中。由此，第三加工通道T3加深，并进一步将第一源/漏层1003₁分离为在第二方向(例如，y方向)上彼此分开的部分。可以通过选择性刻蚀，刻蚀一定厚度的氮化物，以去除保护侧墙1049，但硬掩模层1043和侧墙1047可以保留。另外，在第三加工通道T3中，可以通过淀积、平坦化然后回蚀电介质材料，来形成隔离层1053。例如，隔离层1053可以包括与隔离层1039相同的材料(在该示例中，SiC)，其顶面的高度使得隔离层1053可以遮蔽金属条1051以免金属条1051在后继外延生长沟道层的步骤中受到损坏，但可以显露第一源/漏层1003₁的部分侧壁。

如图30(a)和30(b)所示，可以通过例如选择性外延生长，形成沟道层1055。例如，沟道层1055可以包括相对于沟道限定层具有刻蚀选择性的半导体材料如Si，厚度可以为约3nm至15nm。尽管图中将沟道层1055示出为单层，但可以是多层结构。

由于是选择性外延生长，沟道层1055可以自对准于各器件层在第三加工通道T3中显露的侧壁上，并可以保持与这些显露的侧壁基本上相同的形状(参见图33(e)，其中清楚地示出了沟道层1055的形状)。注意，在子位线1025包括(掺杂的)多晶硅的情况下，沟道层1055也可以生长在子位线1025在第三加工通道T3中显露的侧壁上。

沟道层1055可以并未有意掺杂，或者通过在生长时原位掺杂而被轻掺杂，以改善短沟道效应、调节器件阈值电压(V_t)等。例如，对于n型选择晶体管，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm^-3。沟道层1055的这种轻掺杂不会导致各源/漏层、子位线之间的短路，尽管如图33(e)所示它们各自的侧壁上生长的沟道层1055彼此连续地延伸。

另外，可以进行退火处理，以将掺杂剂从源/漏层驱入沟道层1055中的相应部分中，以降低外电阻并提升器件性能。图33(e)中以虚线示意性示出了沟道层1055中用作源/漏的部分(在各源/漏层的侧壁上生长的部分)与用作沟道的部分(在沟道限定层的侧壁上生长的部分，也可以称作“沟道部”)之间的界面。这种界面可以由掺杂浓度限定。掺杂剂向沟道层1055中用作源/漏的部分的扩散可以具有基本相同的特性，因此沟道层1055中用作沟道的部分可以自对准于相应的沟道限定层。

在其他附图中，仅为图示方便起见，不再示出沟道层1055中用作源/漏的部分与用作沟道的部分之间的区别。

之后，如图31(a)和31(b)所示，可以通过淀积并平坦化电介质材料，来回填第三加工通道T3，以实现第三加工通道T3相对两侧器件层之间的电隔离。例如，淀积的电介质材料可以与隔离层1053包括相同的材料(在该示例中，SiC)，并因此被一体示出为1057。在此，在平坦化电介质材料时，可以芯模层1045作为停止位置，因此可以去除芯模层1045顶部的硬掩模层1047。另外，芯模层1045可以显露。可以通过选择性刻蚀，去除芯模层1045。于是，留下了沿第一方向延伸的线形的侧墙1047。

可以侧墙1047作为掩模，通过各向异性刻蚀如竖直方向的RIE，依次对隔离层1057和各器件层进行刻蚀。类似地，刻蚀可以停止于衬底1001中的阱区中，从而形成第四加工通道T4。由于涉及对隔离层1057的刻蚀，因此隔离层1057的顶面相对于侧墙1047的顶部可以下降。

于是，各器件层在第二方向上被第四加工通道T4以及第三加工通道T3(其中填充有隔离层)分离为彼此分开的部分，即，在第二方向上排列的沿第一方向延伸的多行(例如，如上所述的M行)。于是，各器件层被分为沿第一方向和第二方向排列的用于选择晶体管的有源区。这些有源区排列成阵列(例如，M行×N列)。如上所述，最下的器件层L1中的第一源/漏层1003₁可以在第一方向上连续延伸，并因此可以用作位线。在第一方向上延伸的位线可以通过在竖直方向上延伸的子位线1025而电连接到上方各器件层中的第一源/漏层(对于最下方的第一器件层L1，位线自身构成其第一源/漏层)。位线中可以嵌入有如上所述的金属条1051可以降低位线的电阻，但这并非一定是必要的。或者，如果在以上结合图28(a)和28(b)所述的形成底切的过程中底切较深，那么第四加工通道T4的刻蚀可能导致在底切中形成的金属条1051的侧壁直接在第四加工通道T4中露出。于是，位线可以包括第一源/漏层1003₁和金属条1051的堆叠结构，更具体地，第一源/漏层1003₁的下部、金属条1051和第一源/漏层1003₁的上部依次堆叠的结构。这种情况下，“金属条”1051也可以称为“金属层”1051。

接下来，可以进行字线的制作。

如图32(a)和32(b)所示，可以通过淀积并平坦化电介质材料(例如，SiC)，来回填第四加工通道T4。然后，可以回蚀所淀积的电介质材料以及隔离层1057，以重新打开第三加工通道T3和第四加工通道T4，从而露出各沟道限定层。另外，在回蚀时所采用的刻蚀配方可以具有一定的横向作用，从而隔离层1057可以在第二方向上相对凹进(例如，至少凹进沟道层1055的厚度，使得在竖直方向上处于沟道层1055之间的隔离层1057可以被去除)，使得各栅位置保持层的侧壁可以在第三加工通道T3和第四加工通道T4中显露。但是，回蚀并没有使得各器件层之间的隔离层1057完全去除，从而可以支撑器件层的竖直堆叠结构。回蚀后的电介质材料与隔离层1057被一起示出为1059。

如图33(a)至33(f)所示，可以通过选择性刻蚀，去除第一栅位置保持层1017和第二栅位置保持层1033。于是，在各沟道限定层(及其侧壁上生长的沟道层1055的沟道部)在第一方向上的相对两侧，释放了栅容纳空间T5。如图33(d)所示，这些栅容纳空间T5在第二方向上与第三加工通道T3和第四加工通道T4连通，从而随后可以形成经由栅容纳空间T5绕过沟道部从而在第二方向上连续延伸的字线。

另外，可以通过选择性刻蚀去除沟道限定层1005₁、1005₂、1005₃。于是，在各器件层中的第一源/漏层与第二源/漏层之间释放了栅容纳空间T6。如图33(c)所示，这些栅容纳空间T6在一侧与第四加工通道T4连通。另外，这些栅容纳空间T6在另一侧经由栅容纳空间T5与第三加工通道T3连通。在图33(f)中以虚线示意性示出了与栅容纳空间T6连通的栅容纳空间T5。

也即，对于各器件层中的沟道部而言，存在了环绕其的空间：在第二方向上的一侧，为栅容纳空间T6(与第四加工通道T4连通)，而在第二方向上的另一侧，为第三加工通道T3(参见图33(c))；在第一方向上的相对两侧，为栅容纳空间T5(参见图33(e))，其中栅容纳空间T5与第三加工通道T3和第四加工通道T4连通(参见图33(d))。因此，随后可以形成环绕各器件层中的沟道部的字线，并因此得到GAA配置。

如图34(a)至34(d)所示，可以通过淀积，以大致共形的方式，形成栅介质层1061。例如，栅介质层1061可以包括高k介质如HfO₂，厚度为约1nm至5nm。在形成高k栅介质之前，还可以形成例如厚度为约0.3nm至2nm的氧化物界面层(未示出)。可以看到，有源区(包括第一源/漏层和第二源/漏层以及沟道层)的表面可以被栅介质层1061覆盖。

接下来，可以形成与各器件层(特别是，沟道层的沟道部)相对应的栅导体层，由此构成位线。

例如，如图35(a)至35(d)所示，可以通过淀积、平坦化(可以停止于侧墙1047)然后回蚀(例如，竖直方向的RIE)的方式，形成第一栅导体层1063。第一栅导体层1063可以包括功函数调节层例如导电氮化物如TaN、TiN等和栅导电材料层例如金属如钨(W)。例如，功函数调节层可以大致共形的方式形成，栅导电材料层可以填充结构中留下的间隙。由于回蚀，第一栅导体层1063在第三加工通道T3和第四加工通道T4中的顶面可以降低到第二器件层L2中的第一源/漏层1003₂的顶面与底面之间的高度处。另外，第一栅导体层1063还可以留于隔离层1059(在第二方向上)相对于相邻层相对凹进而导致的凹入中以及栅容纳空间T5和T6中。

如图36(a)和36(b)所示，在第一栅导体层1063上，可以利用侧墙形成工艺，形成保护侧墙1065。考虑到刻蚀选择性，保护侧墙1065可以包括例如氧化物。保护侧墙1065可以在第一栅导体层1063上竖直延伸，可以遮蔽器件层L2的底面上方的各栅容纳空间T5和T6(以及隔离层1059端部的凹入)中留下的第一栅导体层1063。

如图37(a)至37(c)所示，在存在保护侧墙1065的情况下，可以通过各向同性刻蚀，进一步刻蚀第一栅导体层1063。对第一栅导体层1063的刻蚀可以使其在第三加工通道T3和第四加工通道T4中的顶面降低，例如降低至靠近(例如，略低于)器件层L1中的第二源/漏层1007₁的底面，以减少第一栅导体层1063与第二源/漏层1007₁之间的重叠，从而降低寄生电容并提升器件可靠性。另外，由于各向同性刻蚀，器件层L1与L2之间的隔离层1059端部的凹入中残留的第一栅导体层1063可以被去除。

于是，如图37(c)所示，第一栅导体层1063可以填充第三加工通道T3和第四加工通道T4的底部以及栅容纳空间T5和T6，从而围绕第一器件层L1中的沟道部。如图37(b)中清楚所示，第一栅导体层1063可以在第二方向上连续延伸。

之后，可以通过选择性刻蚀，去除保护侧墙1065。

可以看到，在栅容纳空间T5和T6中，第一栅导体层1063介于第一源/漏层1003₁与第二源漏层1007₁(或它们的侧壁上生长的沟道层1055)之间，可以自对准于第一器件层L1的沟道部。但是，在第三加工通道T3中，第一栅导体层1063可能并非完全对准于沟道部。根据另一实施例，并非形成GAA结构，而是形成单侧结构。例如，如图38(a)和38(b)所示，可以在第一栅导体层1063上形成光刻胶(未示出)，并利用光刻胶(以及侧墙1047)将第一栅导体层1063构图为从沟道层1055面向第三加工通道T3的侧壁上去除。于是，尽管第一栅导体层1063仍然可以保持在第二方向上连续延伸(沿CC′线的截面图可以保持与图37(b)所示的界面图实质上相同)，但是主要从沟道层1055的一侧(面向栅容纳空间T6的一侧)与沟道层1055相重叠。这种情况下，第一栅导体层1063靠近沟道层1055的部分可以自对准于沟道部。

在以下，仍以GAA结构为例进行描述，但是这些描述同样适用于单侧结构。

如图39(a)和39(b)所示，在第一栅导体层1063上，可以通过淀积、平坦化(可以停止于侧墙1047)然后回蚀(例如，竖直方向的RIE)的方式，形成层间电介质层1067。层间电介质层1067可以包括与隔离层1059相同的材料(该示例中，SiC)。层间电介质层1067在第三加工通道T3和第四加工通道T4中的顶面可以靠近(例如，略低于)第二器件层L2的第一源/漏层1003₂的顶面。由于在以上形成了保护侧墙1065，因此第二器件层L2及之上的第三器件层L3中的栅容纳空间T5和T6中仍然留有第一栅导体层1063，且因此层间电介质层1067不会进入到这些栅容纳空间中。

接下来，如图40(a)至40(c)所示，可以按照以上结合图35(a)至37(c)所述的工艺来类似地形成针对第二器件层L2的第二栅导体层1069，并可以按照以上结合图39(a)和39(b)所述的工艺来形成层间电介质层1071，并类似地形成针对第三器件层L3的第三栅导体层1073以及层间电介质层1075。在此，最上的层间电介质层1075可以被平坦化为顶面与侧墙1047的顶面实质上共面。各栅导体层可以具有相同的材料，各层间电介质层可以具有相同的材料。

如前所述，特别是如图37(c)中的剖面图所示，当前各栅导体层可以在第一方向和第二方向所限定的平面上连续延伸。可以将各栅导体层构图为沿第二方向(例如，y方向)延伸的字线(并因此与沿第一方向延伸的位线相交)。

例如，如图41(a)至41(d)所示，可以在层间电介质层1075上形成光刻胶1077，并通过光刻将其构图为覆盖一系列沿第二方向(例如，y方向)延伸的条带，这些条带随后将限定字线。在第一方向上，这些条带可以覆盖下方各器件层中相应的沟道部(在彼此相邻的第一加工通道T1和第二加工通道T2之间)以及沟道部相对两侧的第五加工通道T5的至少一部分。

如图42(a)至42(c)所示，可以光刻胶1077作为掩模，向下刻蚀(例如，通过竖直方向的RIE)各层间电介质层1075、1071、1067和隔离层1059以及各栅导体层1073、1069和1063。刻蚀可以停止于下方的Si材料(例如，衬底1001、最下方的第一器件层L1的第一源/漏层1003₁及其侧壁上生长的沟道层1055)。于是，各栅导体层1063、1069和1073可以被构图为如光刻胶1077所限定的沿第二方向(例如，y方向)延伸的条带，作为字线(WL)。图42(c)的剖面图中清楚地示出了在第一器件层L1中这种沿第二方向(例如，y方向)延伸的字线。之后，可以去除光刻胶1077。

图42(d)中的剖面图示出了在单侧器件的情况下的字线。类似地，字线可以沿第二方向(例如，y方向)延伸，且可以覆盖沟道部的(仅)单侧，而并不覆盖沟道部的其他侧。

在刻蚀时，选择的刻蚀配方可以相对于侧墙1047具备选择性，从而侧墙1047可以基本不受影响(参见图41(d)，在如图所示的EE′截面处，刻蚀后仍然保持实质上相同的结构)。根据另一实施例，如图43所示，也可以刻蚀侧墙1047。以下，仍以未刻蚀侧墙1047为示例进行描述，但是这些描述也适用于刻蚀了侧墙1047的情况。

根据另一实施例，代替以公共的掩模对所有栅导体层进行构图，可以在以上结合图35(a)至37(c)所述的工艺来形成针对每一器件层的栅导体层时，直接将所形成的栅导体层构图为沿第二方向延伸的条带，然后再类似地形成层间电介质层，并在层间电介质层上形成上方器件层的栅导体层且将栅导体层构图为沿第二方向延伸的条带。即，可以逐层形成栅导体层并将其构图为字线。

如图44(a)和44(b)所示，在由于对字线的构图而形成的空隙中，可以通过淀积电介质并平坦化(可以停止与侧墙1047)，以填充电介质材料从而实现电气隔离。填充的电介质可以与之前形成的隔离层和层间电介质层包括相同的材料如SiC，并因此被一体示出为1079。

如此，得到了选择晶体管的3D阵列。这种阵列例如如以上结合图1(a)和1(b)所述，只不过图1(a)和1(b)主要示出了选择晶体管的有源区以及字线和位线结构，而并未示出如隔离层、层间电介质层等其他部件。

可以制作与选择晶体管的3D阵列电连接的存储元件阵列。

例如，如图45(a)和45(b)所示，可以在层间电介质层1079中形成到各选择晶体管(特别是其上源/漏区)的接触部1083。例如，可以在层间电介质层1079中刻蚀孔洞，并在孔洞中填充金属如W、Ru、Co等，来形成接触部1083。由于如上所述的阶梯结构，不同层的选择晶体管各自的接触部1083可以互不干扰。

另外，在选择晶体管的3D阵列上可以形成重分布层。重分布层可以包括层间电介质层1081(例如，氧化物)以及设置在层间电介质层1081中的重分布结构1085，重分布结构1085可以包括重分布布线1085L和重分布过孔1085V。重分布布线1085L可以在例如与衬底的表面实质上平行的平面内延伸，以便实现布线路由。重分布过孔1085V可以实现不同层的重分布布线1085L之间的电连接。可以根据设计，形成一层或多层的重分布布线1085L和/或一层或多层的重分布过孔1085V。重分布布线1085L和重分布过孔1085V可以包括导电材料如铜(Cu)。

图45(a)中示意性示出了重分布结构中最上层的重分布过孔1085V的布局。尽管在此将重分布过孔1085V示出为基本上沿着侧墙1047排列，但是本公开不限于此。例如，可以在平面内基本均匀地设置重分布过孔1085V。通过不同地设计重分布结构，可以实现重分布过孔1085V的不同布局，以便优化器件占用面积和器件性能。特别是，可以优化选择晶体管的3D阵列(例如，较少受到或甚至不受到存储元件布局的影响)，以节省面积并增大器件有效宽度或者是导通电流。

如图46(a)和46(b)所示，可以在层间电介质层1081形成存储元件。例如，如图46(a)所示，存储元件1087可以包括电容器，具有下电极1087L、上电极1087U和介于它们之间的中间电介质层1087I。下电极1087L和上电极1087U可以包括金属膜，中间电介质层1087I可以包括高k电介质。或者，如图46(b)所示，存储元件1089可以包括MTJ，具有固定层1089L、隧道势垒层1089I和自由层1089U。例如，固定层1089L可以包括CoFeB，在其下表面设置有金属膜(例如，Ta、Ru或Cr)以与重分布过孔1085V接触；自由层1089U可以包括CoFeB，在其上表面设置金属膜(例如，Ta、Ru或Cr)以与随后形成的接触部接触；隧道势垒层1089I可以包括例如约0.3nm至3nm厚的MgO。在平面图中，每一MTJ可以具有约10nm至100nm的直径。

每一存储元件可以在一侧(图中下侧)分别与重分布结构中最上层的重分布过孔1085V电连接，在另一侧(图中上侧)分别与相应的接触部电连接，这些接触部例如可以接地。

另外，可以进一步形成层间电介质层以覆盖存储元件和相应的接触部。这种层间电介质层与之前的层间电介质层被一体示出为1081′。

图47示意性示出了根据本公开实施例的存储器件的等效电路图。

如图47所示，根据实施例的存储器件包括存储单元MC的阵列。每一MC可以包括选择晶体管和存储元件。存储元件一端可以连接到相应的选择晶体管，以便通过选择晶体管来电连接到相应的位线，以便从位线接收数据(例如，在写入操作中)或向位线发送所存储的数据(例如，在读取操作中)。存储元件的另一端例如可以接地。选择晶体管的栅极可以电连接到相应的字线。通过字线和位线，可以对选择晶体管进行寻址。

如上所述，选择晶体管可以设置为3D阵列，例如M×N×L的3D阵列。在第1层至第L层中的每一层中，选择晶体管可以排列为M行×N列的阵列。相应地，可以设置M条位线BL_1、BL_2、…、BL_M。各层中相应行(例如，第i行)的选择晶体管可以通过子位线Sub_BL_i-1、Sub_BL_i-2、…、Sub_BL_i-N而电连接相应的位线BL_i。与第1层至第L层中的每一层相对应，可以设置L个字线层，每一字线层(例如，第k层)可以包括N条字线WL_1-k、WL_2-k、…、WL-N-k。每一字线可以围绕相应层中的相应列的选择晶体管的沟道部的至少部分外周。

于是，每一选择晶体管TR_i-j-k可以通过子位线Sub_BL_i-j电连接到相应的位线BL_i，且其栅电极由相应的字线WL_j-k限定，并因此电连接在字线WL_j-k与位线BL_i之间。

根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如括智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网(IoT)设备等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (34)

1.一种存储器件，包括：

衬底上沿相对于所述衬底的竖直方向叠置的多个器件层，每个器件层包括选择晶体管的有源区的阵列，其中，所述阵列中的所述有源区在第一方向上排列成行以及在第二方向上排列成列，所述有源区包括相对于所述衬底处于不同高度处的下源/漏区和上源/漏区以及处于所述下源/漏区和所述上源/漏区之间的沟道部；

在所述第二方向上排列的多条位线，所述多条位线中的每一条位线沿着所述阵列中的相应行在所述第一方向上延伸；

在所述竖直方向上叠置且分别与所述多个器件层对应的多个字线层，其中，所述多个字线层中的每一字线层包括在所述第一方向上排列的多条字线，所述多条字线中的每一条字线沿所述第二方向延伸以至少部分地围绕该字线层的对应器件层的相应列中的有源区的沟道部；

从所述多条位线中的每一条位线竖直延伸的多条子位线，所述多条子位线中的每一条子位线电连接到该位线上方的各器件层中该位线的对应行中的有源区的下源/漏区；以及

存储元件，电连接到各有源区的上源/漏区。

2.根据权利要求1所述的存储器件，其中，所述多条位线中的每一条位线自对准于所述阵列中的相应行。

3.根据权利要求1所述的存储器件，其中，所述多条位线构成所述多个器件层中最下方的器件层中的有源区的下源/漏区。

4.根据权利要求1所述的存储器件，其中，所述多条位线中的每一条位线还包括：

从该位线在所述第二方向上的一侧嵌入到该位线中的、沿所述第一方向延伸的金属条。

5.根据权利要求4所述的存储器件，其中，所述多条位线中每两条相邻的位线中的所述金属条分别从这两条位线彼此背对的一侧嵌入到相应位线中。

6.根据权利要求1所述的存储器件，其中，所述多条位线中的每一条位线还包括：沿所述第一方向延伸的金属层。

7.根据权利要求1所述的存储器件，其中，所述字线沿所述第二方向延伸以环绕所述有源区的沟道部。

8.根据权利要求1所述的存储器件，其中，所述字线沿所述第二方向延伸以部分地围绕所述有源区的沟道部。

9.根据权利要求8所述的存储器件，其中，对于所述对应器件层的相应列中的每一沟道部，所述字线在该沟道部与在所述第二方向上与该沟道部相邻的两个相邻沟道部之一之间延伸，而不在该沟道部与所述两个相邻沟道部中另一个之间延伸，所述字线从该沟道部在所述第一方向上的两侧绕过该沟道部而在所述第二方向上连续延伸。

10.根据权利要求1所述的存储器件，其中，所述子位线自对准于相应的位线。

11.根据权利要求1所述的存储器件，其中，在每一条位线上，每隔一对相邻的有源区，设置一对子位线，所述多条位线各自的子位线在所述第二方向上排列成列。

12.根据权利要求11所述的存储器件，其中，所述子位线包括：

从相应的位线竖直延伸的竖直延伸部；以及

从所述竖直延伸部向着所述下源/漏区横向延伸的横向延伸部，

其中，所述一对子位线各自的横向延伸部向着彼此相反的方向延伸。

13.根据权利要求12所述的存储器件，其中，所述横向延伸部自对准于所述下源/漏区。

14.根据权利要求1所述的存储器件，其中，所述有源区包括：

下源/漏层，其中所述下源/漏区包括所述下源/漏层；

上源/漏层，其中所述上源/漏区包括所述上源/漏层；以及

沟道层，包括在所述下源/漏层与所述上源漏层之间延伸的部分，所述部分限定所述沟道部，

其中，所述沟道层在所述下源/漏层与所述上源漏层之间延伸的部分在所述第一方向上的相对端部相对于所述下源/漏层和所述上源/漏层的相应端部在所述第一方向上凹进，从而所述字线穿过由所述下源/漏层和所述上源/漏层在所述沟道层在所述下源/漏层与所述上源漏层之间延伸的部分在所述第一方向上的相对端部处限定的空间而在所述第二方向上延伸。

15.根据权利要求14所述的存储器件，其中，所述沟道层为在所述下源/漏层与所述上源漏层在所述第二方向上的一侧侧壁上形成的外延层。

16.根据权利要求15所述的存储器件，其中，每一列中每一对相邻有源区的沟道层设置在该对有源区各自的下源/漏层和上源/漏层的彼此背对的侧壁上。

17.根据权利要求15所述的存储器件，其中，所述子位线包括掺杂的多晶硅，所述外延层还延伸到所述子位线的侧壁上。

18.根据权利要求14所述的存储器件，其中，下方器件层中有源区的下源/漏层和上源/漏层在与之连接到的子位线相反一侧的端部相对于上方器件层中有源区的下源/漏层和上源/漏层的相应端部伸出，

所述存储器件还包括：

着接于所述上源/漏层的伸出的端部上的接触部，其中所述存储元件通过所述接触部电连接到所述上源/漏层。

19.根据权利要求18所述的存储器件，还包括：

重分布层，包括重分布线和重分布过孔，

其中，所述存储元件通过所述重分布层而电连接到所述接触部。

20.根据权利要求18所述的存储器件，还包括：

设置在所述有源区的下源/漏层的所述端部上的金属硅化物层，其中，所述金属硅化物层在所述下源/漏层在该端部处的侧壁和上表面上延伸；以及

设置在所述有源区的上源/漏层的所述端部上的金属硅化物层，其中，所述金属硅化物层在所述上源/漏层在该端部处的侧壁和下表面上延伸。

21.根据权利要求14所述的存储器件，其中，每一有源区的下源/漏层在与之连接到的子位线一侧的端部相对于该有源区的上源/漏层的端部伸出。

22.根据权利要求21所述的存储器件，其中，不同器件层中有源区的下源/漏层的所述端部在竖直方向上实质上对齐，上源/漏层的所述端部在竖直方向上实质上对齐。

23.根据权利要求1所述的存储器件，还包括：

不同器件层之间的隔离层，其中，所述隔离层中包括电介质界面或边界。

24.根据权利要求1所述的存储器件，其中，所述存储元件包括电容器或磁性隧道结。

25.一种制造存储器件的方法，包括：

在衬底上设置多个器件层，每个器件层包括在相对于所述衬底的竖直方向上顺序叠置的第一源/漏层、沟道限定层和第二源/漏层，且每个器件层之间设置有隔离限定层；

在所述多个器件层中形成竖直延伸的多个第一加工通道，所述多个第一加工通道在第一方向上排列且分别沿着与第一方向相交的第二方向延伸，每一个所述第一加工通道的底部由所述多个器件层中最下方的器件层中的第一源/漏层限定；

经由所述第一加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第一栅位置保持层；

经由所述第一加工通道，将所述隔离限定层的靠近所述第一加工通道的一部分替换为隔离层；

经由所述第一加工通道，使在所述第一加工通道中显露的各器件层中的第二源/漏层相对于第一源/漏层在第一方向上凹进；

在所述第一加工通道的底部显露的所述最下方的器件层中的第一源/漏层上，沿着所述第一加工通道的侧壁形成子位线，所述子位线与所述第一加工通道中显露的各器件层中的第一源/漏层相接触；

在所述多个器件层中形成竖直延伸的多个第二加工通道，所述多个第二加工通道在第一方向上与所述第一加工通道交替排列且分别沿着第二方向延伸，其中，所述多个器件层在所述第二加工通道处形成阶梯结构；

经由所述第二加工通道，使各器件层中的沟道限定层在第一方向上的端部相对于第一源/漏层和第二源/漏层的相应端部在第一方向上凹进，并在由此导致的凹入中形成第二栅位置保持层；

经由所述第二加工通道，将所述隔离限定层的靠近所述第二加工通道的剩余部分替换为隔离层；

形成贯穿所述多个器件层的多个第三加工通道，所述多个第三加工通道在第二方向上排列且分别沿第一方向延伸；

通过选择性外延生长，在各器件层在所述第三加工通道中显露的侧壁上生长沟道层；

形成贯穿所述多个器件层的多个第四加工通道，所述多个第四加工通道在第二方向上与所述第三加工通道交替排列且分别沿着第一方向延伸；

经由所述第四加工通道，去除所述沟道限定层以及所述第一栅位置保持层和所述第二栅位置保持层；以及

在所述衬底上形成与各器件层相对应的字线层，每一字线层包括多条字线，所述字线沿第二方向延伸以至少部分围绕所述沟道层在所述第一源/漏层和所述第二源/漏层之间的部分。

26.根据权利要求25所述的方法，其中，通过外延生长来设置所述多个器件层和所述隔离限定层。

27.根据权利要求25所述的方法，其中，所述字线穿过由所述第一栅位置保持层和所述第二栅位置保持层所保持的空间，以绕过所述沟道层在所述第一源/漏层和所述第二源/漏层之间的部分而在第二方向上连续延伸。

28.根据权利要求25所述的方法，其中，所述子位线通过侧墙形成工艺来形成。

29.根据权利要求25所述的方法，其中，通过所述第一加工通道替换的隔离层与通过所述第二加工通道替换的隔离层之间具有界面或边界。

30.根据权利要求25所述的方法，其中，

形成所述多个第三加工通道包括：

形成沿第一方向延伸的多个芯模层；

在每个芯模层的侧壁上形成沿第一方向延伸的侧墙；以及

以所述多个芯模层和各自侧壁上的侧墙为刻蚀掩模，选择性刻蚀所述多个器件层，

形成所述多个第四加工通道包括：

去除所述多个芯模层；以及

以所述侧墙为刻蚀掩模，选择性刻蚀所述多个器件层。

31.根据权利要求25所述的方法，其中，经由所述第二加工通道将所述隔离限定层的剩余部分替换为隔离层包括经由所述第二加工通道去除所述隔离限定层的剩余部分，

该方法还包括：对所述器件层的由所述第二加工通道以及由于所述隔离限定层的剩余部分的去除而显露的表面部分进行硅化处理。

32.根据权利要求25所述的方法，还包括：

对所述字线进行构图，使得所述字线覆盖所述沟道层的在所述沟道限定层一侧的表面，而不覆盖所述沟道层的背对所述沟道限定层一侧的表面。

33.一种电子设备，包括如权利要求1至24中任一项所述的存储器件。

34.根据权利要求33所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网设备。

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