CN113629061A - Nor型存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

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Abstract

公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：在衬底上竖直延伸的第一栅堆叠，包括栅导体层和存储功能层；以及围绕第一栅堆叠的外周、沿第一栅堆叠的侧壁延伸的第一半导体层。存储功能层介于第一半导体层与栅导体层之间。第一半导体层包括在竖直方向上依次设置的第一源/漏区、第一沟道区和第二源/漏区。在第一栅堆叠与第一半导体层相交之处限定存储单元。该NOR型存储器件还包括围绕第一半导体层的第一沟道区的外周的导电屏蔽层以及介于第一半导体层的第一沟道区与导电屏蔽层之间的电介质层。

Description

NOR型存储器件及其制造方法及包括存储器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，也期望能够单独调节源/漏区与沟道中的掺杂水平。而且，对于三维(3D)布置的存储单元，存储单元之间的串扰可能增大。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面，提供了一种NOR型存储器件，包括：在衬底上竖直延伸的第一栅堆叠，包括栅导体层和存储功能层；以及围绕第一栅堆叠的外周、沿第一栅堆叠的侧壁延伸的第一半导体层。存储功能层介于第一半导体层与栅导体层之间。第一半导体层包括在竖直方向上依次设置的第一源/漏区、第一沟道区和第二源/漏区。在第一栅堆叠与第一半导体层相交之处限定存储单元。该NOR型存储器件还包括围绕第一半导体层的第一沟道区的外周的导电屏蔽层以及介于第一半导体层的第一沟道区与导电屏蔽层之间的电介质层。
根据本公开的另一方面，提供了一种制造NOR型存储器件的方法，包括：在衬底上设置多个器件层，每个器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层的叠层；形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道；通过加工通道，在各个器件层在加工通道中露出的侧壁上外延生长半导体层；在加工通道中形成栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与半导体层之间的存储功能层，在栅堆叠与半导体层相交之处限定存储单元；通过选择性刻蚀，去除各个器件层中的第一沟道限定层；以及在由于第一沟道限定层的去除而留下的间隙中依次形成电介质层和导电屏蔽层。
根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。另外，半导体层可以是纳米片的形式，这特别有利于控制器件的短沟道效应，而且还利于降低器件的高度和增加器件层的层数，提高集成密度。在存储单元之间可以设置有导电屏蔽层，以抑制存储单元之间的串扰。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至20(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图21示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，
其中，图2(a)、12(a)、13(a)、15(a)、19(a)、20(a)是俯视图，图2(a)中示出了AA′线、BB′线的位置，
图1、2(b)、3至11、12(b)、13(b)、14、15(b)、16(a)、17(a)、18(a)、19(b)、20(b)是沿AA′线的截面图，
图15(c)、16(b)、17(b)、18(b)、19(c)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以由竖直延伸的半导体层来限定。源/漏区可以分别形成在半导体层的相对两端，沟道区可以形成在半导体层的中部。栅堆叠可以延伸穿过该半导体层，从而有源区可以围绕栅堆叠的外周。于是，半导体层可以呈现围绕栅堆叠的环形纳米片的形式。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元。在此，存储单元可以是闪存(flash)单元。
由于竖直型器件易于叠置的特性，可以在竖直方向上设置多个这样的半导体层。栅堆叠可以竖直延伸，从而穿过这多个半导体层。这多个半导体层可以在竖直方向上实质上共面，例如沿着栅堆叠的侧壁延伸。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个半导体层相交而限定在竖直方向上叠置的多个存储单元。
可以设置多个这样的栅堆叠，每个栅堆叠可以类似地穿过多个半导体层，从而在这多个栅堆叠与这些半导体层相交之处限定多个存储单元。这些存储单元可以在竖直方向上排列成多个层级，各层级内的存储单元排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。于是，可以得到存储单元的三维(3D)阵列。每一层级内的存储单元(或者说，半导体层)可以实质上共面。
在NOR(“或非”)型存储器件中，各存储单元可以连接到公共的源极线。鉴于这种配置，为节省布线，在竖直方向上，每两个相邻的存储单元可以共用相同的源极线连接。例如，上述半导体层可以包括(第一)源/漏区-(第一)沟道区-(第二)源/漏区-(第二)沟道区-(第三)源/漏区的配置。这样，第一源/漏区、第一沟道区和第二源/漏区可以如上所述与栅堆叠相配合而限定第一存储单元，另外第二源/漏区、第二沟道区和第三源/漏区同样可以与栅堆叠相配合而限定第二存储单元。第一存储单元和第二存储单元彼此叠置，且共用相同的第二源/漏区，该第二源/漏区可以电连接到源极线。
为实现到源/漏区的电连接，可以设置与源/漏区相接触的互连层。根据本公开的实施例，每一层级中的存储单元的相应源/漏区可以通过相同的互连层而电连接到位线或源极线。于是，互连层可以形成为围绕相应层级内的各源/漏区，从而整体上可以呈现板状，各半导体层穿过该板状的互连层。互连层可以从存储单元所在的器件区延伸到要形成接触区，以便之后制作到互连层的接触部。
源/漏区可以由相应的互连层来限定。例如，可以通过将互连层中的掺杂剂在横向上驱入到半导体层中来形成源/漏区。因此，互连层与相应的源/漏区可以在横向上实质上共面。
导电屏蔽层可以在相邻的互连层之间延伸，以围绕相应层级中的半导体层的外周。电介质层可以介于导电屏蔽层与半导体层、互连层之间。这种导电屏蔽层可以抑制存储单元之间的串扰。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个器件层，每个器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层(以及可选地，第二沟道限定层和第三源/漏限定层)的叠层。例如，这些层可以通过外延生长来提供，并可以是单晶半导体材料。在外延生长时，可以控制所生长的各层特别是沟道限定层的厚度。另外，在外延生长时，可以对叠层中的各层特别是源/漏限定层进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。在此，沟道层与源/漏限定层之间可以具有刻蚀选择性。
在至少一部分乃至全部相邻的器件层之间，可以形成牺牲层。这种牺牲层随后可以被替换为隔离层，以电隔离相邻的位线。牺牲层可以相对于器件层具有刻蚀选择性。
可以形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道。在加工通道中，可以露出牺牲层的侧壁，从而可以将之替换为隔离层。可以通过加工通道，在各个器件层在加工通道中露出的侧壁上外延生长半导体层。随后，可以由该半导体层来限定存储单元的有源区，特别是沟道区。因此，存储单元可以是纳米片器件，这有助于控制短沟道效应。上述半导体层可以通过外延生长而形成，并可以为单晶半导体材料。与形成彼此叠置的多个栅堆叠，再形成穿过这些栅堆叠的竖直有源区的常规工艺相比，更容易形成单晶的有源区。
可以通过退火处理，使源/漏限定层中的掺杂剂在横向上扩散到半导体层中，以便在半导体层中形成源/漏区。源/漏区相对于衬底的位置可以对应于相应的源/漏限定层相对于衬底的位置。在沟道限定层也包含掺杂剂的情况下，半导体层中的沟道区也可以被掺杂，以改进器件性能如改善短沟道效应、调节阈值电压等。通过源/漏限定层和沟道限定层的掺杂特性，可以相对容易地分别调节源/漏区和沟道区的掺杂特性。
在生长半导体层之前，可以经由加工通道，使器件层在加工通道中露出的侧壁在横向上凹进一定深度。生长的半导体层可以位于这种凹进中，并可以在竖直方向上实质上共面，以便随后在加工通道中形成的栅堆叠可以具有相对平整的表面。
在加工通道中，可以形成栅堆叠。
另外，可以经由另外形成的切口，通过选择性刻蚀，去除各个器件层中的第一沟道限定层(以及第二沟道限定层，如果存在的话)。在切口以及由于第一沟道限定层(以及第二沟道限定层)的去除而留下的空隙中，可以依次形成电介质层和导电屏蔽层。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至20(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001上，可以如下所述形成存储器件，例如NOR型闪存(flash)。存储器件中的存储单元(cell)可以是n型器件或p型器件。在此，以n型存储单元为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型器件的形成。但是，本公开不限于此。
在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层10031、用于限定源/漏区的第一源/漏限定层10051、用于限定沟道区的第一沟道限定层10071、用于限定源/漏区的第二源/漏限定层10091、用于限定沟道区的第二沟道限定层10111以及用于限定源/漏区的第三源/漏限定层10131。第一源/漏限定层10051、第一沟道限定层10071、第二源/漏限定层10091、第二沟道限定层10111和第三源/漏限定层10131随后将限定器件的有源区位置，可以将它们称作“器件层”，图中标示为L1。
衬底1001上所生长的各层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
牺牲层10031随后可以被替换为用于将器件与衬底隔离的隔离层，其厚度可以对应于希望形成的隔离层的厚度，例如为约10nm-50nm。根据电路设计，也可以不设置牺牲层10031。第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131可以被掺杂(例如，在生长时原位掺杂)来限定源/漏区，其厚度例如可以为约20nm-50nm。第一沟道限定层10071和第二沟道限定层10111可以限定栅长，其厚度可以对应于希望形成的栅长，例如为约15nm-100nm。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。考虑到以下工艺，这些半导体层中相邻的半导体层之间可以具有刻蚀选择性。例如，牺牲层10031、第一沟道限定层10071和第二沟道限定层10111可以包括SiGe(Ge的原子百分比例如为约15％-30％)，第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131可以包括Si。
在生长第一源/漏限定层10051、第二源/漏限定层10091和第三源/漏限定层10131时，可以对它们进行原位掺杂，以便随后用来形成源/漏区。例如，对于n型器件，可以进行n型掺杂，掺杂浓度可以为例如约1E19-1E21cm-3。
为增加集成密度，可以设置多个器件层。例如，可以通过外延生长，在器件层L1上设置器件层L2，器件层之间通过用于限定隔离层的牺牲层10032间隔开。尽管图1中仅示出了两个器件层，但是本公开不限于此。根据电路设计，某些器件层之间也可以不设置隔离层。类似地，器件层L2可以具有第一源/漏限定层10052、第一沟道限定层10072、第二源/漏限定层10092、第二沟道限定层10112以及第三源/漏限定层10132。各器件层中相应的层可以具有相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各器件层L1和L2具有相同的配置。
在衬底1001上形成的这些层上，可以设置硬掩模层1015，以方便构图。例如，硬掩模层1015可以包括氮化物(例如，氮化硅)，厚度为约50nm-200nm。
在硬掩模层1015与器件层L2之间，也可以设置用于限定隔离层的牺牲层10033。关于牺牲层10032和10033，可以参见以上关于牺牲层10031的描述。考虑到以下工艺，牺牲层10031、10032和10033的厚度可以不同于，例如小于，沟道限定层10071、10111、10072和10112的厚度。
以下，一方面，需要能到达牺牲层的加工通道，以便将牺牲层替换为隔离层；另一方面，需要限定用于形成栅的区域。根据本公开的实施例，这两者可以结合进行。具体地，可以利用加工通道来限定栅区域。
例如，如图2(a)和2(b)所示，可以在硬掩模层1015上形成光刻胶1017，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。考虑到以下工艺，开口的尺寸可以大于牺牲层10031、10032和10033的厚度以及沟道限定层10071、10111、10072和10112的厚度。在此，这些开口(特别是在器件区中)可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定存储单元的阵列。尽管在图2(a)中将开口示出为以基本上一致的大小、大致均匀的密度形成在衬底(包括随后将制作存储单元的器件区以及随后将制作接触部的接触区)上，但是本公开不限于此。开口的大小和/或密度可以改变，例如接触区中开口的密度可以小于器件区中开口的密度，以降低接触区中的电阻。
如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成加工通道T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的加工通道T。器件区中的加工通道T还限定了栅区域。之后，可以去除光刻胶1017。
当前，牺牲层的侧壁在加工通道T中露出。于是，可以经由露出的侧壁，将牺牲层替换为隔离层。考虑到替换时对器件层L1、L2的支撑功能，可以形成支撑层。
例如，如图4所示，可以通过例如淀积如化学气相淀积(CVD)等，在衬底1001上形成支撑材料层。支撑材料层可以大致共形的方式形成。考虑到刻蚀选择性，特别是相对于硬掩模层1015(在该示例中为氮化物)以及随后形成的隔离层(在该示例中为氧化物)，支撑材料层可以包括例如SiC。可以例如通过形成光刻胶1021，并配合光刻胶1021进行选择性刻蚀如RIE，去除部分加工通道T中的支撑材料层，而保留其余加工通道T中的支撑材料层。留下的支撑材料层形成支撑层1019。这样，一方面可以通过其中没有形成支撑层1019的加工通道来替换牺牲层，另一方面可以通过其他加工通道中的支撑层1019来支撑器件层L1、L2。之后，可以去除光刻胶1021。
其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道的排布可以通过光刻胶1021的构图来实现，并且为了工艺的一致性和均匀性，它们可以大致均匀地分布。如图4中所示，其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道可以交替排列。
于是，可以在由支撑层1019支撑器件层的同时经由加工通道来替换牺牲层。但是，在本示例中，牺牲层与沟道限定层均包括SiGe。这种情况下，替换隔离层的操作可能影响到沟道限定层。可以形成自对准于沟道限定层的保护插塞，来避免沟道限定层受到替换隔离层的操作的影响。需要指出的是，在牺牲层与沟道限定层彼此之间具有刻蚀选择性的情况下，可以省略形成保护插塞的操作。
例如，如图5所示，可以通过选择性刻蚀，使沟道限定层10071、10111、10072和10112在横向上(相对于上下的源/漏限定层)相对凹入。为很好地控制刻蚀深度，可以采用原子层刻蚀(ALE)。于是，形成了自对准于沟道限定层的保护间隙。之后，可以在保护间隙中形成保护插塞。在此，同样地牺牲层10031至10033会相对凹入，从而形成隔离间隙。
为避免保护插塞也形成在隔离间隙中从而妨碍替换牺牲层，可以在隔离间隙中形成位置保持插塞。例如，可以通过淀积，形成位置保持材料层1002。位置保持材料层1002的淀积厚度可以大于隔离间隙的厚度(即，牺牲层的厚度)的一半，但小于保护间隙的厚度(即，沟道限定层)的一半。另外，由于加工通道的尺寸相对较大，位置保持材料层1002可以并未填满加工通道。为很好地控制淀积厚度，可以采用原子层淀积(ALD)。考虑到刻蚀选择性，位置保持材料层1002可以包括例如氧化物。
之后，如图6所示，可以通过选择性刻蚀，去除一定厚度的位置保持材料层1002。例如，去除厚度可以基本等于或略大于位置保持材料层1002的淀积厚度。于是，位置保持材料层1002可以从保护间隙中去除，而留于隔离间隙中，形成位置保持插塞1002′。为很好地控制去除厚度，可以采用ALE。
接下来，可以在保护间隙中形成保护插塞1006，如图7所示。例如，可以通过淀积然后沿竖直方向进行RIE来形成保护插塞1006。考虑到刻蚀选择性(相对于位置保持插塞1002′、硬掩模层1015)，保护插塞1006可以包括例如SiC(在后继工艺中可以与同样为SiC的支撑层1019被一同去除；当然保护插塞1006也可以包括不同于支撑层1019的材料，这种情况下其在后继步骤中可以通过单独的刻蚀来去除)。在为形成保护插塞1006而进行刻蚀时，可以利用光刻胶1004来覆盖支撑层1019，以避免支撑层1019被去除。之后，可以去除光刻胶1004。
然后，如图8所示，可以经由加工通道T，通过选择性刻蚀去除位置保持插塞1002′以露出牺牲层10031、10032和10033，并通过选择性刻蚀去除露出的牺牲层10031、10032和10033。由于支撑层1019的存在，可以保持器件层L1、L2不会坍塌。在由于牺牲层的去除而留下的空隙中，可以通过例如淀积(优选为ALD，以更好地控制膜厚)然后回蚀(例如，竖直方向的RIE)的工艺，填充电介质材料以形成隔离层10231、10232和10233。可以出于各种目的例如优化隔离的可靠性、漏电流或电容等，选择合适的电介质材料，例如氧化物、氮化物、SiC或其组合。在此，考虑到刻蚀选择性，隔离层10231、10232和10233可以包括氧化物(例如，氧化硅)。
在以上示例中，为形成保护插塞1006，先形成了位置保持插塞1002′。但是，本公开不限于此。例如，可以使沟道限定层的厚度小于牺牲层的厚度。这种情况下，可以按照形成位置保持插塞1002′的方式，在自对准于沟道限定层的保护间隙中形成保护插塞，而可以保留隔离间隙的空间。牺牲层可以通过隔离间隙露出，并因此可以被替换。
由于之前为了形成自对准的保护插塞1006而使沟道限定层相对凹进，考虑到后继的半导体层生长工艺以及生长的半导体层之间的隔离，可以通过选择性刻蚀，使源/漏限定层也在横向上凹进一定程度。源/漏限定层的横向凹进程度可以与沟道限定层的横向凹进程度基本上相同，从而它们可以具有基本共面的侧壁。随后，可以在这样实质上平坦的侧壁上生长半导体层。
之后，可以通过选择性刻蚀，去除支撑层1019。在去除支撑层1019的同时，保护插塞1006也可以被去除。
在之前并未形成有支撑层1019的加工通道中，当前器件层的侧壁由于上述处理而相对于硬掩模层1015中的开口的侧壁在横向上凹进一定程度。而在之前形成有支撑层1019的加工通道中，当前器件层的侧壁与硬掩模层1015中的开口的侧壁保持一致。考虑随后生长的半导体层之间的隔离，同样可以使器件层的侧壁在之前形成有支撑层1019的加工通道中也在横向上凹进一定程度。器件层的侧壁在各加工通道中的横向凹进程度可以基本上一致。例如，如图9所示，可以形成光刻胶1008，并将其构图为覆盖之前并未形成有支撑层1019的加工通道，而露出之前形成有支撑层1019的加工通道。通过露出的这些加工通道，可以通过选择性刻蚀，使器件层相对凹进。对器件层中沟道限定层的选择性刻蚀和源/漏限定层的选择性刻蚀可以分别进行，它们的刻蚀深度可以基本相同。之后，可以去除光刻胶1008。
然后，如图10所示，可以通过例如选择性外延生长，在各器件层L1、L2的侧壁上分别形成半导体层1010。半导体层1010可以形成为绕加工通道的环形纳米片，并可以包括各种合适的半导体材料如Si。可以选择半导体层1010的材料和/或厚度，以改进器件性能。例如，半导体层1010可以包括Ge、IV-IV族化合物半导体如SiGe、III-V族化合物半导体等，以改进载流子迁移率或者降低漏电流。竖直方向上相邻的半导体层1010之间可以通过隔离层彼此隔离。
可以进行退火处理，以将源/漏限定层中的掺杂剂驱入半导体层1010中，从而在半导体层1010在高度上与源/漏限定层相对应的部分中形成源/漏区。在此，由于半导体层1010相对较薄，可以通过控制工艺参数如退火时间，使得半导体层1010中的掺杂分布主要受源自器件层的横向扩散影响，而基本不受竖直方向上的扩散影响或者受竖直方向上的扩散影响很小。沟道限定层在生长时也可以被原位掺杂，从而在退火处理时半导体层1010在高度上与沟道限定层相对应的部分中可以形成一定的掺杂分布，以限定沟道区的掺杂特性。或者，半导体层1010在生长时可以被原位掺杂，以限定沟道区的掺杂特性。沟道区的掺杂可以便于改进器件性能如改善短沟道效应、调节阈值电压(Vt)等。
在加工通道，特别是器件区的加工通道中，可以形成栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获材料或铁电材料等。
如图11所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027可以填充加工通道T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层1015)，从而栅导体层1027和存储功能层1025可以留于加工通道T中，形成栅堆叠。
存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或ALD形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过CVD或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO2。
栅导体层1027可以包括例如(掺杂的，例如在n型器件的情况下p型掺杂)多晶硅或金属栅材料。
可以将沟道限定层去除，这样沟道区可以完全形成于半导体层1010中。于是，可以得到纳米片器件。
为去除沟道限定层，需要形成到各沟道限定层的(另外的)加工通道(之前的加工通道已被栅堆叠占据)。例如，如图12(a)和12(b)所示，可以在硬掩模层1015上形成掩模层1012如氧化物，并将其构图为露出需要形成加工通道的区域。加工通道可以形成在未设置栅堆叠之处。在图12(a)和12(b)的示例中，可以沿第一方向(图12(a)中纸面内的竖直方向)每隔若干个存储单元(图12(a)的示例中，三个)设置一个沿与第一方向交叉(例如，垂直)的第二方向(图12(a)中纸面内的水平方向)延伸的加工通道。可以掩模层1012作为刻蚀掩模，通过各向异性刻蚀如竖直方向上的RIE，刻蚀之下的各层。刻蚀可以进行到衬底1001中，从而限定了加工通道，各沟道限定层在加工通道中露出。可以经由加工通道，通过选择性刻蚀，去除各沟道限定层。
如图13(a)和13(b)所示，可以在由于沟道限定层的去除而留下的空隙(以及加工通道)中形成屏蔽层1016。屏蔽层1016可以包括导电材料，例如金属如W、导电氮化物如TiN等。另外，在屏蔽层1016与半导体层1010之间以及屏蔽层1016与源/漏限定层之间，可以设置电介质层1014，以避免屏蔽层1016与这些层之间的直接电耦合。导电的屏蔽层1016与电介质层1014的组合也可以用作背栅(与之前形成的栅堆叠隔着半导体层1010中的沟道区而彼此相对)。电介质层1014可以包括氧化物或低k电介质如Al2O3等，以实现良好的解耦；或者可以包括高k电介质如HfO2，以实现背栅的良好控制。电介质层1014可以大致共形的方式形成，屏蔽层1016可以填充由于沟道限定层的去除而留下的空隙(以及加工通道)中在形成电介质层1014之后剩余的空间。可以对屏蔽层1016和电介质层1014进行平坦化处理如CMP(可以停止于硬掩模层1015，掩模层1012也可以被去除)。
如图13(b)所示，具有存储功能层的栅堆叠(1025/1027)被半导体层1010围绕。栅堆叠与半导体层1010相配合，限定存储单元，如图13(b)中的虚线圈所示。如上所述，半导体层1010在上下两端与源/漏限定层相对应的部分中形成源/漏区，而在中部与沟道限定层相对应的部分中形成沟道区。沟道区可以连接相对两端的源/漏区，沟道区可以受栅堆叠的控制。
栅堆叠在竖直方向上呈柱状延伸，与多个半导体层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
在本实施例中，单个栅堆叠柱在单个器件层中可以限定两个存储单元，如图13中器件层L1中的两个虚线圈所示。在NOR型存储器件中，这两个存储单元可以共用相同的源/漏区(半导体层1010中在高度上与中间的第二源/漏限定层10091或10092相对应的部分)，并可以通过第二源/漏限定层10091或10092电连接到源极线。另外，这两个存储单元的另外的源/漏区(半导体层1010中在高度上与第一源/漏限定层10051或10052以及第三源/漏限定层10131或10132相对应的部分)可以分别通过相应源/漏限定层电连接到不同的位线。也即，源/漏限定层可以用作将存储单元的源/漏区电连接到位线或源极线的互连结构。沟道区形成于呈环形纳米片形式的半导体层1010中，因此该器件可以成为纳米片或纳米线器件，于是可以实现良好的短沟道效应控制和功耗降低。
屏蔽层1016有助于屏蔽(特别是在横向上相邻的)存储单元所产生的电场，从而可以抑制存储单元之间的串扰。特别是，屏蔽层1016与电介质层1014的组合(即，“背栅”)可以例如通过如下所述的接触部而被施加电压，并因此可以用于屏蔽存储单元之间的串扰、调节存储单元的阈值电压、增加开态电流和减小漏电电流中至少之一。
这样，就完成了(器件区中)存储单元的制作。然后，可以(在接触区中)制作各种电接触部以实现所需的电连接。
为实现到各器件层的电连接，在接触区中可以形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。
如图14所示，可以在硬掩模层1015上再形成掩模层1018。考虑到刻蚀选择性，掩模层1018可以包括例如氧化物。
如图15(a)、15(b)和15(c)所示，可以在掩模层1018上形成光刻胶1031，并将其通过光刻构图为遮蔽器件区而露出接触区。可以光刻胶1031作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀掩模层1018、硬掩模层1015、隔离层10233和栅堆叠，以露出器件层。可以通过控制刻蚀深度，使得刻蚀后接触区中被光刻胶1031露出的表面大致平坦。例如，可以先刻蚀硬掩模层1015上方的掩模层1018，以露出栅堆叠；然后刻蚀栅导体层1027，对栅导体层1027的刻蚀可以停止在器件层L2的顶面附近；然后，可以依次刻蚀硬掩模层1015和隔离层10233；如此刻蚀之后，存储功能层1025的顶端可以突出于器件层L2的顶面上方，并可以通过RIE去除。这样，在接触区与器件区之间形成了一个台阶。之后，可以去除光刻胶1031。
如图16(a)和16(b)所示，可以通过侧墙(spacer)形成工艺，在接触区与器件区之间的台阶处形成侧墙1033。例如，可以通过以大致共形的方式淀积一层电介质如氧化物，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙1033。在此，考虑到掩模层1018也包括氧化物，可以控制RIE的刻蚀深度实质上等于或稍大于电介质的淀积厚度，以避免完全去除硬掩模层1015上方的掩模层1018。侧墙1033的宽度(在图中水平方向上)可以基本等于电介质的淀积厚度。侧墙1033的宽度限定了随后到器件层L2中的第三源/漏限定层10132的接触部的着落垫(landing pad)的大小。
以如此形成的侧墙1033作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀露出的第三源/漏限定层10132、电介质层1014和屏蔽层1016以及栅堆叠，以露出器件层L2中的第二源/漏限定层10092。可以通过控制刻蚀深度，使得刻蚀后接触区中被侧墙1033露出的表面大致平坦。例如，可以先刻蚀栅导体层1027(在栅导体层1027包括多晶硅的情况下，在此为Si的第三源/漏限定层10132也可以至少部分地刻蚀)，刻蚀可以停止于第二源/漏限定层10092的顶面附近；然后可以刻蚀第三源/漏限定层10132(例如，之前未被完全刻蚀；或者栅导体层1027包括金属栅，从而使用了具有刻蚀选择性的刻蚀配方)，刻蚀可以停止于电介质层1014；然后刻蚀电介质层1014和屏蔽层1016，刻蚀可以停止于第二源/漏限定层10092；如此刻蚀之后，存储功能层1025的顶端可以突出于第二源/漏限定层10092的顶面上方，并可以通过RIE去除。这样，在接触区中在第三源/漏限定层10132与被侧墙1033露出的表面之间形成了又一台阶。
可以按照以上结合图16(a)和16(b)描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区中形成多个台阶，如图17(a)和17(b)所示。这些台阶形成这样的阶梯结构，使得对于各器件层中需要电连接的各层，例如上述源/漏限定层，其相对于上方的层，端部相对突出，以限定到该层的接触部的着落焊盘。图17(a)和17(b)中的1035表示各次形成的侧墙在处理之后的留下部分。
之后，可以制作接触部。
例如，如图18(a)和18(b)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的侧墙1035等其他氧化物部件均示出为与层间电介质层1037一体。然后，如图19(a)、19(b)和19(c)所示，可以在层间电介质层1037中形成接触部1039、1040、1041。具体地，接触部1039可以形成在器件区中，电连接到栅堆叠中的栅导体层1027；接触部1040可以形成在如以上结合图12(a)和12(b)所述的加工通道上，电连接到屏蔽层1016；接触部1041可以形成在接触区中，电连接到各源/漏限定层。接触区中的接触部1041可以避开接触区中残留的栅堆叠。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部1039可以电连接到字线。通过字线，经由接触部1039，可以向栅导体层1027施加栅控制信号。对于同一器件层中彼此叠置的两个存储单元，位于中间的源/漏限定层，即第二源/漏限定层10091、10092，由这两个存储单元共享，并可以经由接触部1041而电连接到源极线；位于上下两端的源/漏限定层，即第一源/漏限定层10051、10052和第三源/漏限定层10131、10132，可以经由接触部1041而分别电连接到不同的位线。这样，可以得到NOR型配置。
在此，在一个器件层中形成两个存储单元，可以减少布线数量。但是，本公开不限于此。例如，在一个器件层中可以仅形成单个存储单元。这种情况下，器件层中可以仅设置第一源/漏限定层、第一沟道限定层和第二源/漏限定层，而无需设置第二沟道限定层和第三源/漏限定层。
在上述实施例中，接触区中的接触部1041需要避开接触区中残留的栅堆叠。根据本公开的另一实施例，可以在接触区中残留的栅堆叠顶端形成隔离如电介质材料，从而无需刻意避开这些残留的栅堆叠。
例如，如图20(a)和20(b)所示，在如以上结合图15(a)至17(b)所述在接触区中形成阶梯结构之后，可以通过选择性刻蚀如RIE，去除侧墙1035，以(在器件区以及接触区中)露出各栅堆叠的顶端。可以通过遮蔽层例如光刻胶，遮蔽器件区中的栅堆叠，而露出接触区中的栅堆叠。对接触区中露出的栅堆叠，可以通过选择性刻蚀如RIE，使得栅导体层凹进例如约50nm-150nm。之后，可以去除遮蔽层。在接触区中由于栅导体层的凹进而形成的空隙中，可以通过例如淀积然后回蚀，填充电介质材料如SiC，以形成隔离插塞1020。
然后，可以按照上述实施例形成层间电介质层并在其中形成接触部1039、1040、1041′。在该示例中，接触区中的接触部1041′可以延伸到隔离插塞1016中。因此，接触部1041′可以不限于上述插塞的形式，而是可以形成为条形，以降低接触电阻。条形接触部1041′可以沿着相应层的着落垫(即，阶梯结构中的台阶)延伸。
图21示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图21的示例中，示意性示出了三条字线WL1、WL2、WL3以及八条位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图21中还示出了四条源极线SL1、SL2、SL3、SL4。如上所述，竖直方向上每两层相邻的存储单元可以共用相同的源极线连接。另外，各条源极线可以彼此连接，从而各存储单元MC可以连接到公共的源极线。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
图21中字线WL1至WL3的延伸方向可以对应于栅堆叠的延伸方向，即，前述实施例中相对于衬底的竖直方向。在该方向上，相邻的位线之间彼此隔离。这也是在上述实施例中，在竖直方向上相邻的器件层之间设置隔离层的原因。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (27)

1.一种NOR型存储器件，包括：
在衬底上竖直延伸的第一栅堆叠，所述第一栅堆叠包括栅导体层和存储功能层；以及
围绕所述第一栅堆叠的外周、沿所述第一栅堆叠的侧壁延伸的第一半导体层，
其中，所述存储功能层介于所述第一半导体层与所述栅导体层之间，
其中，所述第一半导体层包括在竖直方向上依次设置的第一源/漏区、第一沟道区和第二源/漏区，以及
其中，在所述第一栅堆叠与所述第一半导体层相交之处限定存储单元，
所述NOR型存储器件还包括围绕所述第一半导体层的第一沟道区的外周的导电屏蔽层以及介于所述第一半导体层的第一沟道区与所述导电屏蔽层之间的电介质层。
2.根据权利要求1所述的NOR型存储器件，还包括：
横向延伸的第一互连层，围绕所述第一半导体层的第一源/漏区的外周；以及
横向延伸的第二互连层，围绕所述第一半导体层的第二源/漏区的外周，
其中，所述电介质层还介于所述导电屏蔽层与所述第一互连层之间以及所述导电屏蔽层与所述第二互连层之间。
3.根据权利要求2所述的NOR型存储器件，还包括：
多个所述第一栅堆叠，各个所述第一栅堆叠竖直延伸穿过所述第一互连层与所述第二互连层；
分别围绕各个所述第一栅堆叠的外周、沿相应第一栅堆叠的侧壁延伸的多个所述第一半导体层，各个所述第一半导体层相对于衬底处于实质上相同的高度，且竖直延伸穿过所述第一互连层与所述第二互连层，
其中，所述导电屏蔽层在所述第一互连层与所述第二互连层之间在横向上延伸以围绕各个所述第一半导体层的外周，且所述电介质层延伸以介于所述导电屏蔽层与所述第一半导体层之间、所述导电屏蔽层与所述第一互连层之间以及所述导电屏蔽层与所述第二互连层之间。
4.根据权利要求3所述的NOR型存储器件，
其中，各个所述第一半导体层还包括在竖直方向上依次设置的第二沟道区和第三源/漏区，使得所述第二沟道区在竖直方向上处于所述第二源/漏区与所述第三源/漏区之间，从而在所述第一栅堆叠与各个所述第一半导体层相交之处限定彼此叠置的两个存储单元，
所述NOR型存储器件还包括：
横向延伸的第三互连层，围绕各个所述第一半导体层的第三源/漏区的外周；
在所述第二互连层与所述第三互连层之间在横向上延伸以围绕各个所述第一半导体层的外周的另一导电屏蔽层；以及
介于所述另一导电屏蔽层与所述第一半导体层之间、所述另一导电屏蔽层与所述第二互连层之间以及所述另一导电屏蔽层与所述第三互连层之间的另一电介质层，
其中，所述第一互连层、所述第二互连层和所述第三互连层中包括在竖直方向上延伸的切口，所述导电屏蔽层和所述另一导电屏蔽层在所述切口中一体延伸，所述电介质层和所述另一电介质层在所述切口中一体延伸。
5.根据权利要求4所述的NOR型存储器件，其中，所述衬底包括器件区以及与器件区相邻的接触区，所述存储单元形成在所述器件区上，
所述第一互连层、所述第二互连层和所述第三互连层分别从器件区沿第一方向延伸至所述接触区，
所述切口沿所述第一方向延伸。
6.根据权利要求5所述的NOR型存储器件，还包括：
彼此不同的第一位线和第二位线；以及
源极线，
其中，所述第一互连层和所述第三互连层分别电连接到所述第一位线和所述第二位线，所述第二互连层电连接到所述源极线。
7.根据权利要求4所述的NOR型存储器件，其中，所述第一互连层、所述第二互连层和所述第三互连层包括掺杂的单晶半导体材料。
8.根据权利要求3所述的NOR型存储器件，还包括：
分别围绕各个所述第一栅堆叠的外周、沿相应第一栅堆叠的侧壁延伸的多个第二半导体层，各个所述第二半导体层相对于衬底处于实质上相同、但不同于所述第一半导体层的高度，且包括在竖直方向上依次设置的第一源/漏区、第一沟道区和第二源/漏区；
横向延伸的第三互连层，围绕各个所述第二半导体层的第一源/漏区的外周；
横向延伸的第四互连层，围绕各个所述第二半导体层的第二源/漏区的外周；
在所述第三互连层与所述第四互连层之间在横向上延伸以围绕各个所述第二半导体层的外周的另一导电屏蔽层；以及
介于所述另一导电屏蔽层与所述第二半导体层之间、所述另一导电屏蔽层与所述第三互连层之间以及所述另一导电屏蔽层与所述第四互连层之间的另一电介质层，
其中，所述第一互连层、所述第二互连层、所述第三互连层和所述第四互连层中包括在竖直方向上延伸的切口，所述导电屏蔽层和所述另一导电屏蔽层在所述切口中一体延伸，所述电介质层和所述另一电介质层在所述切口中一体延伸。
9.根据权利要求4或8所述的NOR型存储器件，还包括：
在所述切口上到所述导电屏蔽层的接触部。
10.根据权利要求1所述的NOR型存储器件，其中，所述存储功能层包括电荷捕获材料或铁电材料中至少之一。
11.根据权利要求1所述的NOR型存储器件，其中，所述半导体层包括单晶半导体材料。
12.根据权利要求8所述的NOR型存储器件，其中，围绕相同第一栅堆叠延伸的第一半导体层和第二半导体层在竖直方向上实质上共面。
13.根据权利要求8所述的NOR型存储器件，其中，所述第一半导体层与所述第二半导体层之间设置有隔离层。
14.根据权利要求8所述的NOR型器件，其中，所述第一半导体层和所述第二半导体层均为横截面呈环形、竖直延伸的纳米片。
15.根据权利要求1所述的NOR型存储器件，其中所述导电屏蔽层与所述电介质层构成第二栅堆叠。
16.根据权利要求15所述的NOR型存储器件，其中所述第二栅堆叠被配置用于以下至少之一：屏蔽存储单元之间的串扰，调节存储单元的阈值电压，增加开态电流，减小漏电电流。
17.一种制造NOR型存储器件的方法，包括：
在衬底上设置多个器件层，每个所述器件层包括第一源/漏限定层、第一沟道限定层和第二源/漏限定层的叠层；
形成相对于所述衬底竖直延伸以穿过各个所述器件层中的所述叠层的加工通道；
通过所述加工通道，在各个所述器件层在所述加工通道中露出的侧壁上外延生长半导体层；
在所述加工通道中形成栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述半导体层之间的存储功能层，在所述栅堆叠与所述半导体层相交之处限定存储单元；
通过选择性刻蚀，去除各个所述器件层中的第一沟道限定层；以及
在由于第一沟道限定层的去除而留下的间隙中依次形成电介质层和导电屏蔽层。
18.根据权利要求17所述的方法，其中，所述多个器件层中至少一部分器件层的所述叠层还包括第二沟道限定层和第三源/漏限定层，
该方法还包括：
通过选择性刻蚀，去除各个所述器件层中的第二沟道限定层，
所述电介质层和所述导电屏蔽层还形成在由于第二沟道限定层的去除而留下的间隙中。
19.根据权利要求17或18所述的方法，其中，所述叠层通过外延生长形成。
20.根据权利要求19所述的方法，其中，所述叠层中的至少各源/漏限定层在外延生长时原位掺杂。
21.根据权利要求20所述的方法，还包括：
进行退火处理，使所述叠层中的掺杂剂在横向上扩散到所述半导体层中。
22.根据权利要求17或18所述的方法，还包括：
通过经由所述加工通道进行刻蚀，使所述器件层在所述加工通道中露出的所述侧壁在横向上凹进一定深度。
23.根据权利要求17或18所述的方法，还包括：
在至少一部分相邻的器件层之间形成牺牲层，
其中，在设置所述多个器件层之后，该方法还包括将所述牺牲层替换为隔离层。
24.根据权利要求17所述的方法，其中，
去除所述第一沟道限定层包括：
在所述叠层中形成切口；以及
经由所述切口，去除所述第一沟道限定层，
形成所述电介质层和所述导电屏蔽层包括：
在所述切口以及由于第一沟道限定层的去除而留下的间隙中以实质上共形的方式形成所述电介质层；以及
在所述电介质层上形成所述导电屏蔽层。
25.根据权利要求24所述的方法，还包括：
在所述切口上形成到所述导电屏蔽层的接触部。
26.一种电子设备，包括如权利要求1至16中任一项所述的NOR型存储器件。
27.根据权利要求26所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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