CN108962905A - 存储器件及其制造方法及包括该存储器件的电子设备 - Google Patents
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Abstract
公开了一种存储器件及其制造方法及包括该存储器件的电子设备。根据实施例，存储器件可以包括：在衬底上形成的从衬底向上延伸的多个第一柱状有源区，其中各第一柱状有源区具有环状截面；在各第一柱状有源区的内侧壁上形成的第一存储栅；以及绕各第一柱状有源区的外侧壁形成的多层控制栅。
Description
技术领域
本公开涉及半导体领域，具体地，涉及基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。期望进一步缩小器件尺寸或者增加集成度。
另外，对于竖直型器件，期望使用单晶沟道材料，因为如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备，其中设置有双栅配置。
根据本公开的一个方面，提供了一种存储器件，包括：在衬底上形成的从衬底向上延伸的多个第一柱状有源区，其中各第一柱状有源区具有环状截面；在各第一柱状有源区的内侧壁上形成的第一存储栅；以及绕各第一柱状有源区的外侧壁形成的多层控制栅。
根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置第一半导体层和第二半导体层的交替堆叠；在所述堆叠中形成多个第一加工孔；经由第一加工孔，使得第一半导体层和第二半导体层各自在靠近它们在加工孔中露出的侧壁处的一部分改性；在各第一加工孔中形成第一存储栅；在所述堆叠中形成多个第二加工孔；经由第二加工孔，选择性刻蚀第二半导体层的未改性部分；经由第二加工孔，在由于第二半导体层的未改性部分的去除而留下的空间中，形成控制栅；经由第二加工孔，选择性刻蚀第一半导体层的未改性部分；以及经由第二加工孔，在所述堆叠内的空隙中形成隔离层。
根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
根据本公开的实施例，可以在有源区的两侧分别设置存储栅和控制栅，控制栅可以仅使用单层栅介质。于是，等效氧化物厚度(EOT)可以减小，并因此可以获得良好的短沟道效应(SCE)控制。良好的SCE控制使得能够使用薄的沟道层(即，长度减小的沟道)，从而可以降低三维存储器件的堆叠总厚度(从而可以减小制造难度)，并可以降低总电阻，或者可以增加集成度。
有源区特别是沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄流电流，从而改善了器件性能。另外，有源区特别是沟道层可以通过外延生长来形成，从而其厚度可以很好地控制，并因此可以很好地控制栅长。此外，在第二加工孔中可以额外形成存储单元，有助于节省晶片面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～15(b)示出了根据本公开实施例的制造存储器件的流程的示意图；
图16(a)～18示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件，因此可以包括在衬底上形成的从衬底向上(例如，垂直于衬底表面)延伸的多个第一柱状有源区。可以基于这些竖直延伸的柱状有源区来形成栅结构，从而形成竖直器件。根据本公开的实施例，可以形成双栅配置。为此，第一柱状有源区可以具有环状截面(即，第一柱状有源区可以是中空的柱)，可以在第一柱状有源区的内、外侧分别形成存储栅和控制栅。存储栅可以包括实现存储功能的存储功能层，例如电荷捕获层、浮栅层或者铁电材料等。例如，存储栅可以包括依次叠置的第一栅介质层、浮栅层或电荷捕获层、第二栅介质层和栅导体层，或者可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层和栅导体层。控制栅可以控制器件的选通，例如可以包括控制栅介质层和控制栅导体层的叠层。于是，竖直器件形成竖直存储单元。在此，存储单元可以是闪存(flash)单元。
与常规存储器件中存储栅和控制栅结合为一体的配置(其中，存储栅不仅实现存储功能，还同时控制器件的选通)不同，在此分离地设置存储栅和控制栅。于是，控制栅可以仅使用单层控制栅介质层，也即，EOT(等效氧化物厚度)可以减小，并因此可以获得良好的短沟道效应(SCE)控制。
根据本公开的实施例，每一第一柱状有源区可以包括源/漏层和沟道层的交替堆叠。该堆叠的最下方可以是源/漏层，且最上方也可以是源/漏层。各第一柱状有源区可以包括相同的层数，且各第一柱状有源区中相应的沟道层(例如，从上往下数的相同编号的层，或者从下往上数的相同编号的层)可以实质上共面(例如，它们可以从相同的半导体层得到)，相应的源/漏层可以实质上共面(例如，它们可以从相同的半导体层得到)。这些层例如可以实质上平行于衬底表面延伸。
可以形成多层控制栅，各层控制栅可以分别与各沟道层所在的平面相对应。每一层控制栅可以是一体的，且环绕相应平面上各沟道层的外周。这样，各沟道层、其上下两侧的源/漏层以及相应的控制栅和存储栅(以下称为“第一存储栅”)构成了第一存储单元。在源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。控制栅可以控制该导电通道的导通/断开。
第一存储栅可以在各第一柱状有源区内侧连续地延伸(例如，成一体)。也即，与相同第一柱状有源区关联的各第一存储单元各自的存储栅可以彼此在物理上连接，特别是在其中的存储功能层是电介质(例如，电介质的电荷捕获层)的情况下。当然，与相同第一柱状有源区关联的各第一存储单元各自的存储功能层也可以在物理上彼此断开，特别是在存储功能层包括导电材料的情况下。例如，可以通过选择性刻蚀，使沟道层相对于源/漏层凹入，从而可以在该凹入中填入各存储单元各自的存储功能层。
根据本公开的实施例，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以由单晶半导体材料构成，以改善器件性能。特别是，可以降低沟道电阻，从而有利于竖直型器件彼此叠置。当然，源/漏层也可以是单晶半导体材料。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层相对于源/漏层可以具有刻蚀选择性，例如包括与源/漏层不同的半导体材料。这样，有利于分别对沟道层和源/漏层进行处理。另外，各源/漏层可以包括相同的半导体材料。
根据本公开的实施例，该存储器件还可以包括在衬底上形成的从衬底向上(例如，垂直于衬底表面)延伸的多个第二柱状有源区。每一第二柱状有源区可以包括一体延伸的有源半导体材料(可以是多晶半导体材料)。第二柱状有源区可以是实心的，也可以是空心的(从而形成环状结构，其中可以填充电介质)。可以环绕各第二柱状有源区外周形成多层第二存储栅。如上所述，控制栅横向地延伸，从而与竖直延伸的第二柱状有源区相交，且可以环绕各第二柱状有源区的外周。因此，控制栅中的控制栅导体层也可以用作第二存储栅中的栅导体层。于是，只需分别在各第二柱状有源区外周形成存储栅中栅导体层之外的其他材料层，例如栅介质层和存储功能层。例如，可以在各第二柱状有源区外周形成另一第一栅介质层、另一电荷俘获层、另一第二栅介质层。该另一第一栅介质层、另一电荷俘获层、另一第二栅介质层可以绕着各第二柱状有源区的外周在其大致整个高度上延伸。于是，该另一第一栅介质层、另一电荷俘获层、另一第二栅介质层可以形成绕各第二柱状有源区的同心环结构。
在此，尽管另一第一栅介质层、另一电荷俘获层、另一第二栅介质层在各第二柱状有源区的整个高度上连续延伸，但是主要是其与栅导体层相对的部分起作用(它们连续形成主要是制造工艺的原因，如下所述)。也即，尽管另一第一栅介质层、另一电荷俘获层、另一第二栅介质层在第二柱状有源区的整个高度上连续延伸，但是与相应的栅导体层相结合，限定了多层第二存储栅。这些第二存储栅与第二柱状有源区向配合，限定了第二存储单元。
根据本公开的实施例，第一柱状有源区和/或第二柱状有源区可以排列为阵列。另外，由于它们如上所述在衬底上竖直延伸且通过多层的栅结构分别限定出多层存储单元，从而该存储器件可以是三维(3D)阵列，例如NAND结构。在该3D阵列中，各柱状有源区限定了存储单元的串。
这种存储器件例如可以如下制造。具体地，可以在衬底上设置第一半导体层(例如，随后用于形成源/漏层)和第二半导体层(例如，随后用于形成沟道层)的交替堆叠。该堆叠的最下方可以是第一半导体层，最上方可以是第一半导体层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的各层特别是第二半导体层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。
为了便于对处于堆叠内部的层进行处理，可以在堆叠中形成若干加工孔。这些加工孔可以沿着堆叠的叠置方向(竖直方向)延伸，在加工孔中可以露出各半导体层的侧壁，以便对这些半导体层进行处理。在以下处理中，这些加工孔是加工通道。
根据本公开的实施例，为了实现双栅配置，可以分两次形成加工孔。例如，可以先形成多个第一加工孔。这些第一加工孔可以根据第一柱状有源区的布局来定位，因为随后绕第一加工孔的外周形成第一柱状有源区。可以经由第一加工孔，使得第一半导体层和第二半导体层各自在靠近它们在加工孔中露出的侧壁处的一部分改性。在此，所谓“改性”，可以是指刻蚀性能发生变化，从而未改性部分和改性部分相对于彼此可以具有刻蚀选择性(当然也可能导致其他性质的改变)。第一半导体层和第二半导体层中的这些改性部分随后可以限定第一柱状有源区。
这种改性例如可以通过将特定元素或掺杂剂驱入第一半导体层和第二半导体层中来进行。由于第一加工孔沿着堆叠的叠置方向(竖直方向)延伸，因此在经由第一加工孔来进行驱入时，特定元素或掺杂剂在各半导体层中的驱入在横向上进行的程度可以基本上相同。因此，第一半导体层和第二半导体层各自的改性部分可以呈环绕第一加工孔的环状，横向尺寸基本上相同，且环绕同一第一加工孔的各环状部分可以在第一加工孔的延伸方向(竖直方向)上对准。
可以在各第一加工孔中(即，在第一柱状有源区内侧)形成第一存储栅。例如，可以依次形成第一栅介质层、电荷俘获层、第二栅介质层和栅导体层，由此形成第一存储栅。第一存储栅可以填满第一加工孔。
然后，可以形成多个第二加工孔。第二加工孔可以分布在第一加工孔(当前已填充有第一存储栅)周围，以便于对第一半导体层和第二半导体层进行构图，从而得到第一柱状有源区。可以经由第二加工孔，选择性刻蚀第二半导体层的未改性部分。于是，在各第一加工孔(填充有第一存储栅)外周留下了环状的第二半导体层改性部分，这些部分随后可以用作沟道层，其中可以形成存储单元的沟道。
可以经由第二加工孔，在堆叠内的空隙(由于第二半导体层的未改性部分的去除而导致)中形成控制栅。例如，可以依次形成控制栅介质层和控制栅导体层，由此形成控制栅。由于上下两侧第一半导体层的存在，控制栅填充在第二半导体层的未改性部分原本所在的位置处，从而自对准于沟道层(第二半导体层的改性部分)。
此时，存储单元的沟道(由沟道层提供)、存储栅、控制栅以及源/漏区(由沟道层上下方的第一半导体层特别是其中的改性部分提供)均已完备，但是相同层中各存储单元的源/漏区彼此连接在一起(此时，各第一半导体层除了加工孔的部位之外还是连续的)。为此，可以经由第二加工孔(先去除其中填充的材料例如上述控制栅，以露出加工通道)，选择性刻蚀堆叠中的第一半导体层的未改性部分。于是，第一半导体层的改性部分(称作“源/漏层”)留下，且分别位于各沟道层的顶面和底面上，从而形成存储单元各自的源/漏区。
随后，还可以在器件上形成隔离层。同时，隔离层可以经由第二加工孔而进入堆叠内，填充于堆叠内的空隙中。另外，还可以形成各种电接触部。
根据本公开的实施例，还可以在第二加工孔中进一步形成额外的存储单元(可以称作“第二存储单元”)。例如，可以在第二加工孔(先去除其中填充的材料例如上述隔离层，以露出第二加工孔)的侧壁上形成用于第二存储单元的存储栅(称作第二存储栅)，然后在侧壁上形成有第二存储栅的第二加工孔中填充用于第二存储单元的有源半导体层。于是，第二存储单元的有源半导体层可以沿着加工孔的延伸方向(竖直方向)延伸，第二存储单元的存储栅(的部分材料层)可以沿着加工孔的侧壁(竖直方向)延伸，且绕有源半导体层形成同心环结构。
在此，在第二加工孔的侧壁上，可以只形成用于第二存储单元的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层，而无需另外形成栅导体层。如上所述，第一存储单元的控制栅填充在第二半导体层原本所在的位置处。于是，第一存储单元的控制栅的控制栅导体层可以在第二加工孔的侧壁处露出，并因此与第二存储单元的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层物理接触，从而可以充当第二存储单元的栅导体层。因此，在同一层中，第一存储单元的控制栅中的控制栅导体层和第二存储单元的栅导体可以是一体的。
另外，第一存储单元中的控制栅导体层的延伸方向(即，第二半导体层的延伸方向，例如大致平行于衬底表面的方向)与第二存储单元中的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层的延伸方向(即，加工孔的延伸方向，竖直方向)相交(例如，垂直)。于是，控制栅导体层在有源半导体层中对应于沟道层的位置处限定了沟道区，并可以在沟道区的两侧(有源半导体层中分别对应于源/漏层的位置)形成源/漏区。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1～15(b)示出了根据本公开实施例的制造存储器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，例如通过离子注入，形成阱区1001w。该阱区1001w随后可以充当存储器件的公共地电势面，存储器件中最下层存储单元各自下层的源/漏区或者选择晶体管的源/漏区均可以连接到该公共地电势面。如果存储单元是n型器件，则阱区1001w可以掺杂为n型；如果存储单元是p型器件，则阱区1001w可以掺杂为p型；如果存储单元是无结器件，则阱区1001w可以掺杂为与沟道区相同的极性。
在衬底1001上，可以通过例如外延生长，形成第一半导体层1003、1007、1011以及第二半导体层1005、1009的交替叠层。例如，对于p型器件，第一半导体层1003、1007和1011各自可以包括合适的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm；第二半导体层1005和1009各自可以包括不同于第一半导体层1003、1007、1011的半导体材料如Si，厚度为约10-100nm。第一半导体层和第二半导体层的材料选择不限于此，可以包括能够提供适当刻蚀选择性的其他半导体材料。例如，对于n型器件，第一半导体层可以包括Si：C(C的原子百分比可以为约0.1-5％)，厚度为约20-50nm；各沟道层可以包括Si，厚度为约10-100nm。当然，本公开不限于此。例如，第二半导体层可以包括与第一半导体层相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要第二半导体层相对于第一半导体层具备刻蚀选择性。
在生长各第一半导体层1003、1007、1011时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂；对于p型器件，可以进行p型掺杂；对于无结器件，可以掺杂为与沟道层相同的极性。
另外，在生长第二半导体层1005、1009时，也可以对它们进行原位掺杂，以便调节器件阈值电压(Vt)。例如，对于n型器件，可以进行p型掺杂；对于p型器件，可以进行n型掺杂；对于无结器件，可以掺杂为与源/漏层区相同的极性。
在该示例中，最下方的第一半导体层1003是另外生长在衬底1001上的。但是，本公开不限于此。例如，可以通过衬底1001自身来形成最下方的第一半导体层。此外，还可以形成更多的第一半导体层和第二半导体层，以便形成更多层的存储单元。
另外，为了后继处理中构图的方便以及提供适当的停止层等目的，在所生长的这些半导体层之上，还可以形成硬掩模。例如，可以依次形成氧化物(例如，氧化硅)层1013(厚度例如为约2-10nm)和氮化物(例如，氮化硅)层1015(厚度例如为约10-100nm)。
随后，可以限定第一加工孔。如图2的俯视图所示，可以在图1所示的结构上形成光刻胶1017。通过光刻(曝光和显影)，将光刻胶1017构图为在第一加工孔的位置处露出之下的氮化物层1015。可以根据柱状有源区(或者，存储单元)的布局，来设置第一加工孔的位置。当然，在存储单元区(衬底上用于形成存储单元的区域)之外的其他区域如接触区(衬底上用于形成接触部的区域)中，可以设置一些加工孔(如图2中右上角所示)，这些加工孔中随后填充的材料可以提供结构支撑。在此，将加工孔示出为圆形，但是本公开不限于此，加工孔可以是适于加工的任何形状。
接着，如图3(a)(沿图2中AA′线的截面图)和3(b)(沿图2中BB′线的截面图)所示，可以通过光刻胶，向下开孔。具体地，可以依次选择性刻蚀例如反应离子刻蚀(RIE)氮化物层1015、氧化物层1013、第一层1011、第二半导体层1009、第一半导体层1007、第二半导体层1005和第一半导体层1003，以形成第一加工孔。例如，RIE可以沿大致垂直于衬底表面的方向进行，从而得到沿大致垂直于衬底表面的方向延伸的第一加工孔。之后，可以去除光刻胶1017。在该示例中，在第一加工孔的底部留下了一部分第一半导体层1003，以便与地电势面更好地接触。但是，本公开不限于此。例如，加工孔可以贯穿第一半导体层和第二半导体层的叠层。这些第一加工孔可以形成对堆叠内各层进行处理的加工通道。
然后，可以经由第一加工孔，对第一半导体层和第二半导体层进行改性处理，以便随后可以更好地限定有源区。
例如，如图4(a)和4(b)所示，例如通过淀积，在图3(a)和3(b)所示的结构上形成SiGe层1019。SiGe层1019可以包含原子百分比为约5-30％的Ge，厚度为约3-20nm，且可以大致共形地形成。
然后，如图5(a)和5(b)所示，可以对SiGe层1019进行热氧化处理。例如，可以在约800-1000℃的温度下，在氧气气氛中对图4(a)和4(b)所示的结构进行处理。在热氧化过程中，SiGe层1019中的Si原子更易于与氧结合而生成SiO2，生成的SiO2可以挤压Ge原子，并因此将Ge原子驱入第一半导体层和第二半导体层中。因此，在第一半导体层1003、1007和1011中，靠近第一加工孔侧壁的部分中Ge原子浓度增加，从而生成改性部分1023；而在第二半导体层1005和1009中，靠近第一加工孔侧壁的部分中的Si原子可以与驱入其中的Ge原子相结合而生成SiGe，从而得到改性部分1021。SiGe层1019可以转变为氧化物层1019′(主要是SiO2，当然也可能存在GeO2，或者仍然可能残留SiGe，特别是位于氮化物层1015顶面上的部分)。之后，如图6(a)和6(b)所示，可以通过选择性刻蚀，去除氧化物层1019′。在此之前，可以进行针对SiGe的选择性刻蚀，以去除可能残留的SiGe，由于氧化物层的存在，该选择性刻蚀可以不影响第一半导体层和第二半导体层。
不考虑方向性(即，认为Ge原子的驱入是各向同性的)，那么在任一时刻，Ge原子所达到的范围是以加工孔为中心的大致圆形。于是，改性部分1021、1023可以呈大致环状。该范围(即，圆的半径)限定了改性部分1021、1023的大小，且可以通过驱入量(例如，SiGe层1019中Ge原子的数量或者说SiGe层1019的厚度)来控制。另外，不考虑Ge原子在第一半导体层和第二半导体层中的速度差异，改性部分1021、1023在横向上的大小(即，环状的直径)可以大致相同。
在第一半导体层中，由于Ge原子浓度的差异，改性部分1023相对于未改性部分可以具有刻蚀选择性。类似地，在第二半导体层中，由于Si与SiGe的不同，改性部分1021相对于未改性部分可以具有刻蚀选择性。
当然，改性处理不限于此。例如，代替SiGe层1019，可以形成固相掺杂剂源层。例如，掺杂剂源层可以包括氧化物，并例如在淀积时通过原位掺杂而带有掺杂剂。掺杂剂中的杂质例如为B、P或As，优选为As，浓度可以为约0.01％-10％。在此，掺杂剂的选择是为了有助于后继对沟道层的选择性刻蚀。然后，可以进行退火处理，以将固相掺杂剂源层中的掺杂剂驱入第一半导体层和第二半导体层中，以在其中形成掺杂部分(例如，掺杂浓度为约1E18-1E19cm-3)，这些掺杂部分构成改性部分1021、1023。
第一半导体层和第二半导体层中的这些改性部分1021、1023限定了截面呈环形的第一柱状有源区。图7在俯视图中示出了这些环形的第一柱状有源区(图中的虚线示出了改性部分1021、1023的边界)。在该示例中，第一柱状有源区均为SiGe(但改性部分1021、1023中的Ge浓度不同)，且可以是单晶材料。
在限定了第一柱状有源区之后，可以在其内侧形成第一存储栅。
如图8(a)和8(b)所示，可以在第一加工孔中形成第一存储栅。例如，可以通过淀积，依次形成第一栅介质层1025、电荷捕获层1027、第二栅介质层1029以及栅导体层1031。例如，第一栅介质层1025可以包括氧化物(如SiO2或GeO2)，厚度为约1-10nm；电荷捕获层1027可以包括电荷捕获材料如氮化物，厚度为约1-20nm；第二栅介质层1029可以包括氧化物，厚度为约1-10nm；栅导体层1031可以包括导电材料如金属或掺杂半导体(例如，多晶硅，可以在淀积同时进行原位掺杂，浓度为约1E19-1E21cm-3)。在此，第一栅介质层1025、电荷捕获层1027、第二栅介质层1029形成地较薄，可以大致共形地形成；栅导体层1031形成地较厚，以便填满第一加工孔内的空隙。同样地，在接触区中的加工孔内，也会形成第一存储栅的材料层。
随后，可以在第一柱状有源区的外侧形成控制栅。
如图9(a)、9(b)和9(c)(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中BB′线的截面图)所示，可以在图8(a)和8(b)所述的结构上，例如通过淀积，形成遮蔽层(可以进行平坦化处理如CMP)，以便遮蔽第一存储栅。在此，该遮蔽层的厚度为约100-300nm，也可以包括氮化物，并因此与氮化物层1015统一示出为1015′(图中的虚线示出了新形成的氮化物与之前形成的氮化物之间的界面，在随后的附图中将它们示出为一体)。另外，为了增加随后在制作接触部的过程中的工艺裕度，可以通过选择性刻蚀如RIE，将栅导体层1031回蚀一定程度(例如，使得其顶面低于最上方的第一半导体层1011的顶面，但不低于其底面)。
在氮化物层1015′上方，可以形成光刻胶1033。通过光刻(曝光和显影)，将光刻胶1033构图为在第二加工孔的位置处露出之下的氮化物层1015′。第二加工孔可以布设在第一加工孔周围，以便于对第一半导体层和第二半导体层中的未改性部分进行选择性刻蚀。
接着，如图10(a)和10(b)所示，可以通过光刻胶，向下开孔。具体地，可以依次选择性刻蚀例如RIE氮化物层1015′、氧化物层1013、第一层1011、第二半导体层1009、第一半导体层1007、第二半导体层1005和第一半导体层1003，以形成第二加工孔。例如，RIE可以沿大致垂直于衬底表面的方向进行，从而得到沿大致垂直于衬底表面的方向延伸的第二加工孔。之后，可以去除光刻胶1033。在该示例中，在第二加工孔的底部留下了一部分第一半导体层1003，以便与地电势面更好地接触。但是，本公开不限于此。例如，加工孔可以贯穿第一半导体层和第二半导体层的叠层。这些第二加工孔可以形成对堆叠内各层进行处理的加工通道。
接着，如图11(a)和11(b)所示，可以经由第二加工孔，(相对于其改性部分1021以及第一半导体层)选择性刻蚀第二半导体层1005、1009的未改性部分。例如，可以选择合适的蚀刻剂，其对第二半导体层的未改性部分(在该示例中，Si)的刻蚀(远远)大于对第二半导体层的改性部分(在该示例中，SiGe)的刻蚀且(远远)大于第一半导体层(在该示例中，SiGe)的刻蚀。于是，绕各第一存储栅，留下了第二半导体层的环状改性部分1021，这些部分随后可以用作存储单元的沟道层(其中形成沟道)。于是，在堆叠内形成了很多空隙。特别是在接触区中，由于事实上并不存在有源区，从而空隙非常大。接触区中的加工孔内填充的存储栅材料层可以增强结构支撑。
由于这些空隙处于第一半导体层1003、1007、1009之间(原本第二半导体层所占据的空间)，可以在这些空隙中特别是存储单元区的空隙中形成控制栅，从而控制栅可以自对准于相应的沟道层。
如图12(a)和12(b)所示，可以经由第二加工孔，在堆叠内的空隙中形成控制栅。例如，可以依次形成控制栅介质层1035和控制栅导体层1037。例如，控制栅介质层1035可以包括氧化物或高K栅介质如HfO2，厚度为约1-10nm；控制栅导体层1037可以包括(掺杂)多晶硅或金属栅导体。在此，控制栅介质层1035形成地较薄，可以大致共形地形成；控制栅导体层1037形成地较厚，以便填满堆叠内的空隙。在高K栅介质层和金属栅导体的情况下，还可以在它们之间形成功函数调节层(未示出)。
如此形成的控制栅占据第二半导体层的位置，从而自对准于各沟道层1021。而且，在同一层中，由于沟道层1021只是分离的环状部，因此从俯视图上看，控制栅可以成一体，且围绕各沟道层1021(也围绕各第二加工孔)。
根据本公开的实施例，在形成控制栅之前，还可以按需对沟道层1021进行掺杂(特别是在生长沟道层或者说第二半导体层时未对其进行掺杂的情况下)。这种掺杂可以经由第二加工孔进行(参见图11(a)和11(b)，沟道层1021被露出)。例如，可以(共形地)淀积一层固相掺杂剂源层(例如，含掺杂剂的氧化物)，并可以通过退火处理将掺杂剂驱入沟道层1021中。之后，可以通过选择性刻蚀，去除固相掺杂剂源层。
第二加工孔同样被控制栅所填充。为了进一步操作，可以通过选择性刻蚀如RIE，来清空第二加工孔。由于硬掩模1015′的存在，第二加工孔中的控制栅被去除，而其余位置处特别是存储单元区中的控制栅得以保留。
接下来，可以分离各存储单元的源/漏部。如图13(a)和13(b)所示，可以经由加工孔，(相对于其改性部分1023以及沟道层1021和控制栅)，选择性刻蚀第一半导体层1003、1007、1011的未改性部分。如上所述，通过这种选择性刻蚀，绕各第一存储栅，留下了第一半导体层的环状改性部分1023，这些部分随后可以用作存储单元的源/漏层(其中形成源/漏区)。
同样地，也可以按需对源/漏层1023进行掺杂(特别是在生长源/漏层或者说第一半导体层时未对其进行掺杂的情况下)。这种掺杂可以经由第二加工孔进行(参见图13(a)和13(b)，源/漏层1023被露出)。例如，可以(共形地)淀积一层固相掺杂剂源层(例如，含掺杂剂的氧化物)，并可以通过退火处理将掺杂剂驱入源/漏层1023中。之后，可以通过选择性刻蚀，去除固相掺杂剂源层。
沟道层1021和源/漏层1023彼此对准且绕着第一存储栅的外周连续地延伸，从而形成(中空的)第一柱状有源区。多层(图中示出了两层)控制栅(1035/1037)绕第一柱状有源区的外周形成。如上所述，各层控制栅自对准于相应的沟道层1021。
因此，在存储单元区中，形成了存储单元的竖直串，每一存储单元包括依次叠置的源/漏层、沟道层和源/漏层。由于相邻的存储单元之间共享源/漏层，所以每一串存储单元彼此串联连接在一起。
这样，完成了存储单元区中存储单元的制造。随后，可以填充隔离材料以实现电隔离，另外还可以制造各种电接触部以实现所需的电连接。
例如，如图14(a)和14(b)所示，可以经由第二加工孔，向堆叠内的空隙中填充电介质材料，以形成层间电介质层1039。例如，可以通过原子层淀积(ALD)等工艺，来淀积氧化物。在此，层间电介质层1039优选地超出硬掩模1015′的顶面，并可以对其进行平坦化处理如化学机械抛光(CMP)。在该示例中，由于氧化物层1013与层间电介质层1039包括相同的材料(氧化物)，在后继附图中将它们一体示出为1039。
另外，如果如上所述在接触区中形成了用于结构支撑的存储栅材料层，那么可以清空接触区中的加工孔，然后再经由加工孔填充电介质材料以完成隔离层。
接下来，可以在层间电介质层1039中形成电接触部。对于三维阵列，本领域存在多种方式来制作互连。例如，可以将接触区中的控制栅构图为阶梯状(通过多次刻蚀来形成，且在刻蚀后可以填充电介质材料以便完善层间电介质层，此后示出为1039′)，以便形成到各层控制栅的电接触部。对于形成电接触部的方法，在此不再赘述。
如图15(a)和15(b)所示，在层间电介质层1039′中，可以形成到公共地电势面1001w(且因此到所有的最下层存储单元的源/漏区)的电接触部1041-1，到各层控制栅导体1037的电接触部1041-2、1041-3，到第一存储栅中的栅导体层1031的电接触部1041-4，以及到各最上层存储单元的源/漏区的电接触部1041-5。这种电接触部可以通过在层间电介质层中形成接触孔、并在其中填充导电材料如W来制作。
于是，得到了根据该实施例的存储器件。如图15(a)和15(b)所示，该存储器件可以包括多个存储单元层(在该示例中，仅示出了两层)，每个存储单元层包括存储单元的阵列。每一存储单元包括源/漏层、沟道层、源/漏层的叠层。存储单元在竖直方向上连接成串，在上端连接到相应的电接触部，在下端连接到公共地电势平面。每一层中的存储单元各自的控制栅是一体的。通过到控制栅导体的电接触部，可以选择某一存储单元层。另外，通过源/漏接触部，可以选择某一存储单元串。各存储单元具有相应的存储栅。在该示例中，同一存储单元串中各存储单元的存储栅连续地延伸。
在写入操作时，可以选择与要写入的存储单元相对应的控制栅导体层以及存储栅中的栅导体层，并在它们之间施加电压。这样，电荷可以穿过存储栅中的栅介质层或者控制栅介质层，并被捕获在电荷捕获层中。于是，可以改变相应存储单元的阈值电压。之后，可以通过检测阈值电压，来读出相应的数据。
在以上实施例在，第二加工孔中的空间是浪费的。为了避免这种浪费，根据本公开的实施例，还可以在第二加工孔中形成额外的存储单元。例如，这可以如下进行。
在如上所述向堆叠内的空隙中填充层间电介质层1039之后，第二加工孔同样被层间电介质层1039所填充。为了在第二加工孔中制作额外的存储单元，可以清空第二加工孔。另外，希望在存储单元区中形成额外的存储单元，而并不在接触区中形成存储单元，所以可以只清空存储单元区中的第二加工孔。为此，如图16(a)和16(b)所示，可以利用光刻胶1043遮蔽接触区(特别是其中的第二加工孔)，而露出存储单元区。然后，可以选择性刻蚀如RIE层间电介质层1039。于是，露出了(部分)第二加工孔。之后，可以去除光刻胶1043。
然后，如图17所示，可以在清空的第二加工孔中形成垂直型的额外存储单元。例如，可以绕第二加工孔的侧壁依次形成额外的第一栅介质层1045、额外的电荷捕获层1047和额外的第二栅介质层1049。这些层在加工孔的侧壁上延伸，例如可以按照侧墙(spacer)工艺来形成。例如，额外的第一栅介质层1045可以包括氧化物或高K栅介质如HfO2，厚度为约1-10nm；额外的电荷捕获层1047可以包括电荷捕获材料如氮化物，厚度为约1-20nm；额外的第二栅介质层1049可以包括氧化物或高K栅介质如HfO2，厚度为约1-10nm。这些层可以(绕随后形成的有源半导体层1051)形成为同心环结构。然后，可以将加工孔中的剩余空间中填充有源半导体层1051。例如，可以向加工孔中沉积多晶硅，沉积的量应填满加工孔，并有超出。在沉积同时，可以对多晶硅进行原位掺杂，掺杂浓度例如为约1E17-1E19cm-3。然后，可以对填充的多晶硅进行平坦化处理如CMP，CMP可以停止于氮化物层1015′。于是，在加工孔中形成了有源半导体层1051。
在此，有源半导体层1051是实心的。但是，本公开不限于此。例如，为了更好的抑制短沟道效应，提高器件的性能，可以在额外的第二栅介质层1049上形成有源半导体薄层空心结构(未示出)，有源半导体薄层厚度为例如约10-20nm。之后可用电介质材料如氧化物或氮化物填满空心结构。
控制栅导体层1037经由额外的第二栅介质层1049、额外的电荷捕获层1047和额外的第一栅介质层1045，可以在有源半导体层1051中限定沟道区，如图中的虚线框所示。而在沟道区的两侧(例如，与层间电介质层1039即原本的第一半导体层相对应的位置)，可以形成源/漏区。于是，沟道区和其上下两侧的源/漏区形成了额外的存储单元，如图13(a)中的虚线圈所示。由于衬底上叠置了多层控制栅导体层1037，因此，在竖直延伸的有源半导体层1051中相应地导致了多个叠置的额外存储单元，它们各自的有源区是一体延伸的，从而彼此串接在一起。
半导体层1051形成了一系列柱状有源区，这些柱状有源区可以形成阵列。绕各柱状有源区，形成了多层存储栅(1049/1047/1045/1037；在此，存储栅的层由控制栅导体层1037来限定，尽管1049/1047/1045绕柱状有源区1051的表面一体延伸)。
这样，就完成了存储单元区中存储单元的制造。随后，可以制造各种电接触部以实现所需的电连接。
为了保护存储单元，特别是在第二加工孔中形成的额外存储单元(因为其上端当前暴露于外)，如图18所示，可以在图17所示的结构上形成保护层。例如，可以淀积厚度为约5-150nm的氮化物，形成该保护层，与上述氮化物层一体示出为1015′。接下来，可以形成电接触部。例如，除了上述电接触部之外，还可以形成到最上方的额外存储单元的源/漏区的电接触部1053。
于是，得到了根据该实施例的存储器件。如图18所示，该存储器件可以包括多个存储单元层(在该示例中，仅示出了两层)，每个存储单元层包括第一存储单元和第二存储单元。第一存储单元和第二存储分别可以形成阵列，或者可以一起构成阵列。
第一存储单元的构造可以与上述实施例中的存储单元相同。每一第二存储单元可以包括由相应的栅导体1037在有源半导体层1051中限定的沟道区以及位于沟道区两侧的源/漏区。沿竖直方向延伸的同一有源半导体层1051中各第二存储单元在竖直方向上连接成串，在上端连接到相应的电接触部，在下端连接到公共地电势平面。每一层中的第二存储单元的栅导体由该层中第一存储单元的控制栅导体层来提供。
通过到控制栅导体层的电接触部，可以选择某一存储单元层。另外，通过源/漏接触部，可以选择某一存储单元串。
在此，两种存储单元的存储栅可以是相同类型或不同类型。例如，第一存储单元的存储栅可以是浮栅或电荷俘获型，第二存储单元的存储栅可以是电荷俘获型；第一存储单元的存储栅可以是浮栅或电荷俘获型，第二存储单元的存储栅可以是铁电型；第一存储单元的存储栅可以是铁电型，第二存储单元的存储栅可以是电荷俘获型；或者第一存储单元和第二存储单元的存储栅均可以是铁电型。
在该示例中，针对最上层的每个存储单元的源/漏区，均形成电接触部。由于存储单元的密度较大，故而这种源/漏接触部的密度较大。根据另一实施例，可以形成与最下层的存储单元的源/漏区电连接的按行(或列)排列的电极，且形成与最上层的存储单元的源/漏区电连接的按列(或行)排列的电极。这样，通过上侧的电极和下侧的电极(彼此交叉形成与存储单元阵列相对应的阵列)，可以选择相应的存储单元串。
另外，根据本公开的实施例，还可以在第一柱状有源区和/或第二柱状有源区的最上端和/或最下端增加选择晶体管，在此不再赘述。这种选择晶体管也可以是竖直型器件。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过允许存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (20)
1.一种存储器件，包括：
在衬底上形成的从衬底向上延伸的多个第一柱状有源区，其中各第一柱状有源区具有环状截面；
在各第一柱状有源区的内侧壁上形成的第一存储栅；以及
绕各第一柱状有源区的外侧壁形成的多层控制栅。
2.根据权利要求1所述的存储器件，其中，第一存储栅在各第一柱状有源区的内侧壁上连续地延伸。
3.根据权利要求1所述的存储器件，其中，
各第一柱状有源区包括源/漏层和沟道层的交替堆叠，各第一柱状有源区中相应的沟道层实质上共面，且相应的源/漏层实质上共面，
各层控制栅分别与相应的沟道层实质上共面。
4.根据权利要求3所述的存储器件，其中，各第一柱状有源区中的沟道层是单晶半导体。
5.根据权利要求1-3中任一项所述的存储器件，还包括：
在衬底上形成的从衬底向上延伸的多个第二柱状有源区；以及
绕各第二柱状有源区的外侧壁形成的第二存储栅，
其中，第二存储栅与各层控制栅共用相同的栅导体层。
6.根据权利要求5所述的存储器件，其中，第二存储栅中的部分材料层在各第二柱状有源区的外侧壁上连续地延伸。
7.根据权利要求5所述的存储器件，其中，
第一存储栅包括依次叠置的第一栅介质层、电荷俘获层、第二栅介质层和栅导体层，
第二存储栅包括依次叠置的另一第一栅介质层、另一电荷俘获层、另一第二栅介质层，且各层控制栅中的控制栅导体层同时用作第二存储栅中的栅导体层。
8.根据权利要求5所述的存储器件，其中，第一柱状有源区包括单晶半导体材料，第二柱状有源区包括多晶半导体材料。
9.一种制造存储器件的方法，包括：
在衬底上设置第一半导体层和第二半导体层的交替堆叠；
在所述堆叠中形成多个第一加工孔；
经由第一加工孔，使得第一半导体层和第二半导体层各自在靠近它们在加工孔中露出的侧壁处的一部分改性；
在各第一加工孔中形成第一存储栅；
在所述堆叠中形成多个第二加工孔；
经由第二加工孔，选择性刻蚀第二半导体层的未改性部分；
经由第二加工孔，在由于第二半导体层的未改性部分的去除而留下的空间中，形成控制栅；
经由第二加工孔，选择性刻蚀第一半导体层的未改性部分；以及
经由第二加工孔，在所述堆叠内的空隙中形成隔离层。
10.根据权利要求9所述的方法，其中，通过外延生长来设置第一半导体层和第二半导体层的交替堆叠。
11.根据权利要求9所述的方法，其中，使第一半导体层和第二半导体层各自的一部分改性包括：
将特定元素或掺杂剂驱入该部分中，使得该部分相对于其余部分的可刻蚀性发生改变。
12.根据权利要求11所述的方法，其中，第一半导体层包括SiGe，第二半导体层包括Si，其中驱入特定元素或掺杂剂包括：
在第一加工孔的侧壁上形成SiGe层；以及
进行热氧化处理，使SiGe层中的Ge元素驱入第一半导体层和第二半导体层中，从而第一半导体层靠近侧壁的一部分中Ge元素浓度增加，且第二半导体层靠近侧壁的一部分转变为SiGe。
13.根据权利要求11所述的方法，其中，驱入特定元素或掺杂剂包括：
在第一加工孔的侧壁上形成固相掺杂剂源层；以及
进行退火，使固相掺杂剂源层中的掺杂剂驱入第一半导体层和第二半导体层中，从而第一半导体层和第二半导体层各自靠近侧壁的一部分被掺杂。
14.根据权利要求9所述的方法，其中，在选择性刻蚀第二半导体层的未改性部分之后且在形成控制栅之前，该方法还包括：
对留下的第二半导体层的改性部分进行掺杂。
15.根据权利要求9所述的方法，其中，在选择性刻蚀第一半导体层的未改性部分之后且在形成隔离层之前，该方法还包括：
对留下的第一半导体层的改性部分进行掺杂。
16.根据权利要求9所述的方法，还包括：
去除第二加工孔中的材料，以露出第二加工孔；以及
在第二加工孔的侧壁上形成第二存储栅，并在侧壁上形成有第二存储栅的第二加工孔中填充有源半导体层。
17.根据权利要求16所述的方法，其中，
形成第一存储栅包括：依次形成第一栅介质层、电荷俘获层、第二栅介质层和栅导体层，
形成控制栅包括：依次形成控制栅介质层和控制栅导体层，
形成第二存储栅包括：依次形成另一第一栅介质层、另一电荷俘获层和另一第二栅介质层，其中控制栅导体层用作第二存储栅的栅导体层。
18.一种电子设备，包括由如权利要求1至8中任一项所述的存储器件。
19.根据权利要求18所述的电子设备，还包括与所述存储器件相配合的处理器。
20.根据权利要求18所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、移动电源。
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