JP7311646B2 - 三次元メモリデバイスおよびその形成方法 - Google Patents

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Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面状のメモリセルは、加工技術、回路の設計、プログラミングのアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴部のサイズが下限に近づくほど、平面化のプロセスおよび製造技術が困難になり、費用がかさむようになる。その結果、平面状のメモリセルのメモリ密度が上限に近づく。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの出入力信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスおよびその形成方法の実施形態が本明細書にて開示される。
一例では、３Ｄメモリデバイスは、基板のＰ型ドープ領域と、Ｐ型ドープ領域上のＮ型ドープ半導体層と、Ｎ型ドープ半導体層上のインターリーブされた導電層および誘電体層を含むメモリスタックと、メモリスタックおよびＮ型ドープ半導体層を通ってＰ型ドープ領域内に垂直に延びるチャネル構造と、Ｐ型ドープ領域内に垂直に延びるＮ型ドープ半導体プラグと、メモリスタックを通ってＮ型ドープ半導体プラグと接触するように垂直に延びるソース接触構造とを含む。
別の例では、３Ｄメモリデバイスは、基板のＰ型ドープ領域と、Ｐ型ドープ領域の上方にインターリーブされた導電層および誘電体層を含むメモリスタックと、Ｐ型ドープ領域とメモリスタックとの間にあり、均一なドーピング濃度プロファイルを有する単一のＮ型ドープ半導体層と、メモリスタックおよびＮ型ドープ半導体層を通ってＰ型ドープ領域の中に垂直に延びるチャネル構造とを含む。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が提供される。基板のＰ型ドープ領域に凹部が形成される。Ｐ型ドープ領域の上および凹部の中の犠牲層、ならびに犠牲層の上の誘電体スタックが続いて形成される。誘電体スタックおよび犠牲層を通ってＰ型ドープ領域内に垂直に延びるチャネル構造が形成される。誘電体スタックを通って凹部内の犠牲層の中に垂直に延びる開口部が形成される。犠牲層は、開口部を介して、Ｐ型ドープ領域と誘電体スタックとの間のＮ型ドープ半導体層で、置き換えられる。Ｎ型ドープ半導体プラグが凹部に形成される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの断面の側面図を示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。 本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための方法のフローチャートを示す図である。
本開示の実施形態について、添付の図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者にとって明白である。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らない旨を示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連させてそのような特徴、構造、または特性を実現させることは、当業者の知識の範囲内である。
一般に、用語は、文脈での使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つまたは複数」という用語は、文脈に少なくとも部分的に依拠して、任意の特徴、構造、または特性を単数の意味で説明するために使用されることがあり、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されることがある。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語もまた、文脈に少なくとも部分的に依拠して、単数形の用法を伝えるか、または複数形の用法を伝えると理解され得る。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝えることを意図せず、むしろ同様に、文脈に少なくとも部分的に依拠して、必ずしも明示的に説明されていない追加の要因の存在を許容し得ると理解され得る。
本開示における「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に」を意味するだけでなく、間に中間的な特徴部または層を備える何かの「上に（ｏｎ）」という意味も含み、「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」という意味を意味するだけでなく、間に中間的な特徴部または層を備えない何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から、作製することができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続的な構造の厚さよりも薄い厚さを有する均一または不均一な連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と底面との間にある任意の対の水平面の間に、または上面と底面に、位置することができる。層は、水平方向、垂直方向、および／またはテーパ面に沿って延びることができる。基板は、層とすることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、その上方、および／またはその下方に１つまたは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導電体および接触層（相互接続ライン、および／または垂直相互接続アクセス（ＶＩＡ）接触部が形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目の／名目上」という用語は、製品またはプロセスの設計段階で設定される、構成要素またはプロセス操作の特性またはパラメータの所望のまたは目標の値を、所望の値より上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、メモリセルトランジスタの垂直に配向されたストリング（本明細書では、「メモリストリング」、例えばＮＡＮＤメモリストリングと呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直な／垂直に」という用語は、基板の側面に対して名目上直角であることを意味する。
いくつかの３Ｄ ＮＡＮＤメモリデバイスでは、半導体プラグは、例えば側壁選択エピタキシャル成長（ＳＥＧ）として知られるチャネル構造の側壁を取り囲むように選択的に成長させる。チャネル構造の下端、例えば底部ＳＥＧに形成される別のタイプの半導体プラグと比較して、側壁ＳＥＧの形成は、チャネルホール（「ＳＯＮＯ」パンチとしても知られる）の底面でのメモリ膜および半導体チャネルのエッチングを回避し、それによって、特にマルチデッキアーキテクチャで９６以上のレベルを有するなどの高度な技術の３Ｄ ＮＡＮＤメモリデバイスを製造する場合に、プロセスウィンドウを増加させる。しかし、側壁ＳＥＧの厚みおよびプロファイルが、チャネル構造の側壁に沿った半導体チャネルの表面の状態に依存するため、半導体チャネルの残留物が、側壁ＳＥＧをエピタキシャル成長させる際に大きな変動を引き起こす可能性がある。
さらに、側壁ＳＥＧを有するいくつかの３Ｄ ＮＡＮＤメモリデバイスは、消去動作（本明細書では「ＧＩＤＬ消去」と呼ばれる）のためにゲート誘導ドレイン－リーク（ＧＩＤＬ）支援ボディバイアスを使用しており、これは、大きな電気応力に起因して、デバイスの信頼性の低さを被る。比較的大きな電位の降下はまた、ＧＩＤＬ消去の消去速度を低下させる可能性がある。ホールの量およびホールを生成する効率は、異なるチャネル構造間で多様であり、そのことがＧＩＤＬ消去の能力にさらに影響を及ぼす。
本開示による様々な実施形態は、改善された３Ｄメモリデバイスおよびその製造方法を提供する。半導体チャネル上のいかなる残留物によっても影響を受けない、チャネル構造の側壁に沿って、半導体チャネルと接触するように、Ｎ型ドープ半導体層を堆積することができる。Ｐ型ドープ領域と組み合わせたＮ型ドープ半導体層は、３ＤメモリデバイスによるＧＩＤＬ消去の代わりに、Ｐウェルバルク消去を有効にすることができ、それによって、ＧＩＤＬ消去に関連する低い信頼性および消去速度などの問題を回避することができる。いくつかの実施形態では、消去動作のためのホール電流経路および読み出し動作のための電子電流経路は、読み出し動作を実行するときに反転チャネルを必要とせずに別々に形成され、それにより、ソース選択ゲートの制御が簡略化される。いくつかの実施形態では、ソース接触構造を形成するための各開口部（例えば、ゲート線スリット（ＧＬＳ））は、多様な開口部のガウジングの変形によるいかなる悪影響も回避するために、Ｐ型ドープの領域のそれぞれの拡大された凹部の中に入る。
図１は、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイス１００の断面の側面図を示す。３Ｄメモリデバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）または任意の他の適切な材料を含むことができる基板を含むことができる。いくつかの実施形態では、基板は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄膜化された薄型基板（例えば、半導体層）である。３Ｄメモリデバイス１００の構成要素の空間的関係をさらに示すために、図１ではｘ軸およびｙ軸が含まれていることに留意されたい。３Ｄメモリデバイス１００の基板は、ｘ方向（すなわち、横の方向）に横方向に延びる２つの横方向面（例えば、上面および底面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が３Ｄメモリデバイス（例えば、３Ｄメモリデバイス１００）の別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板がｙ方向において３Ｄメモリデバイスの最も低い面に位置しているときにｙ方向（すなわち、垂直の方向）において、３Ｄメモリデバイスの基板に対して判定される。空間的な関係を説明するため、同一の概念が、本開示全体にわたって適用される。
３Ｄメモリデバイス１００は、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されることを意味する。モノリシック３Ｄメモリデバイスの場合、製造は、周辺デバイスの処理とメモリアレイデバイスの処理との畳み込みに起因する追加の制限に遭遇する。例えば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の製造は、同じ基板に形成されたまたは形成される周辺デバイスに関連するサーマルバジェットによって制約される。
あるいは、３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一部とすることができ、その場合、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）は、異なる基板に別々に形成され、次いで、例えば対面方式で結合され得る。いくつかの実施形態では、メモリアレイデバイス基板は、結合された非モノリシック３Ｄメモリデバイスの基板のままであり、周辺デバイス（例えば、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス１００の動作を促進するために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む。図示せず）は、反転され、ハイブリッドな結合のためにメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の方に向かい、下に向く。いくつかの実施形態では、結合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスの上方にあるように、メモリアレイデバイス基板が反転され、ハイブリッド結合のために周辺デバイス（図示せず）に向かって下向きにされることが理解される。メモリアレイデバイス基板は、薄型基板（接合された非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）の相互接続は、薄膜化されたメモリアレイデバイス基板の裏面に形成することができる。
図１に示すように、３Ｄメモリデバイス１００の基板は、Ｐ型ドープ領域１０２を含むことができる。Ｐ型ドープ領域１０２は、ホウ素（Ｂ）、ガリウム（Ｇａ）、またはアルミニウム（Ａｌ）などの任意の適切なＰ型ドーパントでドープすることができ、真性半導体には「ホール」と呼ばれる価電子の欠失が生じる。いくつかの実施形態では、基板はＰ型シリコン基板であり、Ｐ型ドープ領域１０２は、その上面に近いＰ型シリコン基板の任意の部分である。いくつかの実施形態では、基板はＮ型シリコン基板であり、Ｐ型ドープ領域１０２はＰウェルである。例えば、Ｎ型シリコン基板の一部は、Ｂ、Ｇａ、またはＡｌなどの任意の適切なＰ型ドーパントでドープさせて、Ｎ型シリコン基板の上面に近いＰウェルを形成することができる。基板が単結晶シリコンであるいくつかの実施形態では、Ｐ型ドープ領域１０２は、Ｐ型ドーパントでドープされた単結晶シリコンを含む。
図１に示すように、３Ｄメモリデバイス１００はまた、Ｐ型ドープ領域１０２上にＮ型ドープ半導体層１０４を含むことができる。Ｎ型ドープ半導体層１０４は、上述したような「側壁ＳＥＧ」の例であり得る。Ｎ型ドープ半導体層１０４は、シリコンなどの半導体材料を含むことができる。いくつかの実施形態では、Ｎ型ドープ半導体層１０４は、以下で詳細に説明するように、堆積技術によって形成されたポリシリコンを含む。いくつかの実施形態では、垂直方向におけるＮ型ドープ半導体層１０４の厚さｔは、約３０ｎｍ～約１００ｎｍ、例えば３０ｎｍ～１００ｎｍ（例えば、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、８５ｎｍ、９０ｎｍ、９５ｎｍ、１００ｎｍ、これらの値のいずれかが下端の境界となる任意の範囲、またはこれらの値のいずれか２つによって定められる任意の範囲）である。
Ｎ型ドープ半導体層１０４は、リン（Ｐ）、ヒ素（Ａｒ）、またはアンチモン（Ｓｂ）などの任意の適切なＮ型ドーパントでドープすることができ、これらは自由電子に寄与し、真性半導体の導電率を増加させる。例えば、Ｎ型ドープ半導体層１０４は、Ｐ、Ａｒ、またはＳｂなどのＮ型ドーパントでドープされたポリシリコン層であってもよい。いくつかの実施形態では、Ｎ型ドープ半導体層１０４は、それらの界面（例えば、２つの副層間の界面における突然のドーピング濃度変化）に不均一なドーピング濃度である複数のポリシリコンの副次的な層を有するのとは対照的に、垂直方向に均一なドーピング濃度のプロファイルを有する単一のポリシリコン層である。Ｎ型ドープ半導体層１０４のＮ型ドーパントのドーピング濃度は、ドーピング濃度の変動によって２つ以上の副次的な層を区別することができるいずれかの突然のドーピング濃度の変化がない限り、依然として垂直方向に徐々に変化し得ることが理解される。いくつかの実施形態では、Ｎ型ドープ半導体層１０４のドーピング濃度は、約１０１７ｃｍ－３～約１０２１ｃｍ－３、例えば１０１７ｃｍ－３～１０２１ｃｍ－３（例えば、１０１７ｃｍ－３、２×１０１７ｃｍ－３、４×１０１７ｃｍ－３、６×１０１７ｃｍ－３、８×１０１７ｃｍ－３、１０１８ｃｍ－３、２×１０１８ｃｍ－３、４×１０１８ｃｍ－３、６×１０１８ｃｍ－３、８×１０１８ｃｍ－３、１０１９ｃｍ－３、２×１０１９ｃｍ－３、４×１０１９ｃｍ－３、６×１０１９ｃｍ－３、８×１０１９ｃｍ－３、１０２０ｃｍ－３、２×１０２０ｃｍ－３、４×１０２０ｃｍ－３、６×１０２０ｃｍ－３、８×１０２０ｃｍ－３、１０２１ｃｍ－３、これらの値のいずれかが下端の境界となる任意の範囲、またはこれらの値のいずれか２つによって定められる任意の範囲）である。
いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスである。各ＮＡＮＤメモリストリングは、それぞれが導電層１０８および誘電体層１１０を含む複数の対（本明細書では「導電／誘電体層対」と呼ばれる）を通って延びるチャネル構造１１２を含むことができる。積層された導電層／誘電体層の対は、本明細書ではメモリスタック１０６とも呼ばれる。メモリスタック１０６の導電層／誘電体層の対（例えば、３２、６４、９６、１２８、１６０、１９２、２２４、２５６など）の数は、３Ｄメモリデバイス１００のメモリセルの数を決める。図１には示されていないが、いくつかの実施形態では、メモリスタック１０６は、下側メモリデッキおよび下側メモリデッキ上の上側メモリデッキを含むデュアルデッキアーキテクチャなどのマルチデッキアーキテクチャを有してもよいことが理解される。各メモリデッキの導電層１０８および誘電体層１１０の対の数は、同じであっても異なっていてもよい。図１に示すように、いくつかの実施形態によれば、均一なドーピング濃度プロファイルを有するＮ型ドープ半導体層１０４は、Ｐ型ドープ領域１０２とメモリスタック１０６との間に垂直に配置される。言い換えれば、いくつかの実施形態によれば、Ｐ型ドープ領域１０２とメモリスタック１０６との間に垂直に配置された、Ｎ型ドープ半導体層１０４とは異なるドーピング濃度を有する別のＮ型ドープ半導体層は存在しない。
メモリスタック１０６は、Ｎ型ドープ半導体層１０４に複数のインターリーブされた導電層１０８および誘電体層１１０を含むことができる。メモリスタック１０６の導電層１０８および誘電体層１１０は、垂直方向に交互にすることができる。言い換えれば、メモリスタック１０６の上部または底部のものを除いて、各導電層１０８は両側に２つの誘電体層１１０が隣接することができ、各誘電体層１１０は両側に２つの導電層１０８が隣接することができる。導電層１０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。各導電層１０８は、接着層およびゲート誘電体層によって囲まれたゲート電極（ゲート線）を含むことができる。導電層１０８のゲート電極は、ワード線として横方向に延在し、メモリスタック１０６の１つまたは複数の階段構造（図示せず）で終わることができる。誘電体層１１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図１に示すように、メモリスタック１０６およびＮ型ドープ半導体層１０４を通ってＰ型ドープ領域１０２内に垂直に延在するチャネル構造１１２。すなわち、チャネル構造１１２は、Ｐ型ドープ領域１０２によって囲まれた下部（すなわち、Ｎ型ドープ半導体層１０４とＰ型ドープ領域１０２との間の界面の下方）、メモリスタック１０６によって囲まれた上部（すなわち、Ｎ型ドープ半導体層１０４とメモリスタック１０６との間の界面の上方）、およびＮ型ドープ半導体層１０４によって囲まれた中央部分の３つの部分を含むことができる。本明細書で使用する場合、構成要素（例えば、チャネル構造１１２）の「上部」とは、３Ｄメモリデバイス１００の最下位の面に基板が配置されているときに、ｙ方向において基板から遠い部分であり、構成要素（例えば、チャネル構造１１２）の「下部」とは、ｙ方向において基板に近い部分である。いくつかの実施形態では、チャネル構造１１２がＰ型ドープ領域１０２の中に延びる深さｄ（すなわち、チャネル構造１１２の下側部分の深さ）は、約５０ｎｍ～約１５０ｎｍ、例えば５０ｎｍ～１５０ｎｍ（例えば、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、８５ｎｍ、９０ｎｍ、９５ｎｍ、１００ｎｍ、１０５ｎｍ、１１０ｎｍ、１１５ｎｍ、１２０ｎｍ、１２５ｎｍ、１３０ｎｍ、１３５ｎｍ、１４０ｎｍ、１４５ｎｍ、１５０ｎｍ、これらの値のいずれかが下端の境界となる任意の範囲、またはこれらの値のいずれか２つによって定められる任意の範囲）である。
チャネル構造１１２は、半導体材料（例えば、半導体チャネル１１６として）および誘電体材料（例えば、メモリ膜１１４として）で充填されたチャネルホールを含むことができる。いくつかの実施形態では、半導体チャネル１１６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一例では、半導体チャネル１１６はポリシリコンを含む。いくつかの実施形態では、メモリ膜１１４は、トンネル層、記憶層（「電荷トラップ層」としても知られる）、およびブロッキング層を含む複合層である。チャネルホールの残りの空間は、酸化ケイ素などの誘電体材料および／またはエアギャップを含むキャッピング層１１８で部分的または完全に充填することができる。チャネル構造１１２は、円筒形状（例えば、ピラーの形状）を有することができる。いくつかの実施形態によれば、キャッピング層１１８、半導体チャネル１１６、トンネル層、記憶層、およびメモリ膜１１４のブロッキング層は、この順序でピラーの中心から外面に向かって半径方向に配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。記憶層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、メモリ膜１１４は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。いくつかの実施形態では、チャネル構造１１２は、チャネル構造１１２の上部の上部にチャネルプラグ１２０をさらに含む。チャネルプラグ１２０は、半導体の材料（例えば、ポリシリコン）を含むことができる。いくつかの実施形態では、チャネルプラグ１２０は、ＮＡＮＤメモリストリングのドレインとして機能する。
図１に示すように、いくつかの実施形態によれば、チャネル構造１１２の側壁に沿った半導体チャネル１１６の一部（例えば、チャネル構造１１２の中間部分において）は、Ｎ型ドープ半導体層１０４と接触している。すなわち、いくつかの実施形態によれば、メモリ膜１１４は、Ｎ型ドープ半導体層１０４に当接するチャネル構造１１２の中間部分で切断され、半導体チャネル１１６を露出させて周囲のＮ型ドープ半導体層１０４と接触させる。結果として、半導体チャネル１１６を取り囲み、それに接触するＮ型ドープ半導体層１０４は、上述したように「底部ＳＥＧ」を置き換えるためにチャネル構造１１２の「側壁ＳＥＧ」として機能することができ、それはオーバーレイの制御、エピタキシャル層の形成、およびＳＯＮＯパンチなどの問題を軽減することができる。
図１に示すように、３Ｄメモリデバイス１００は、Ｐ型ドープ領域１０２の中に垂直に延在するＮ型ドープ半導体プラグ１２８をさらに含むことができる。いくつかの実施形態では、Ｎ型ドープ半導体プラグ１２８の上部は、同様に、Ｎ型ドープ半導体層１０４を通って垂直に延在する。Ｎ型ドープ半導体プラグ１２８は、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントでドープされたシリコンなどの半導体材料を含むことができる。いくつかの実施形態では、Ｎ型ドープ半導体プラグ１２８は単結晶シリコンを含む。例えば、Ｎ型ドープ半導体プラグ１２８は、単結晶シリコンを含む基板の周囲のＰ型ドープ領域１０２からエピタキシャル成長させることができる。すなわち、いくつかの実施形態によれば、Ｎ型ドープ半導体プラグ１２８とＰ型ドープ領域１０２は、同じ材料、例えば単結晶シリコンを含んでいるが、異なるドーパントを含んでいる。一方、いくつかの実施形態によれば、Ｎ型ドープ半導体プラグ１２８およびＮ型ドープ半導体層１０４は、異なる材料、例えば、それぞれ単結晶シリコンおよびポリシリコンを含むが、同じ種類のドーパントを含む。Ｎ型ドープ半導体プラグ１２８およびＮ型ドープ半導体層１０４におけるＮ型ドーパントのドーピング濃度は、同じであっても異なっていてもよいことが理解される。いくつかの実施形態では、チャネル構造１１２とＮ型ドープ半導体プラグ１２８との間の横方向の距離Ｄ（例えば、図１のｘ方向に）は、約４０ｎｍ～約１００ｎｍ、例えば４０ｎｍ～１００ｎｍ（例えば、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍ、６５ｎｍ、７０ｎｍ、７５ｎｍ、８０ｎｍ、８５ｎｍ、９０ｎｍ、９５ｎｍ、１００ｎｍ、これらの値のいずれかが下端の境界となる任意の範囲、またはこれらの値のいずれか２つによって定められる任意の範囲）である。
図１に示すように、３Ｄメモリデバイス１００は、ソース接触構造１２２をさらに含むことができる。ソース接触構造１２２は、メモリスタック１０６内の導電層／誘電体層の対を通って垂直に延在し、Ｎ型ドープ半導体プラグ１２８と接触することができる。すなわち、いくつかの実施形態によれば、ソース接触構造１２２およびＮ型ドープ半導体プラグ１２８は、横方向に、例えばｘ方向に整列させる。いくつかの実施形態では、Ｎ型ドープ半導体プラグ１２８の上部がＮ型ドープ半導体層１０４を通って垂直に延びるとき、ソース接触構造１２２はＮ型ドープ半導体プラグ１２８と接触するが、Ｎ型ドープ半導体層１０４とは接触しない。例えば、ソース接触構造１２２の底面、Ｎ型ドープ半導体プラグ１２８の上面、およびＮ型ドープ半導体層１０４の上面は、図１に示すように、同じ平面にあってもよい（すなわち、互いに同一平面にある）。各ソース接触構造１２２は、例えば、複数のチャネル構造１１２に電気的に接続されている複数のＮＡＮＤメモリストリングのアレイ共通ソース（ＡＣＳ）の一部とすることができる。
いくつかの実施形態では、Ｎ型ドープ半導体プラグ１２８の横方向の寸法（例えば、図１のｘ方向）は、ソース接触構造１２２の横方向の寸法（例えば、図１のｘ方向）よりも大きく、これは、３Ｄメモリデバイス１００の製造中にＮ型ドープ半導体プラグ１２８とソース接触構造１２２との間の位置合わせを容易にすることができる。すなわち、Ｎ型ドープ半導体プラグ１２８は、ソース接触構造１２２と比較すると、「拡大させたプラグ」として見ることができる。Ｎ型ドープ半導体プラグ１２８の横方向の寸法および／またはソース接触構造１２２の横方向の寸法は、垂直方向において均一でなくてもよいことが理解される。例えば、Ｐ型ドープ領域１０２によって囲まれたＮ型ドープ半導体プラグ１２８の下部の横方向の寸法は、製造プロセスに関して以下に詳細に説明するように、Ｎ型ドープ半導体プラグ１２８が形成される凹部の側壁に形成されたＮ型ドープ半導体層１０４の同じ材料（例えば、ポリシリコン）を除去するプロセスに起因して、Ｎ型ドープ半導体層１０４によって囲まれたＮ型ドープ半導体プラグ１２８の上部の横方向の寸法よりも大きくてもよい。一例では、Ｎ型ドープ半導体プラグ１２８およびソース接触構造１２２の横方向の寸法は、それらの間の界面、例えば、ソース接触構造１２２の底面およびＮ型ドープ半導体プラグ１２８の上面で測定することができる。別の例では、Ｎ型ドープ半導体プラグ１２８の横方向の寸法は、垂直方向に沿った最小の横方向の寸法であってもよく、ソース接触構造１２２の横方向の寸法は、垂直方向に沿った最大の横方向の寸法であってもよく、その結果、Ｎ型ドープ半導体プラグ１２８の任意の横方向の寸法は、ソース接触構造１２２の任意の横方向の寸法よりも大きくなる。
ソース接触構造１２２はまた、メモリスタック１０６を複数のブロックに分離するために横方向に（例えば、ｘ方向およびｙ方向に垂直な方向に）延在することができる。ソース接触構造１２２は、ソース接触部１２６を形成するために、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料で充填された開口部（例えば、スリット）を含むことができる。いくつかの実施形態では、ソース接触部１２６は、ＴｉＮで囲まれたポリシリコンを含む。ソース接触部１２６は、Ｎ型ドープ半導体プラグ１２８、Ｎ型ドープ半導体層１０４、および／またはＰ型ドープ領域１０２との電気的接続を行うために、Ｎ型ドープ半導体プラグ１２８の上方にある、および接触させることができる。ソース接触構造１２２は、ソース接触部１２６をメモリスタック１０６の周囲の導電層１０８から電気的に絶縁するために、ソース接触部１２６とメモリスタック１０６との間に横方向に酸化シリコンなどの誘電体材料を有するスペーサ１２４をさらに含むことができる。結果として、複数のソース接触構造１２２は、３Ｄメモリデバイス１００を複数のメモリブロックおよび／またはメモリフィンガに分離することができる。いくつかの実施形態では、ソース接触部１２６は、その下部にポリシリコンを含み、その上部に金属相互接続部（図示せず）に接触する金属（例えば、Ｗ）を含み、それらの両方は接着層（例えば、ＴｉＮ）によって囲まれて、Ｎ型ドープ半導体プラグ１２８、Ｎ型ドープ半導体層１０４、および／またはＰ型ドープ領域１０２（例えば、ＮＡＮＤメモリストリングのソースとして）と金属相互接続部との間に電気的な接続を形成する。
本明細書で開示される３Ｄメモリデバイス１００の設計は、消去動作および読み出し動作をそれぞれ形成するためのホール電流経路および電子電流経路の分離を達成することができる。図１に示すように、いくつかの実施形態によれば、３Ｄメモリデバイス１００は、読み出し動作を実行するときにＮＡＮＤメモリストリングに電子を供与するために、電子供給源（例えば、Ｎ型ドープ半導体プラグ１２８および／またはＮ型ドープ半導体層１０４）とチャネル構造１１２の半導体チャネル１１６との間に電子電流パテント（黒い矢印で示されているようなもの）を形成するように構成される。逆に、３Ｄメモリデバイス１００は、Ｐウェルバルク消去動作を実行するときにＮＡＮＤメモリストリングにホールを設けるために、ホールソース（例えば、Ｐ型ドープ領域１０２）とチャネル構造１１２の半導体チャネル１１６との間に、ホール電流経路（図１の白い矢印で示されているように）を形成するように構成される。結果として、低い信頼性および消去速度などのＧＩＤＬ消去に関連する問題は、Ｐウェルバルク消去を実行することによって、回避することができる。また、電子電流経路とホール電流経路とを分離して読み出し動作を行う際に、反転チャネルがもはや不要となるため、ソース選択ゲートの制御を簡略化することができる。
図２Ａ～２Ｊは、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３は、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスを形成するための方法３００のフローチャートを示す。図２Ａ～図２Ｊおよび図３に示す３Ｄメモリデバイスの例は、図１に示す３Ｄメモリデバイス１００を含む。図２Ａ～図２Ｊおよび図３を共に説明する。方法３００に示される動作は網羅的なものではないこと、および図示された動作のいずれかの前、後、または間に、他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に、または図３に示す順序とは異なる順序で実行されてもよい。
図３を参照すると、方法３００が操作３０２で開始し、これにおいては基板のＰ型ドープ領域に凹部が形成される。いくつかの実施形態では、基板はＰ型シリコン基板である。いくつかの実施形態では、基板はＮ型シリコン基板であり、Ｐ型ドープ領域はＰウェルである。図２Ａに示すように、Ｐ型ドープ領域２０２が形成される。いくつかの実施形態では、Ｐ型ドープ領域２０２は、イオン注入および／または熱拡散プロセスを使用して、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントによって、その上面に近いＮ型シリコン基板の一部をドープすることによって形成されたＰウェルである。いくつかの実施形態では、Ｐ型ドープ領域２０２は、その上面に近いＰ型シリコン基板の一部である。ドライエッチングおよび／またはウェットエッチングの工程を使用して、Ｐ型ドープ領域２０２に、凹部２０６を形成することができる。
方法３００は、図３に示すように、操作３０４に進み、これにおいては、Ｐ型ドープ領域の上および凹部の中の犠牲層、ならびに犠牲層の上の誘電体スタックが続いて形成される。犠牲層はポリシリコン層とすることができる。誘電体スタックは、複数のインターリーブされたスタックの犠牲層、およびスタックの誘電体層を含むことができる。
図２Ａに示すように、Ｐ型ドープ領域２０２の上および凹部２０６の中に、犠牲層２０４が形成される。犠牲層２０４は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積のプロセスを使用して、Ｐ型ドープ領域２０２の上ならびに凹部２０６の中に、後に選択的に除去することができるポリシリコンまたは任意の他の適切な犠牲材料（例えば、炭素）を堆積することによって、形成することができる。いくつかの実施形態では、犠牲層２０４を形成する前に、Ｐ型ドープ領域２０２の上で、酸化シリコンなどの誘電体材料を堆積することによって、または熱酸化をさせることによって、犠牲層２０４とＰ型ドープ領域２０２との間に、パッド酸化物層が形成される。
図２Ａに示すように、第１の誘電体層（「スタック犠牲層２１２」として知られる）および第２の誘電体層（「スタック誘電体層２１０」として知られる）の複数の対を含む誘電体スタック２０８が、犠牲層２０４の上に形成される。いくつかの実施形態によれば、誘電体スタック２０８は、インターリーブされたスタック犠牲層２１２およびスタック誘電体層２１０を含む。スタック誘電体層２１０およびスタック犠牲層２１２は、代替的に犠牲層２０４の上に堆積されて、誘電体スタック２０８を形成することができる。いくつかの実施形態では、各スタック誘電体層２１０は酸化シリコンの層を含み、各スタック犠牲層２１２は窒化シリコンの層を含む。誘電体スタック２０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスにより形成することができる。
方法３００は、図３に示すように、操作３０６に進み、これにおいては誘電体スタックおよび犠牲層を通ってＰ型ドープ領域内に垂直に延びるチャネル構造が形成される。いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックおよび犠牲層を通ってＰ型ドープ領域に垂直に延びるチャネルホールが形成され、続いてメモリ膜および半導体チャネルが、チャネルホールの側壁に沿って形成される。いくつかの実施形態では、チャネルプラグが半導体のチャネルの上方に、また接触して形成される。
図２Ａに示すように、チャネルホールは、誘電体スタック２０８および犠牲層２０４を通ってＰ型ドープ領域２０２の中に垂直に延在する開口部である。いくつかの実施形態では、各開口部が後のプロセスで個々のチャネル構造２１４を成長させるための位置になるように、複数の開口部が形成される。いくつかの実施形態では、チャネル構造２１４のチャネルホールを形成するための製造プロセスは、ディープ反応性イオンエッチング（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングのプロセスを含む。いくつかの実施形態では、チャネル構造２１４のチャネルホールは、Ｐ型ドープ領域２０２の上部をさらに貫通して延在する。誘電体スタック２０８および犠牲層２０４を通るエッチングプロセスは、Ｐ型ドープ領域２０２の一部を引き続きエッチングすることができる。いくつかの実施形態では、誘電体スタック２０８および犠牲層２０４を介してエッチングした後に、Ｐ型ドープ領域２０２の一部をエッチングするために、別個のエッチングプロセスが使用される。
図２Ａに示すように、続いて、メモリ膜２１６（ブロッキング層と、記憶層と、トンネル層とを含む）および半導体チャネル２１８が、チャネルホールの側壁および底面に沿って、この順序で形成される。いくつかの実施形態では、メモリ膜２１６は、最初にチャネルホールの側壁および底面に沿って堆積され、その後、半導体チャネル２１８は、メモリ膜２１６の上に堆積される。その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ブロッキング層、記憶層、およびトンネル層をこの順序で堆積して、メモリ膜２１６を形成することができる。次いで、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、メモリ膜２１６のトンネル層の上に、ポリシリコンなどの半導体の材料を堆積することによって、半導体チャネル２１８を形成することができる。いくつかの実施形態では、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層（「ＳＯＮＯ」構造）が続いて堆積されて、メモリ膜２１６および半導体チャネル２１８を形成する。
図２Ａに示すように、キャッピング層２２０がチャネルホール内および半導体チャネル２１８の上に形成され、チャネルホールを完全にまたは部分的に充填する（例えば、空隙なしまたは空隙あり）。キャッピング層２２０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電材料を堆積することによって形成することができる。次いで、チャネルホールの上部にチャネルプラグ２２２を形成することができる。いくつかの実施形態では、誘電体スタック２０８の上面にあるメモリ膜２１６、半導体チャネル２１８、およびキャッピング層２２０の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングのプロセスによって除去され、平坦化される。次いで、チャネルホールの上部の半導体チャネル２１８およびキャッピング層２２０の一部をウェットエッチングおよび／またはドライエッチングすることによって、チャネルホールの上部に、凹部を形成することができる。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料を、凹部の中に堆積させることによって、チャネルプラグ２２２を形成することができる。これにより、誘電体スタック２０８および犠牲層２０４を貫通してＰ型ドープ領域２０２の中に、チャネル構造２１４が形成される。
方法３００は、図３に示すように、操作３０８に進み、これにおいては誘電体スタックを通って凹部内の犠牲層の中に垂直に延びる開口部が形成される。いくつかの実施形態では、凹部の横方向の寸法は、開口部の横方向の寸法よりも大きい。
図２Ｂに示すように、スリット２２４は、誘電体スタック２０８を通って凹部２０６の犠牲層２０４内に垂直に延びるように形成された開口部であり、凹部２０６内の犠牲層２０４の一部を露出させる。いくつかの実施形態では、凹部２０６は、スリット２２４よりも大きいｘ方向の横方向の寸法を有する、拡大させた凹部である。スリット２２４は、凹部２０６と横方向に位置合わせされるようにリソグラフィプロセスを使用して最初にパターニングすることができる。凹部２０６の拡大させた寸法で、横方向の重ね合わせのマージンを大きくすることができる。いくつかの実施形態では、スリット２２４を形成するための製造プロセスは、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングのプロセスを、さらに含む。犠牲層２０４が充填された凹部２０６が存在していることにより、スリット２２４の垂直方向のガウジングを大きくすることができる。すなわち、スリット２２４のエッチングは、もはや基板の上面の上方にある犠牲層２０４で停止する必要はなく、凹部２０６内の犠牲層２０４で停止させることができる。スリット２２４のエッチングは、犠牲層２０４の任意の深さで停止し得ることが理解される。その結果、異なるスリット２２４間でのガウジングのばらつき要件を緩和することができ、それによって、製造の歩留まりを改善することができる。いくつかの実施形態では、スリット２２４の側壁に沿ってｈｉｇｈ－ｋ誘電体などの１つまたは複数の誘電体を堆積することによって、スペーサ２２８が、スリット２２４の側壁に沿って形成される。
方法３００は、図３に示すように、操作３１０に進み、これにおいて犠牲層は、開口部を介して、Ｐ型ドープ領域と誘電体スタックとの間のＮ型ドープ半導体層で、置き換えられる。いくつかの実施形態では、犠牲層をＮ型ドープ半導体層で置き換えるために、犠牲層を除去してＰ型ドープ領域と誘電体スタックとの間にキャビティを形成し、メモリ膜の一部を除去してチャネルホールの側壁に沿って半導体チャネルの一部を露出させ、Ｎ型ドープポリシリコンをキャビティの中に堆積させて、Ｎ型ドープ半導体層を形成する。いくつかの実施形態では、Ｎ型ドープポリシリコンをキャビティの中に堆積させるために、ポリシリコンは、キャビティを充填するために均一なドーピング濃度プロファイルで、ｉｎ－ｓｉｔｕドーピングされる。
図２ｃに示すように、犠牲層２０４（図２Ｂに示す）は、ウェットエッチングおよび／またはドライエッチングによって除去され、キャビティ２２６を形成すると共に、凹部２０６を再び空ける。いくつかの実施形態では、犠牲層２０４はポリシリコンを含み、スペーサ２２８はｈｉｇｈ－ｋ誘電体を含み、犠牲層２０４はスリット２２４を介して水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチャントを適用することによってエッチングされ、これは、スペーサ２２８のｈｉｇｈ－ｋ誘電体、ならびに犠牲層２０４とＰ型ドープ領域２０２との間にあるパッド酸化物層によって、停止することができる。すなわち、いくつかの実施形態によれば、犠牲層２０４の除去は、誘電体スタック２０８およびＰ型ドープ領域２０２を除去しない。同様に、凹部２０６の犠牲層２０４を除去して、凹部２０６を再度空けることができる。
図２Ｄに示すように、キャビティ２２６に露出したメモリ膜２１６の一部を除去して、チャネル構造２１４の側壁に沿って、半導体チャネル２１８の一部を露出させる。いくつかの実施形態では、スリット２２４およびキャビティ２２６を通して、例えば、窒化ケイ素をエッチングするためリン酸、また酸化ケイ素をエッチングするためフッ化水素酸などのエッチャントを適用することによって、ブロッキング層（例えば、酸化ケイ素を含む）、記憶層（例えば、窒化ケイ素を含む）、およびトンネル層（例えば、酸化ケイ素を含む）の一部がエッチングされる。エッチングは、スペーサ２２８および半導体チャネル２１８によって停止することができる。すなわち、いくつかの実施形態によれば、キャビティ２２６に露出したメモリ膜２１６の一部を除去しても、誘電体スタック２０８（スペーサ２２８によって保護されている）、ならびに半導体チャネル２１８によって囲まれたポリシリコンおよびキャッピング層２２０を含む半導体チャネル２１８は除去されない。いくつかの実施形態では、パッド酸化物層（酸化シリコンを含む）も、同じエッチングプロセスによって除去される。
図２Ｅに示すように、Ｎ型ドープ半導体層２３０が、Ｐ型ドープ領域２０２と誘電体スタック２０８との間に形成される。いくつかの実施形態では、Ｎ型ドープ半導体層２３０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用してスリット２２４を通ってキャビティ２２６（図２Ｄに示す）の中にポリシリコンを堆積することによって形成される。いくつかの実施形態では、ポリシリコンを堆積してＮ型ドープ半導体層２３０を形成するときに、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。Ｎ型ドープ半導体層２３０は、Ｎ型ドープ半導体層２３０がチャネル構造２１４の半導体チャネル２１８の露出部分と接触するように、キャビティ２２６を充填することができる。いくつかの実施形態によれば、半導体チャネル２１８の露出部分からのエピタキシャル成長と対照的に、Ｎ型ドープ半導体層２３０は、堆積によって形成されるので、半導体チャネル２１８の表面の状態（例えば、清浄度）は、Ｎ型ドープ半導体層２３０の形成に影響を及ぼさない。さらに、Ｎ型ドープ半導体層２３０は、ｉｎ－ｓｉｔｕドーピングを伴う単一のポリシリコン堆積プロセスによって形成されたＰ型ドープ領域２０２と誘電体スタック２０８との間の均一なドーピング濃度プロファイルを有する単一のポリシリコン層とすることができる。
方法３００は、図３に示すように、操作３１２に進み、これにおいて、Ｎ型ドープ半導体プラグが凹部に形成される。いくつかの実施形態では、Ｎ型ドープ半導体プラグを形成するために、単結晶シリコンをエピタキシャル成長させて凹部を充填し、単結晶シリコンをｉｎ－ｓｉｔｕドーピングする。
図２Ｆに示すように、凹部２０６（図２Ｅに示す）内にスリット２２４の側壁に沿って形成されたＮ型ドープ半導体層２３０は、ウェットエッチングおよび／またはドライエッチングを使用して除去され、凹部２０６内のＰ型ドープ領域２０２を露出させる。エッチングのプロセスは、Ｎ型ドープ半導体層２３０が依然としてＰ型ドープ領域２０２と誘電体スタック２０８との間に残り、チャネル構造２１４の半導体チャネル２１８と接触するように（例えば、エッチングの速度および／またはエッチングの時間を制御することによって）制御することができる。いくつかの実施形態では、凹部２０６（例えば、凹部２０６の側壁に堆積されたポリシリコンのエッチング）内に形成されたＮ型ドープ半導体層２３０のエッチングは、垂直方向に沿って不均一な横方向の寸法（例えば、ｘ方向）の形状を有する凹部２０６の残りの部分を生じる。例えば、図２Ｆに示すように、Ｐ型ドープ領域２０２によって囲まれた凹部２０６の残りの下部の横方向の寸法は、Ｎ型ドープ半導体層２３０によって囲まれた凹部２０６の残りの上部の横方向の寸法より大きくてもよい。
図２Ｇに示すように、Ｎ型ドープ半導体プラグ２３２が凹部２０６の中に形成される。いくつかの実施形態では、Ｎ型ドープ半導体プラグ２３２は、Ｐ型ドープ領域２０２から任意の適切な方向（例えば、底部および側壁から）に単結晶シリコンをエピタキシャル成長させて凹部２０６の残りを充填することによって形成される。いくつかの実施形態では、Ｎ型ドープ半導体プラグ２３２の形状は、凹部２０６の残りの部分の形状と実質的に同じである。例えば、Ｐ型ドープ領域２０２によって囲まれたＮ型ドープ半導体プラグ２３２の下部の横方向の寸法は、Ｎ型ドープ半導体層２３０によって囲まれたＮ型ドープ半導体プラグ２３２の上部の横方向の寸法よりも大きくてもよい。Ｎ型ドープ半導体プラグ２３２をエピタキシャル成長させるための製造プロセスは、事前にクリーニングした凹部２０６に続いて、例えば、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子線エピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕドーピングは、単結晶シリコンをエピタキシャル成長させてＮ型ドープ半導体プラグ２３２を形成するときに実行される。いくつかの実施形態では、Ｎ型ドープ半導体プラグ２３２は、エピタキシャル成長プロセスを使用して凹部２０６を完全に充填し、これは、スリット２２４と比較すると、凹部２０６の寸法を拡大させたことに起因して、堆積プロセスを使用して達成することが困難である。
方法３００は、図３に示すように、操作３１４に進み、これにおいては誘電体スタックは、開口部を介してメモリスタックと置き換えられる。図２Ｈに示すように、スリット２２４の側壁を覆うスペーサ２２８（図２ｃに示す）は、ウェットエッチングおよび／またはドライエッチングを使用して除去され、誘電体スタック２０８のスタック犠牲層２１２（図２Ａに示す）を露出させる。メモリスタック２３４は、ゲート置換プロセス、すなわち、スタック犠牲層２１２をスタック導電層２３６で置換することによって形成することができる。したがって、メモリスタック２３４は、Ｎ型ドープ半導体層２３０上に、インターリーブされたスタック導電層２３６とスタック誘電体層２１０とを含むことができる。いくつかの実施形態では、メモリスタック２３４を形成するために、スリット２２４を通してエッチャントを適用することによって、スタック犠牲層２１２を除去して、複数の横方向の凹部を形成する。次に、ＰＶＤ、ＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、１つまたは複数の導電性材料を堆積させることによって、スタック導電層２３６を横方向の凹部の中に堆積させることができる。
方法３００は、図３に示すように、操作３１６に進み、これにおいては、ソース接触構造が、Ｎ型ドープ半導体プラグと接触するように開口部に形成される。図２Ｉに示すように、酸化シリコンなどの１つまたは複数の誘電体を含むスペーサ２３８が、ＰＶＤ、ＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、スリット２２４の側壁に沿って形成される。図２Ｊに示すように、ソース接触部２４０がスペーサ２３８の上に形成されて、Ｎ型ドープ半導体プラグ２３２と接触するように（図２Ｉに示すように）スリット２２４の残りの空間を充填する。いくつかの実施形態では、ソース接触部２４０は、最初にスペーサ２３８の上に接着層（例えば、ＴｉＮを含む）を堆積させ、続いてＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用してスリット２２４の下部にポリシリコンを堆積させ、スリット２２４の上部に金属（例えば、Ｗ）を堆積させて、スリット２２４を充填することによって、形成される。いくつかの実施形態によれば、これにより、スペーサ２３８と、Ｎ型ドープ半導体プラグ２３２の上方にあり、接触するソース接触部２４０とを含むソース接触構造２４２が形成される。
本開示の一態様によれば、３Ｄメモリデバイスは、基板のＰ型ドープ領域と、Ｐ型ドープ領域上のＮ型ドープ半導体層と、Ｎ型ドープ半導体層上のインターリーブされた導電層および誘電体層を含むメモリスタックと、メモリスタックおよびＮ型ドープ半導体層を通ってＰ型ドープ領域内に垂直に延びるチャネル構造と、Ｐ型ドープ領域内に垂直に延びるＮ型ドープ半導体プラグと、メモリスタックを通ってＮ型ドープ半導体プラグと接触するように垂直に延びるソース接触構造とを含む。
いくつかの実施形態では、Ｎ型ドープ半導体プラグの横方向の寸法は、ソース接触構造の横方向の寸法よりも大きい。
いくつかの実施形態では、Ｎ型ドープ半導体プラグは単結晶シリコンを含む。いくつかの実施形態では、Ｎ型ドープ半導体層はポリシリコンを含む。
いくつかの実施形態では、Ｎ型ドープ半導体層は、均一なドーピング濃度プロファイルの単一のポリシリコン層である。
いくつかの実施形態では、Ｎ型ドープ半導体層のドーピング濃度は、約１０１７ｃｍ－３～約１０２１ｃｍ－３である。
いくつかの実施形態では、基板はＰ型シリコン基板である。
いくつかの実施形態では、基板はＮ型シリコン基板であり、Ｐ型ドープ領域はＰウェルである。
いくつかの実施形態では、チャネル構造はメモリ膜および半導体チャネルを含み、チャネル構造の側壁に沿った半導体チャネルの一部はＮ型ドープ半導体層と接触している。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐウェルバルク消去動作を実行するときに、Ｐ型ドープ領域とチャネル構造の半導体チャネルとの間にホール電流経路を形成するように構成される。
いくつかの実施形態では、ソース接触構造は、Ｎ型ドープ半導体プラグの上方にあって接触しているソース接触部を含む。
いくつかの実施形態では、Ｎ型ドープ半導体層の厚さは、約３０ｎｍ～約１００ｎｍである。
いくつかの実施形態では、チャネル構造とＮ型ドープ半導体プラグとの間の横方向の距離は、約４０ｎｍ～約１００ｎｍである。
いくつかの実施形態では、チャネル構造がＰ型ドープ領域内に延びる深さは、約５０ｎｍ～約１５０ｎｍである。
いくつかの実施形態では、Ｐ型ドープ領域によって囲まれたＮ型ドープ半導体プラグの一部の横方向の寸法は、Ｎ型ドープ半導体層によって囲まれたＮ型ドープ半導体プラグの一部の横方向の寸法よりも大きい。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板のＰ型ドープ領域と、Ｐ型ドープ領域の上方にインターリーブされた導電層および誘電体層を含むメモリスタックと、Ｐ型ドープ領域とメモリスタックとの間にあり、均一なドーピング濃度プロファイルを有する単一のＮ型ドープ半導体層と、メモリスタックおよびＮ型ドープ半導体層を通ってＰ型ドープ領域の中に垂直に延びるチャネル構造とを含む。
いくつかの実施形態では、Ｎ型ドープ半導体層はポリシリコンを含む。
いくつかの実施形態では、Ｎ型ドープ半導体層のドーピング濃度は、約１０１７ｃｍ－３～約１０２１ｃｍ－３である。
いくつかの実施形態では、チャネル構造はメモリ膜および半導体チャネルを含み、チャネル構造の側壁に沿った半導体チャネルの一部はＮ型ドープ半導体層と接触している。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐウェルバルク消去動作を実行するときに、Ｐ型ドープ領域とチャネル構造の半導体チャネルとの間にホール電流経路を形成するように構成される。
いくつかの実施形態では、Ｎ型ドープ半導体層の厚さは、約３０ｎｍ～約１００ｎｍである。
いくつかの実施形態では、チャネル構造がＰ型ドープ領域内に延びる深さは、約５０ｎｍ～約１５０ｎｍである。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ領域の中に垂直に延在するＮ型ドープ半導体プラグと、Ｎ型ドープ半導体プラグと接触するようにメモリスタックを通って垂直に延在するソース接触構造とをさらに含む。
いくつかの実施形態では、Ｎ型ドープ半導体プラグの横方向の寸法は、ソース接触構造の横方向の寸法よりも大きい。
いくつかの実施形態では、Ｎ型ドープ半導体プラグは単結晶シリコンを含む。
いくつかの実施形態では、ソース接触構造は、Ｎ型ドープ半導体プラグの上方にあって接触しているソース接触部を含む。
いくつかの実施形態では、チャネル構造とＮ型ドープ半導体プラグとの間の横方向の距離は、約４０ｎｍ～約１００ｎｍである。
いくつかの実施形態では、Ｐ型ドープ領域によって囲まれたＮ型ドープ半導体プラグの一部の横方向の寸法は、Ｎ型ドープ半導体層によって囲まれたＮ型ドープ半導体プラグの一部の横方向の寸法よりも大きい。
いくつかの実施形態では、基板はＰ型シリコン基板である。
いくつかの実施形態では、基板はＮ型シリコン基板であり、Ｐ型ドープ領域はＰウェルである。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が提供される。基板のＰ型ドープ領域に凹部が形成される。Ｐ型ドープ領域の上および凹部の中の犠牲層、ならびに犠牲層の上の誘電体スタックが続いて形成される。誘電体スタックおよび犠牲層を通ってＰ型ドープ領域内に垂直に延びるチャネル構造が形成される。誘電体スタックを通って凹部内の犠牲層の中に垂直に延びる開口部が形成される。犠牲層は、開口部を介して、Ｐ型ドープ領域と誘電体スタックとの間のＮ型ドープ半導体層で、置き換えられる。Ｎ型ドープ半導体プラグが凹部に形成される。
いくつかの実施形態では、Ｎ型ドープ半導体プラグが形成された後、チャネル構造がメモリスタックおよびＮ型ドープ半導体層を通ってＰ型ドープ領域の中に垂直に延在するように、開口部を介して誘電体スタックがメモリスタックと置き換えられ、Ｎ型ドープ半導体プラグと接触するように、開口部内にソース接触構造が形成される。
いくつかの実施形態では、凹部の横方向の寸法は、開口部の横方向の寸法よりも大きい。
いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックおよび犠牲層を通ってＰ型ドープ領域に垂直に延びるチャネルホールが形成され、続いてメモリ膜および半導体チャネルが、チャネルホールの側壁に沿って形成される。
いくつかの実施形態では、犠牲層をＮ型ドープ半導体層で置き換えるために、犠牲層を除去してＰ型ドープ領域と誘電体スタックとの間にキャビティを形成し、メモリ膜の一部を除去してチャネルホールの側壁に沿って半導体チャネルの一部を露出させ、Ｎ型ドープポリシリコンをキャビティの中に堆積させて、Ｎ型ドープ半導体層を形成する。
いくつかの実施形態では、Ｎ型ドープポリシリコンをキャビティの中に堆積させるために、ポリシリコンは、キャビティを均一なドーピング濃度プロファイルで充填するようにｉｎ－ｓｉｔｕドーピングされる。
いくつかの実施形態では、Ｎ型ドープ半導体プラグを形成するために、単結晶シリコンをエピタキシャル成長させて凹部を充填し、単結晶シリコンをｉｎ－ｓｉｔｕドーピングする。
特定の実施形態の前述の説明は、本開示の一般的な性質をかなり明らかにするので、他者は、当業者の技術の範囲内の知識を適用することによって、本開示の全般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書で任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定めることができる。
発明の概要および要約のセクションは、発明者によって企図される、本開示の１つまたは複数でありすべてであることはない典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅および範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。

Claims (26)

  1. ３Ｄメモリデバイスであって、
    Ｐ型ドープ領域を含む基板と、
    前記基板上のＮ型ドープ半導体層と、
    前記Ｎ型ドープ半導体層上のインターリーブされた導電層および誘電体層を含むメモリスタックと、
    前記Ｎ型ドープ半導体層および前記Ｐ型ドープ領域の中に垂直に延びるＮ型ドープ半導体プラグと、
    前記メモリスタックおよび前記Ｎ型ドープ半導体層を通って垂直に延びるチャネル構造と、
    前記メモリスタックを通って前記Ｎ型ドープ半導体プラグと接触するように垂直に延びるソース接触構造と、
    前記ソース接触構造と前記メモリスタックとの間に横方向に配置されたスペーサ構造と
    を含み、
    前記Ｎ型ドープ半導体プラグは前記Ｎ型ドープ半導体層によって囲まれている、３Ｄメモリデバイス。
  2. 前記Ｎ型ドープ半導体層が前記Ｐ型ドープ領域上にある、請求項１に記載の３Ｄメモリデバイス。
  3. 前記チャネル構造が前記Ｐ型ドープ領域の中に垂直に延びる、請求項１に記載の３Ｄメモリデバイス。
  4. 前記Ｎ型ドープ半導体プラグの横方向の寸法が、前記ソース接触構造の横方向の寸法よりも大きい、請求項１に記載の３Ｄメモリデバイス。
  5. 前記Ｎ型ドープ半導体プラグが単結晶シリコンを含む、請求項１に記載の３Ｄメモリデバイス。
  6. 前記Ｎ型ドープ半導体層がポリシリコンを含む、請求項１に記載の３Ｄメモリデバイス。
  7. 前記Ｎ型ドープ半導体層は、均一なドーピング濃度プロファイルの単一のポリシリコン層である、請求項６に記載の３Ｄメモリデバイス。
  8. 前記Ｎ型ドープ半導体層のドーピング濃度は、１０１７ｃｍ－３～１０２１ｃｍ－３である、請求項７に記載の３Ｄメモリデバイス。
  9. 前記基板がＰ型シリコン基板である、請求項１に記載の３Ｄメモリデバイス。
  10. 前記基板はＮ型シリコン基板であり、前記Ｐ型ドープ領域はＰウェルである、請求項１に記載の３Ｄメモリデバイス。
  11. 前記チャネル構造が、メモリ膜および半導体チャネルを含み、前記チャネル構造の側壁に沿った前記半導体チャネルの一部は、前記Ｎ型ドープ半導体層と接触している、請求項１に記載の３Ｄメモリデバイス。
  12. 前記ソース接触構造は、前記Ｎ型ドープ半導体プラグの上方にあって接触しているソース接触部を含む、請求項１に記載の３Ｄメモリデバイス。
  13. 前記Ｎ型ドープ半導体層の厚さは、３０ｎｍ～１００ｎｍである、請求項１に記載の３Ｄメモリデバイス。
  14. 前記チャネル構造と前記Ｎ型ドープ半導体プラグとの間の横方向の距離が、４０ｎｍ～１００ｎｍである、請求項１に記載の３Ｄメモリデバイス。
  15. 前記チャネル構造が前記Ｐ型ドープ領域内に延びる深さは、５０ｎｍ～１５０ｎｍである、請求項３に記載の３Ｄメモリデバイス。
  16. 前記Ｐ型ドープ領域によって囲まれた前記Ｎ型ドープ半導体プラグの一部の横方向の寸法が、前記Ｎ型ドープ半導体層によって囲まれた前記Ｎ型ドープ半導体プラグの一部の横方向の寸法よりも大きい、請求項１に記載の３Ｄメモリデバイス。
  17. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    Ｐ型ドープ領域を含む基板に凹部を形成することとであって、前記Ｐ型ドープ領域内に前記凹部を形成することを含む、凹部を形成することと、
    続いて、前記基板上および前記凹部内に犠牲層を形成し、前記犠牲層上に誘電体スタックを形成することと、
    前記誘電体スタックおよび前記犠牲層を通って垂直に延在するチャネル構造を形成することと、
    前記誘電体スタックを通って前記凹部内の前記犠牲層の中に垂直に延在する開口部を形成することと、
    前記開口部を介して、前記基板と前記誘電体スタックとの間のＮ型ドープ半導体層で前記犠牲層を置換することと、
    前記凹部の側壁に沿って誘電体を含むスペーサ構造を形成することと、
    前記凹部内に、前記Ｎ型ドープ半導体層および前記Ｐ型ドープ領域の中に垂直に延びるＮ型ドープ半導体プラグを形成することと、Ｎ型ドープ半導体プラグを形成することを含み、
    前記Ｎ型ドープ半導体プラグは前記Ｎ型ドープ半導体層によって囲まれている、方法。
  18. 前記基板上に前記犠牲層を形成することは、前記基板内のＰ型ドープ領域上に犠牲層を形成することをさらに含む、請求項１７に記載の方法。
  19. 前記誘電体スタックおよび前記犠牲層を通って垂直に延びる前記チャネル構造を形成することは、前記誘電体スタックおよび前記犠牲層を通って前記Ｐ型ドープ領域の中に垂直に延びる前記チャネル構造を形成することを含む、請求項１７に記載の方法。
  20. 前記Ｎ型ドープ半導体プラグを形成した後に、
    前記チャネル構造がメモリスタックおよび前記Ｎ型ドープ半導体層を通ってＰ型ドープ領域の中に垂直に延在するように、前記開口部を介して前記誘電体スタックを前記メモリスタックと置き換えることをさらに含む、請求項１７に記載の方法。
  21. 前記スペーサ構造上に、前記Ｎ型ドープ半導体プラグと接触するようにソース接触構造を形成することをさらに含む、請求項１７に記載の方法。
  22. 前記凹部の横方向の寸法が、前記開口部の横方向の寸法よりも大きい、請求項１７に記載の方法。
  23. 前記チャネル構造を形成することは、
    前記誘電体スタックおよび前記犠牲層を通って前記Ｐ型ドープ領域の中に垂直に延びるチャネルホールを形成することと、
    続いてメモリ膜および半導体チャネルを、前記チャネルホールの側壁に沿って形成することと
    を含む、請求項１７に記載の方法。
  24. 前記犠牲層を前記Ｎ型ドープ半導体層で置き換えることが、
    前記犠牲層を除去して前記Ｐ型ドープ領域と前記誘電体スタックとの間にキャビティを形成することと、
    前記メモリ膜の一部を除去して前記チャネルホールの前記側壁に沿って前記半導体チャネルの一部を露出させることと、
    Ｎ型ドープポリシリコンを前記キャビティの中に堆積させて、前記Ｎ型ドープ半導体層を形成することと
    を含む、請求項２３に記載の方法。
  25. 前記Ｎ型ドープポリシリコンを前記キャビティの中に堆積させることは、前記Ｎ型ドープポリシリコンを、前記キャビティを充填するために均一なドーピング濃度プロファイルで、ｉｎ－ｓｉｔｕドーピングすることを含む、請求項２４に記載の方法。
  26. 前記Ｎ型ドープ半導体プラグを形成することは、
    前記凹部を充填するように単結晶シリコンをエピタキシャル成長させることと、
    前記単結晶シリコンをｉｎ－ｓｉｔｕドーピングすることとを含む、請求項１７に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111727504B (zh) * 2020-04-27 2021-08-17 长江存储科技有限责任公司 三维存储器件及用于形成其的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343730A1 (en) 2015-05-19 2016-11-24 Yong-Hoon Son Vertical Memory Devices
US20170148811A1 (en) 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20180261671A1 (en) 2016-11-03 2018-09-13 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US20190115362A1 (en) 2017-10-12 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190326315A1 (en) 2018-04-23 2019-10-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20190333931A1 (en) 2018-04-30 2019-10-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101206157B1 (ko) * 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US9780102B2 (en) * 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
US9853047B2 (en) * 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9847345B2 (en) 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10403719B2 (en) * 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102521278B1 (ko) 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10147732B1 (en) 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
KR102380824B1 (ko) * 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
KR102624619B1 (ko) 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20190132834A (ko) 2018-05-21 2019-11-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
US10971514B2 (en) 2018-10-17 2021-04-06 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
CN109830529A (zh) 2019-01-31 2019-05-31 西安理工大学 一种提升开通速度的超高压碳化硅晶闸管及其制作方法
WO2020177048A1 (en) * 2019-03-04 2020-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111727504B (zh) * 2020-04-27 2021-08-17 长江存储科技有限责任公司 三维存储器件及用于形成其的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343730A1 (en) 2015-05-19 2016-11-24 Yong-Hoon Son Vertical Memory Devices
US20170148811A1 (en) 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same
US20180261671A1 (en) 2016-11-03 2018-09-13 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US20190115362A1 (en) 2017-10-12 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190326315A1 (en) 2018-04-23 2019-10-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20190333931A1 (en) 2018-04-30 2019-10-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices

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