CN111727504A - 三维存储器件及用于形成其的方法 - Google Patents

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Abstract

公开了3D存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的N型掺杂半导体层；位于所述N型掺杂半导体层之上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。

Description

三维存储器件及用于形成其的方法
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进过程技术、电路设计、编程算法和制造过程将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦过程和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。
3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文中公开了3D存储器件及用于形成其的方法的实施例。
在一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的N型掺杂半导体层；位于所述N型掺杂半导体层之上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。
在另一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构。
在仍然另一个示例中，提供了一种用于形成3D存储器件的方法。在衬底的P型掺杂区中形成凹陷。在所述P型掺杂区上并且在所述凹陷中形成牺牲层，以及随后在所述牺牲层上形成电介质堆叠层。形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道结构。在所述凹陷中形成垂直地延伸通过所述电介质堆叠层进入所述牺牲层的开口。通过所述开口在所述P型掺杂区与所述电介质堆叠层之间用N型掺杂半导体层替换所述牺牲层。在所述凹陷中形成N型掺杂半导体插塞。
附图说明
被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。
图1说明了根据本公开内容的一些实施例的一个示例性3D存储器件的横截面的侧视图。
图2A-2J说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的制造过程。
图3说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。
应当指出，本说明书中对“一个实施例”、“一实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。
概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一”、“一个”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。
应当显而易见，应当以最宽泛的方式来解释本公开内容中的“在……上”、“在……之上”和“在……上方”的意义，以使得“在……上”不仅表示“直接在某物上”，而还包括“在某物上”而其间有中间的特征或者层的意义，以及，“在……之上”或者“在……上方”不仅表示“在某物之上”或者“在某物上方”的意义，而可以还包括其“在某物之上”或者“在某物上方”而其间没有任何中间的特征或者层(即，直接在某物上)的意义。
进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的器件的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。
如本文中使用的，术语“衬底”指向其上添加随后的材料层的材料。可以对衬底自身进行图案化。被添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可替换地，衬底可以是由非导电材料(诸如，玻璃、塑料或者蓝宝石晶圆)制成的。
如本文中使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在整个底层或者上覆结构之上延伸，或者可以具有小于底层或者上覆结构的广度的广度。进一步地，层可以是具有小于连续结构的厚度的厚度的同构或者异构连续结构的区域。例如，层可以位于连续结构的顶面与底面之间或者之处的任意一对水平的平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一个层，可以包括位于其中的一个或多个层，和/或可以具有位于其上、位于其之上和/或位于其之下的一个或多个层。一个层可以包括多个层。例如，一个互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或经由触点的垂直互连访问)和一个或多个电介质层。
如本文中使用的，术语“标称的/标称地”指在产品或者过程的设计阶段期间设置的部件或者过程操作的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造过程中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。
如本文中使用的，术语“3D存储器件”指具有位于横向朝向的衬底上的垂直朝向的存储单元晶体管的串(在本文中被称为“存储串”，诸如，NAND存储串)以使得存储串关于衬底在垂直方向上延伸的半导体器件。如本文中使用的，术语“垂直的/垂直地”表示标称地垂直于衬底的横向表面。
在一些3D NAND存储器件中，有选择地生长半导体插塞以包围沟道结构的侧壁，这例如被称为侧壁选择性外延生长(SEG)。与在沟道结构的下端处被形成的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了蚀刻沟道孔的底面处的存储膜和半导体沟道(也被称为“SONO”穿孔)，因此，特别在利用先进技术制造3D NAND存储器件，诸如具有伴随多堆栈架构的96个或者更多层时，增大了过程窗口。然而，由于侧壁SEG的厚度和分布取决于沿沟道结构的侧壁的半导体沟道的表面状况，所以半导体沟道上的残留可以引起外延生长侧壁SEG时的较大改变。
此外，一些具有侧壁SEG的3D NAND存储器件将栅极-感应-漏极-泄漏(GIDL)辅助的体偏压用于擦除操作(在本文中被称为“GIDL擦除”)，这由于大的电应力而遭受低的器件可靠度。相对大的电压降也可以减小GIDL擦除的擦除速度。空穴的量和生成空穴的效率随不同的沟道结构而改变，这进一步影响GIDL擦除的性能。
根据本公开内容的各种实施例提供改进的3D存储器件及其制造方法。可以将N型掺杂半导体层沉积为沿沟道结构的侧壁与半导体沟道接触，这不受半导体沟道上的任何残留的影响。结合P型掺杂区的N型掺杂半导体层可以使能进行由3D存储器件作出的P阱体擦除(取代GIDL擦除)，因此避免与GIDL擦除相关联的问题(诸如，低可靠度和擦除速度)。在一些实施例中，单独地形成用于擦除操作的空穴电流路径和用于读操作的电子电流路径，而不需要执行读操作时的反转沟道，这简化了对源选择栅的控制。在一些实施例中，用于形成源触点结构的每个开口(例如，栅缝隙(GLS))落入P型掺杂区中的分别的放大的凹陷中以避免由于不同开口间的刨削变化引起的任何负面影响。
图1说明了根据本公开内容的一些实施例的一个示例性3D存储器件100的横截面的侧视图。3D存储器件100可以包括衬底，衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘层上有硅(SOI)、绝缘层上有锗(GOI)或者任何其它合适的材料。在一些实施例中，衬底是薄衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)或者其任意组合被减薄的。应当指出，在图1中包括了x和y轴以进一步说明3D存储器件100中的部件的空间关系。3D存储器件100的衬底包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶面和底面)。如本文中使用的，在衬底在y方向上被定位在3D存储器件的最低的平面中时，在y方向(即，垂直方向)上相对于3D存储器件的衬底确定3D存储器件(例如，3D存储器件100)的一个部件(例如，层或者器件)是在另一个部件(例如，层或者器件)的“上面”、“之上”还是“之下”。贯穿本公开内容应用了相同的用于描述空间关系的概念。
3D存储器件100可以是单片3D存储器件的部分。术语“单片”表示在单个衬底上形成3D存储器件的部件(例如，外围器件和存储阵列器件)。对于单片3D存储器件来说，由于外围器件处理和存储阵列器件处理的卷绕，制造遇到额外的限制。例如，存储阵列器件(例如，NAND存储串)的制造受约束于与已经或者将要在同一个衬底上被形成的外围器件相关联的热预算。
可替换地，3D存储器件100可以是非单片3D存储器件的部分，在非单片3D存储器件中，可以在不同的衬底上单独地形成部件(例如，外围器件和存储阵列器件)，并且然后例如以面对面的方式键合它们。在一些实施例中，存储阵列器件衬底仍然是经键合的非单片3D存储器件的衬底，并且外围器件(例如，包括任何被用于促进3D存储器件100的操作的合适的数字、模拟和/或混合信号外围电路，诸如，页缓冲器、解码器和锁存器；未示出)被翻转，并且向下面向存储阵列器件(例如，NAND存储串)以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底被翻转，并且向下面向外围器件(未示出)以用于混合键合，以使得在经键合的非单片3D存储器件中，存储阵列器件位于外围器件之上。存储阵列器件衬底可以是薄衬底(其不是经键合的非单片3D存储器件的衬底)，并且可以在薄存储阵列器件衬底的背部形成非单片3D存储器件的后道工序(BEOL)互连。
如在图1中示出的，3D存储器件100的衬底可以包括P型掺杂区102。P型掺杂区102可以被掺杂以任何合适的P型掺杂物(诸如，硼(B)、镓(Ga)或者铝(Al)，以便本征半导体产生价电子的不足(被称为“空穴”)。在一些实施例中，衬底是P型硅衬底，并且P型掺杂区102是P型硅衬底的靠近其顶面的任意部分。在一些实施例中，衬底是N型硅衬底，并且P型掺杂区102是P阱。例如，N型硅衬底的部分可以被掺杂以任何合适的P型掺杂物(诸如，B、Ga或者Al)，以便形成靠近N型硅衬底的顶面的P阱。在其中衬底是单晶硅的一些实施例中，P型掺杂区102包括被掺杂以P型掺杂物的单晶硅。
如在图1中示出的，3D存储器件100可以还包括位于P型掺杂区102上的N型掺杂半导体层104。N型掺杂半导体层104可以是如在上描述的“侧壁SEG”的一个示例。N型掺杂半导体层104可以包括诸如是硅这样的半导体材料。在一些实施例中，N型掺杂半导体层104包括通过如在下面详细描述的沉积技术形成的多晶硅。在一些实施例中，N型掺杂半导体层104在垂直方向上的厚度在大约30nm与大约100nm之间，诸如，在30nm与100nm之间(例如，30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、100nm、任何以这些值中的任意值为下界的范围或者在任何由这些值中的任意两个值定义的范围中)。
N型掺杂半导体层104可以被掺杂以任何合适的N型掺杂物(诸如，磷(P)、砷(Ar)或者锑(Sb))，这些N型掺杂物贡献自由电子，并且提高本征半导体的导电率。例如，N型掺杂半导体层104可以是被掺杂以N型掺杂物(诸如，P、Ar或者Sb)的多晶硅层。在一些实施例中，与具有多个在它们的界面处具有非均匀的掺杂浓度的多晶硅子层(例如，两个子层之间的界面处的突然掺杂浓度改变)相反，N型掺杂半导体层104是在垂直方向上具有均匀掺杂浓度分布的单个多晶硅层。应当理解，N型掺杂半导体层104的N型掺杂物的掺杂浓度仍然可以在垂直方向上逐渐改变，只要不存在任何可以通过掺杂浓度变化来区分两个或更多个子层的突然掺杂浓度改变即可。在一些实施例中，N型掺杂半导体层104的掺杂浓度在大约1017cm-3与大约1021cm-3之间，诸如，在1017cm-3与1021cm-3之间(例如，1017cm-3、2×1017cm-3、4×1017cm-3、6×1017cm-3、8×1017cm-3、1018cm-3、2×1018cm-3、4×1018cm-3、6×1018cm-3、8×1018cm-3、1019cm-3、2×1019cm-3、4×1019cm-3、6×1019cm-3、8×1019cm-3、1020cm-3、2×1020cm-3、4×1020cm-3、6×1020cm-3、8×1020cm-3、1021cm-3、任何以这些值中的任意值为下界的范围或者在任何由这些值中的任意两个值定义的范围中)。
在一些实施例中，3D存储器件100是在其中以NAND存储串的阵列的形式提供存储单元的NAND闪存器件。每个NAND存储串可以包括延伸通过多个各自包括导电层108和电介质层110的对(在本文中被称为“导体/电介质层对)的沟道结构112。堆叠的导体/电介质层对在本文中也被称为存储堆叠层106。存储堆叠层106中的导体/电介质层对的数量(例如，32、64、96、128、160、192、224、256等)确定3D存储器件100中的存储单元的数量。尽管未在图1中示出，但应当理解，在一些实施例中，存储堆叠层106可以具有多堆栈架构，诸如，包括下存储堆栈和位于下存储堆栈上的上存储堆栈的双堆栈架构。每个存储堆栈中的导电层108和电介质层110的对的数量可以相同或者不同。如在图1中示出的，根据一些实施例，具有均匀掺杂浓度分布的N型掺杂半导体层104在垂直上被放置在P型掺杂区102与存储堆叠层106之间。换句话说，根据一些实施例，不存在在垂直上被放置在P型掺杂区102与存储堆叠层106之间的具有与N型掺杂半导体层104不同的掺杂浓度的另一个N型掺杂半导体层。
存储堆叠层106可以包括位于N型掺杂半导体层104上的多个交织的导电层108和电介质层110。存储堆叠层106中的导电层108和电介质层110可以在垂直方向上交替。换句话说，除了存储堆叠层106的顶部或者底部处的那些导电层108和电介质层110之外，每个导电层108可以在全部两侧处与两个电介质层110邻接，并且每个电介质层110可以在全部两侧处与两个导电层108邻接。导电层108可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、经掺杂的硅、硅化物或者其任意组合。每个导电层108可以包括被黏合层和栅绝缘层包围的栅电极(栅线)。导电层108的栅电极可以在横向上作为字线延伸，在存储堆叠层106的一个或多个阶梯结构(未示出)处结束。电介质层110可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。
如在图1中示出的，沟道结构112在垂直上延伸通过存储堆叠层106和N型掺杂半导体层104进入P型掺杂区102。即，沟道结构112可以包括三个部分：被P型掺杂区102包围(即，位于N型掺杂半导体层104与P型掺杂区102之间的界面之下)的下部、被存储堆叠层106包围(即，位于N型掺杂半导体层104与存储堆叠层106之间的界面之上)的上部和被N型掺杂半导体层104包围的中部。如本文中使用的，在衬底被定位在3D存储器件100的最低平面中时，部件(例如，沟道结构112)的“上部”是在y方向上更远离衬底的部分，并且部件(例如，沟道结构112)的“下部”是在y方向上更靠近衬底的部分。在一些实施例中，沟道结构112延伸进入P型掺杂区102的深度d(即，沟道结构112的下部的深度)在大约50nm与大约150nm之间，诸如，在50nm与150nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、105nm、110nm、115nm、120nm、125nm、130nm、135nm、140nm、145nm、150nm、任何以这些值中的任意值为下界的范围或者在任何由这些值中的任意两个值定义的范围中)。
沟道结构112可以包括被填充以半导体材料(例如，作为半导体沟道116)和电介质材料(例如，作为存储膜114)的沟道孔。在一些实施例中，半导体沟道116包括硅(诸如，非晶硅、多晶硅或者单晶硅)。在一个示例中，半导体沟道116包括多晶硅。在一些实施例中，存储膜114是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层的复合层。沟道孔的剩余空间可以被部分地或者完全地填充以包括电介质材料(诸如，氧化硅)的覆盖层118和/或气隙。沟道结构112可以具有圆柱形状(例如，柱形形状)。根据一些实施例，从柱形的中心到外表面按照该次序放射状地布置覆盖层118、半导体沟道116、存储膜114的隧穿层、存储层和阻隔层。隧穿层可以包括氧化硅、氮氧化硅或者其任意组合。存储层可以包括氮化硅、氮氧化硅或者其任意组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。在一个示例中，存储膜114可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在一些实施例中，沟道结构112进一步包括位于沟道结构112的上部的顶部的沟道插塞120。沟道插塞120可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞120充当NAND存储串的漏极。
如在图1中示出的，根据一些实施例，半导体沟道116的沿沟道结构112的侧壁(例如，在沟道结构112的中部中)的部分与N型掺杂半导体层104接触。即，根据一些实施例，存储膜114在邻接N型掺杂半导体层104的沟道结构112的中部中被断开，暴露半导体沟道116以便与包围的N型掺杂半导体层104接触。因此，包围并且接触半导体沟道116的N型掺杂半导体层104可以充当沟道结构112的“侧壁SEG”以替换如上面描述的“底部SEG”，这可以缓解诸如是覆盖控制、外延层形成和SONO穿孔这样的问题。
如在图1中示出的，3D存储器件100可以进一步包括垂直地延伸进入P型掺杂区102的N型掺杂半导体插塞128。在一些实施例中，N型掺杂半导体插塞128的上部也垂直地延伸通过N型掺杂半导体层104。N型掺杂半导体插塞128可以包括被掺杂以N型掺杂物(诸如，P、As或者Sb)的半导体材料(诸如，硅)。在一些实施例中，N型掺杂半导体插塞128包括单晶硅。例如，可以从包括单晶硅的衬底的包围的P型掺杂区102开始外延地生长N型掺杂半导体插塞128。即，根据一些实施例，N型掺杂半导体插塞128和P型掺杂区102包括相同的材料(例如，单晶硅)，但具有不同的掺杂物。另一方面，根据一些实施例，N型掺杂半导体插塞128和N型掺杂半导体层104包括不同的材料(例如，分别为单晶硅和多晶硅)，但具有相同类型的掺杂物。应当理解，N型掺杂半导体插塞128和N型掺杂半导体层104中的N型掺杂物的掺杂浓度可以相同或者不同。在一些实施例中，沟道结构112与N型掺杂半导体插塞128之间的横向距离D(例如，在图1中的x方向上)在大约40nm与大约100nm之间，诸如在40nm与100nm之间(例如，40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、任何以这些值中的任意值为下界的范围或者在任何由这些值中的任意两个值定义的范围中)。
如在图1中示出的，3D存储器件100可以进一步包括源触点结构122。源触点结构122可以垂直地延伸通过存储堆叠层106中的导体/电介质层对以便与N型掺杂半导体插塞128接触。即，根据一些实施例，在横向上(例如，在x方向上)对齐源触点结构122和N型掺杂半导体插塞128。在一些实施例中，由于N型掺杂半导体插塞128的上部垂直地延伸通过N型掺杂半导体层104，所以源触点结构122与N型掺杂半导体插塞128接触，但不与N型掺杂半导体层104接触。例如，如在图1中示出的，源触点结构122的底面、N型掺杂半导体插塞128的顶面和N型掺杂半导体层104的顶面可以在相同的平面中(即，与彼此齐平)。每个源触点结构122可以是例如被电连接到多个沟道结构112的多个NAND存储串的阵列共源极(ACS)的部分。
在一些实施例中，N型掺杂半导体插塞128的横向尺寸(例如，在图1中的x方向上的)大于源触点结构122的横向尺寸(例如，在图1中的x方向上的)，这可以促进在3D存储器件100的制造期间N型掺杂半导体插塞128与源触点结构122之间的对齐。即，与源触点结构122相比，N型掺杂半导体插塞128可以被看作“放大了的插塞”。应当理解，N型掺杂半导体插塞128的横向尺寸和/或源触点结构122的横向尺寸在垂直方向上不是均匀的。例如，由于如在下面就制造过程详细描述的移除被形成在N型掺杂半导体插塞128被形成在其中的凹陷的侧壁上的N型掺杂半导体层104的相同材料(例如，多晶硅)的过程，N型掺杂半导体插塞128的被P型掺杂区102包围的下部的横向尺寸可以大于N型掺杂半导体插塞128的被N型掺杂半导体层104包围的上部的横向尺寸。在一个示例中，N型掺杂半导体插塞128和源触点结构122的横向尺寸可以在其间的界面(例如，源触点结构122的底面和N型掺杂半导体插塞128的顶面)处被测量。在另一个示例中，N型掺杂半导体插塞128的横向尺寸可以是沿垂直方向的最小横向尺寸，以及，源触点结构122的横向尺寸可以是沿垂直方向的最大横向尺寸，以使得N型掺杂半导体插塞128的任何横向尺寸大于源触点结构122的任何横向尺寸。
源触点结构122也可以横向地(例如，在垂直于x和y方向的方向上)延伸以将存储堆叠层106分隔成多个块存储区。源触点结构122可以包括被填充以导电材料的开口(例如，缝隙)以形成源触点126，导电材料包括但不限于W、Co、Cu、Al、钛(Ti)、氮化钛(TiN)、硅化物或者其任意组合。在一些实施例中，源触点126包括被TiN包围的多晶硅。源触点126可以位于N型掺杂半导体插塞128之上并且与之接触以产生与N型掺杂半导体插塞128、N型掺杂半导体层104和/或P型掺杂区102的电连接。源触点结构122可以进一步包括横向上位于源触点126与存储堆叠层106之间的具有电介质材料(诸如，氧化硅)的间隙壁124以使源触点126与存储堆叠层106中的包围的导电层108电绝缘。因此，多个源触点结构122可以将3D存储器件100分隔为多个块存储区和/或指存储区。在一些实施例中，源触点126包括其下部中的多晶硅和与金属互连(未示出)接触的其上部中的金属(例如，W)，这两者都被黏合层(例如，TiN)包围，以形成N型掺杂半导体插塞128、N型掺杂半导体层104和/或P型掺杂区102(例如，作为NAND存储串的源极)与金属互连之间的电连接。
本文中公开的3D存储器件100的设计可以达到分别用于形成擦除操作和读操作的空穴电流路径和电子电流路径的分隔。如在图1中示出的，根据一些实施例，3D存储器件100被配置为形成电子源(例如，N型掺杂半导体插塞128和/或N型掺杂半导体层104)与沟道结构112的半导体沟道116之间的电子电流路径(如由黑色箭头指示的)以在执行读操作时向NAND存储串提供电子。相反，3D存储器件100被配置为形成空穴源(例如，P型掺杂区102)与沟道结构112的半导体沟道116之间的空穴电流路径(如由白色箭头指示的)以在执行P阱体擦除操作时向NAND存储串提供空穴。因此，可以通过执行P阱体擦除来避免与GIDL擦除相关联的问题(诸如，低可靠度和擦除速度)。此外，由于通过分隔电子电流路径和空穴电流路径而在执行读操作时不再需要反转沟道，所以可以简化对源选择栅的控制。
图2A-2J说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的制造过程。图3说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的方法300的流程图。图2A-2J和3中描绘的3D存储器件的示例包括图1中描绘的3D存储器件100。将一起描述图2A-2J和3。应当理解，方法300中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。进一步地，可以同时地或者按照与图3中示出的次序不同的次序执行这些操作中的一些操作。
参考图3，方法300在操作302处开始，在操作302中，在衬底的P型掺杂区中形成凹陷。在一些实施例中，衬底是P型硅衬底。在一些实施例中，衬底是N型硅衬底，并且P型掺杂区是P阱。如在图2A中说明的，形成P型掺杂区202。在一些实施例中，P型掺杂区202是通过使用离子注入和/或热扩散过程用P型掺杂物(诸如，B、Ga或者Al)掺杂N型硅衬底的靠近其顶面的部分形成的P阱。在一些实施例中，P型掺杂区202是P型硅衬底的靠近其顶面的部分。可以使用干式蚀刻和/或湿式蚀刻过程在P型掺杂区202中形成凹陷206。
如在图3中说明的，方法300前进到操作304，在操作304中，随后形成位于P型掺杂区上并且位于凹陷中的牺牲层和位于牺牲层上的电介质堆叠层。牺牲层可以是多晶硅层。电介质堆叠层可以包括多个交织的堆叠牺牲层和堆叠电介质层。
如在图2A中说明的，在P型掺杂区202上并且在凹陷206中形成牺牲层204。可以通过使用包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的一个或多个薄膜沉积过程在P型掺杂区202上以及在凹陷206中沉积可以稍后被有选择地移除的多晶硅或者任何其它合适的牺牲材料(例如，碳)来形成牺牲层204。在一些实施例中，通过在形成牺牲层204之前在P型掺杂区202上沉积电介质材料(诸如，氧化硅)或者执行热氧化在牺牲层204与P型掺杂区202之间形成衬垫氧化物层。
如在图2A中说明的，在牺牲层204上形成包括多对的第一电介质层(被称为“堆叠牺牲层212”)和第二电介质层(被称为“堆叠电介质层210”)的电介质堆叠层208。根据一些实施例，电介质堆叠层208包括交织的堆叠牺牲层212和堆叠电介质层210。可以在牺牲层204上交替地沉积堆叠电介质层210和堆叠牺牲层212以形成电介质堆叠层208。在一些实施例中，每个堆叠电介质层210包括一层氧化硅，并且每个堆叠牺牲层212包括一层氮化硅。可以通过包括但不限于CVD、PVD、ALD或者其任意组合的一个或多个薄膜沉积过程形成电介质堆叠层208。
如在图3中说明的，方法300前进到操作306，在操作306中，形成垂直地延伸通过电介质堆叠层和牺牲层进入P型掺杂区的沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸通过电介质堆叠层和牺牲层进入P型掺杂区的沟道孔，并且随后沿沟道孔的侧壁形成存储膜和半导体沟道。在一些实施例中，在半导体沟道之上并且与之接触地形成沟道插塞。
如在图2A中说明的，沟道孔是垂直地延伸通过电介质堆叠层208和牺牲层204进入P型掺杂区202的开口。在一些实施例中，形成多个开口，以使得每个开口在稍后的过程中变成用于生长单个沟道结构214的位置。在一些实施例中，用于形成沟道结构214的沟道孔的制造过程包括湿式蚀刻和/或干式蚀刻过程，诸如，深层离子反应蚀刻(DRIE)。在一些实施例中，沟道结构214的沟道孔进一步延伸通过P型掺杂区202的上部。通过电介质堆叠层208和牺牲层204的蚀刻过程可以继续蚀刻P型掺杂区202的部分。在一些实施例中，在蚀刻通过电介质堆叠层208和牺牲层204之后，使用单独的蚀刻过程来蚀刻P型掺杂区202的部分。
如在图2A中说明的，存储膜216(包括阻隔层、存储层和隧穿层)和半导体沟道218随后沿沟道孔的侧壁和底面按照该次序被形成。在一些实施例中，首先沿沟道孔的侧壁和底面沉积存储膜216，并且然后在存储膜216之上沉积半导体沟道218。阻隔层、存储层和隧穿层随后使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)按照该次序被沉积，以形成存储膜216。然后可以通过使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)在存储膜216的隧穿层之上沉积半导体材料(诸如，多晶硅)来形成半导体沟道218。在一些实施例中，随后沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成存储膜216和半导体沟道218。
如在图2A中说明的，在沟道孔中并且在半导体沟道218之上形成覆盖层220以完全地或者部分地填充沟道孔(例如，不具有或者具有气隙)。可以通过使用一个或多个薄膜沉积过程(诸如，ALD、CVD、PVD、任何其它合适的过程或者其任意组合)沉积电介质材料(诸如，氧化硅)来形成覆盖层220。然后可以在沟道孔的上部中形成沟道插塞222。在一些实施例中，通过CMP、湿式蚀刻和/或干式蚀刻过程移除并且平坦化位于电介质堆叠层208的顶面上的存储膜216、半导体沟道218和覆盖层220的部分。然后可以通过对位于沟道孔的上部中的半导体沟道218和覆盖层220的部分进行湿式蚀刻和/或干式蚀刻在沟道孔的上部中形成凹陷。然后可以通过经由一个或多个薄膜沉积过程(诸如，CVD、PVD、ALD或者其任意组合)在凹陷中沉积半导体材料(诸如，多晶硅)来形成沟道插塞222。由此形成通过电介质堆叠层208和牺牲层204进入P型掺杂区202的沟道结构214。
如在图3中说明的，方法300前进到操作308，在操作308中，形成垂直地延伸通过电介质堆叠层进入凹陷中的牺牲层的开口。在一些实施例中，凹陷的横向尺寸大于开口的横向尺寸。
如在图2B中说明的，缝隙224是所形成的垂直地延伸通过电介质堆叠层208进入凹陷206中的牺牲层204的开口，其暴露凹陷206中的牺牲层204的部分。在一些实施例中，凹陷206是具有大于缝隙224在x方向上的横向尺寸的在x方向上的横向尺寸的放大了的凹陷。可以首先使用光刻过程将缝隙224图案化为在横向上与凹陷206对齐。凹陷206的放大了的尺寸可以增大横向方向上的覆盖裕度。在一些实施例中，用于形成缝隙224的制造过程进一步包括湿式蚀刻和/或干式蚀刻过程，诸如，DRIE。被填充以牺牲层204的凹陷206的存在可以增大垂直方向上的缝隙224的刨削裕度。即，对缝隙224的蚀刻不再必须在衬底的顶面之上的牺牲层204中停止，并且可以在凹陷206中的牺牲层204中停止。应当理解，对缝隙224的蚀刻可以在牺牲层204中的任意深度处停止。因此，可以放宽对不同的缝隙224之间的刨削差异要求，因此提升产量。在一些实施例中，通过沿缝隙224的侧壁沉积一种或多种电介质(诸如，高k电介质)来沿缝隙224的侧壁形成间隙壁228。
如在图3中说明的，方法300前进到操作310，在操作310中，通过开口在P型掺杂区与电介质堆叠层之间用N型掺杂半导体层替换牺牲层。在一些实施例中，为了用N型掺杂半导体层替换牺牲层，移除牺牲层以在P型掺杂区与电介质堆叠层之间形成空腔，移除存储膜的部分以暴露半导体沟道的沿沟道孔的侧壁的部分，并且向空腔中沉积N型掺杂多晶硅以形成N型掺杂半导体层。在一些实施例中，为了向空腔中沉积N型掺杂多晶硅，以均匀掺杂浓度分布原位掺杂多晶硅以填充空腔。
如在图2C中说明的，通过湿式蚀刻和/或干式蚀刻移除牺牲层204(在图2B中示出)以形成空腔226以及重新打开凹陷206。在一些实施例中，牺牲层204包括多晶硅，间隙壁228包括高k电介质，并且经由通过缝隙224应用四甲基氢氧化铵(TMAH)蚀刻剂对牺牲层204进行蚀刻，该蚀刻可以被间隙壁228的高k电介质以及牺牲层204与P型掺杂区202之间的衬底氧化物层停止。即，根据一些实施例，对牺牲层204进行的移除不移除电介质堆叠层208和P型掺杂区202。凹陷206中的牺牲层204也可以被移除以重新打开凹陷206。
如在图2D中说明的，移除存储膜216在空腔226中被暴露的部分以暴露半导体沟道218的沿沟道结构214的侧壁的部分。在一些实施例中，经由通过缝隙224和空腔226应用蚀刻剂(例如，用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸)对阻隔层(例如，包括氧化硅)、存储层(例如，包括氮化硅)和隧穿层(例如，包括氧化硅)的部分进行蚀刻。蚀刻可以被间隙壁228和半导体沟道218停止。即，根据一些实施例，对存储膜216的在空腔226中被暴露的部分进行的移除不移除电介质堆叠层208(被间隙壁228保护)和包括多晶硅的导体沟道218和被半导体沟道218包围的覆盖层220。在一些实施例中，衬底氧化物层(包括氧化硅)也通过相同的蚀刻过程被移除。
如在图2E中说明的，在P型掺杂区202与电介质堆叠层208之间形成N型掺杂半导体层230。在一些实施例中，经由通过缝隙224使用一个或多个薄膜沉积过程(诸如，CVD、PVD、ALD或者其任意组合)向空腔226(在图2D中示出)中沉积多晶硅形成N型掺杂半导体层230。在一些实施例中，在沉积多晶硅以形成N型蝉噪半导体层230时执行对N型掺杂物(诸如，P、As或者Sb)的原位掺杂。N型掺杂半导体层230可以填充空腔226，以使得N型掺杂半导体层230与沟道结构214的半导体沟道218的被暴露的部分接触。根据一些实施例，由于N型掺杂半导体层230与从半导体沟道218开始的外延生长相反而是通过沉积被形成的，所以半导体沟道218的表面状况(例如，洁净度)不影响N型掺杂半导体层230的形成。此外，N型掺杂半导体层230可以是通过利用原位掺杂进行的单个多晶硅沉积过程形成位于P型掺杂区202与电介质堆叠层208之间的具有均匀掺杂浓度分布的单个多晶硅层。
如在图3中说明的，方法300前进到操作312，在操作312中，在凹陷中形成N型掺杂半导体插塞。在一些实施例中，为了形成N型掺杂半导体插塞，外延地生长单晶硅以填充凹陷，并且对单晶硅进行原位掺杂。
如在图2F中说明的，使用湿式蚀刻和/或干式蚀刻移除在凹陷206(在图2E中示出)中并且沿缝隙224的侧壁被形成的N型掺杂半导体层230以暴露凹陷206中的P型掺杂区202。可以(例如，通过控制蚀刻速率和/或时间)对蚀刻过程进行控制，以使得N型掺杂半导体层230仍然残留在P型掺杂区202与电介质堆叠层208之间并且与沟道结构214的半导体沟道218接触。在一些实施例中，对被形成在凹陷206中的N型掺杂半导体层230进行的蚀刻(例如，对被沉积在凹陷206的侧壁上的多晶硅进行的蚀刻)导致凹陷206的剩余部分具有一种形状，该形状具有沿垂直方向的非均匀的横向尺寸(例如，在x方向上)。例如，如在图2F中示出，凹陷206的被P型掺杂区202包围的剩余部分的下部的横向尺寸可以大于凹陷206的被N型掺杂半导体层230包围的剩余部分的上部的横向尺寸。
如在图2G中说明的，在凹陷206中形成N型掺杂半导体插塞232。在一些实施例中，通过从P型掺杂区202开始在任何合适的方向上(例如，从底部和侧壁开始)外延地生长单晶硅以填充凹陷206的剩余部分来形成N型掺杂半导体插塞232。在一些实施例中，N型掺杂半导体插塞232的形状与凹陷206的剩余部分的形状大致上相同。例如，N型掺杂半导体插塞232的被P型掺杂区202包围的下部的横向尺寸可以大于N型掺杂半导体插塞232的被N型掺杂半导体层230包围的上部的横向尺寸。用于外延地生长N型掺杂半导体插塞232的制造过程可以包括：预清洁凹陷206，之后跟随例如气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。在一些实施例中，在外延地生长单晶硅以形成N型掺杂半导体插塞232时执行对N型掺杂物(诸如，P、As或者Sb)的原位掺杂。在一些实施例中，N型掺杂半导体插塞232使用外延生长过程完全填充凹陷206，由于与缝隙224相比的凹陷206的放大了的尺寸，这对于使用沉积过程是难以达到的。
如在图3中说明的，方法300前进到操作314，在操作314中，通过开口用存储堆叠层替换电介质堆叠层。如在图2H中说明的，使用湿式蚀刻和/或干式蚀刻移除覆盖缝隙224的侧壁的间隙壁228(如在图2C中示出的)以暴露电介质堆叠层208的堆叠牺牲层212(如在图2A中示出的)。可以通过栅替换过程(即，用堆叠导电层236替换堆叠牺牲层212)形成存储堆叠层234。存储堆叠层234因此可以包括位于N型掺杂半导体层230上的交织的堆叠导电层236和堆叠电介质层210。在一些实施例中，为了形成存储堆叠层234，经由通过缝隙224应用蚀刻剂以形成多个横向凹陷来移除堆叠牺牲层212。然后可以通过使用一个或多个薄膜沉积过程(诸如，PVD、CVD、ALD或者其任意组合)沉积一种或多种导电材料来向横向凹陷中沉积堆叠导电层236。
如在图3中说明的，方法300前进到操作316，在操作316中，在开口中形成源触点结构以便与N型掺杂半导体插塞接触。如在图2I中说明的，使用一个或多个薄膜沉积过程(诸如，PVD、CVD、ALD或者其任意组合)沿缝隙224的侧壁形成包括一个或多个电介质(诸如，二氧化硅)的间隙壁238。如在图2J中说明的，在间隙壁238之上形成源触点240以便填充缝隙224(如在图2I中示出的)的剩余空间，以便与N型掺杂半导体插塞232接触。在一些实施例中，通过使用一个或多个薄膜沉积过程(诸如，PVD、CVD、ALD、电子注入、无电解镀或者其任意组合)，首先在间隙壁238之上沉积黏合层(例如，包括TiN)，之后在缝隙224的下部中沉积多晶硅和在缝隙224的上部中沉积金属(例如，W)以填充缝隙224，而形成源触点240。根据一些实施例，由此形成包括间隙壁238和位于N型掺杂半导体插塞232之上并且与之接触的源触点240的源触点结构242。
根据本公开内容的一个方面，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区上的N型掺杂半导体层；位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。
在一些实施例中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。
在一些实施例中，所述N型掺杂半导体插塞包括单晶硅。在一些实施例中，所述N型掺杂半导体层包括多晶硅。
在一些实施例中，所述N型掺杂半导体层是具有均匀掺杂浓度分布的单个多晶硅层。
在一些实施例中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。
在一些实施例中，所述衬底是P型硅衬底。
在一些实施例中，所述衬底是N型硅衬底，并且所述P型掺杂区是P阱。
在一些实施例中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。
在一些实施例中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。
在一些实施例中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与之接触的源触点。
在一些实施例中，所述N型掺杂半导体层的厚度在大约30nm与大约100nm之间。
在一些实施例中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在大约40nm与大约100nm之间。
在一些实施例中，所述沟道结构延伸进入所述P型掺杂区的深度在大约50nm与大约150nm之间。
在一些实施例中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。
根据本公开内容的另一个方面，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构。
在一些实施例中，所述N型掺杂半导体层包括多晶硅。
在一些实施例中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。
在一些实施例中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。
在一些实施例中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。
在一些实施例中，所述N型掺杂半导体层的厚度在大约30nm与大约100nm之间。
在一些实施例中，所述沟道结构延伸进入所述P型掺杂区的深度在大约50nm与大约150nm之间。
在一些实施例中，所述3D存储器件还包括：垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。
在一些实施例中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。
在一些实施例中，所述N型掺杂半导体插塞包括单晶硅。
在一些实施例中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与之接触的源触点。
在一些实施例中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在大约40nm与大约100nm之间。
在一些实施例中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。
在一些实施例中，所述衬底是P型硅衬底。
在一些实施例中，所述衬底是N型硅衬底，并且所述P型掺杂是P阱。
根据本公开内容的仍然另一个方面，提供了一种用于形成3D存储器件的方法。在衬底的P型掺杂区中形成凹陷。随后在所述P型掺杂区上并且在所述凹陷中形成牺牲层，以及在所述牺牲层上形成电介质堆叠层。形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道结构。在所述凹陷中形成垂直地延伸通过所述电介质堆叠层进入所述牺牲层的开口。通过所述开口在所述P型掺杂区与所述电介质堆叠层之间用N型掺杂半导体层替换所述牺牲层。在所述凹陷中形成N型掺杂半导体插塞。
在一些实施例中，在形成所述N型掺杂半导体插塞之后，通过所述开口用存储堆叠层替换所述电介质堆叠层以使得所述沟道结构垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区；以及，在所述开口中形成源触点结构以便与所述N型掺杂半导体插塞接触。
在一些实施例中，所述凹陷的横向尺寸大于所述开口的横向尺寸。
在一些实施例中，为了形成所述沟道结构，形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道孔；以及，随后沿所述沟道孔的侧壁形成存储膜和半导体沟道。
在一些实施例中，为了用所述N型掺杂半导体层替换所述牺牲层，移除所述牺牲层以在所述P型掺杂区与所述电介质堆叠层之间形成空腔；移除所述存储膜的部分以暴露所述半导体沟道的沿所述沟道孔的所述侧壁的部分；以及，向所述空腔中沉积N型掺杂多晶硅以形成N型掺杂半导体层。
在一些实施例中，为了向所述空腔中沉积所述N型掺杂多晶硅，对所述多晶硅进行原位掺杂以便将所述空腔填充为具有均匀掺杂浓度分布。
在一些实施例中，为了形成所述N型掺杂半导体插塞，外延地生长单晶硅以填充所述凹陷；以及，对所述单晶硅进行原位掺杂。
前述对具体的实施例的描述内容将如此揭露本公开内容的一般本质，以使得其他人通过应用本技术领域的知识可以轻松地修改和/或适配这样的具体实施例的各种应用，而没有过多的实验，并且不脱离本公开内容的一般概念。因此，基于本文中呈现的教导和指南，这样的适配和修改旨在落在所公开的实施例的等价项的意义和范围内。应当理解，本文中的词组或者术语是出于描述而非限制的目的的，以使得本说明书的术语或者词组将由技术人员根据所述教导和指南来解释。
已在上面借助于说明所指定的功能及其关系的实现方案的功能性构建方框描述了本公开内容的实施例。已经出于方便描述起见任意地定义了这些功能性构建方框的边界。可以定义替换的边界，只要所指定的功能及其关系被恰当地执行就行。
摘要部分可以阐述如由发明人设想的本公开内容的一个或多个而非全部示例性实施例，并且因此，不旨在以任何方式限制本公开内容及所附权利要求。
本公开内容的广度和范围不应当受上面描述的示例性实施例中的任一个示例性实施例的限制，而应当仅根据以下权利要求及其等价项来定义。

Claims (37)

1.一种三维(3D)存储器件，包括：
衬底的P型掺杂区；
位于所述P型掺杂区上的N型掺杂半导体层；
位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；
垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；
垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及
垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。
2.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。
3.根据权利要求1或2所述的3D存储器件，其中，所述N型掺杂半导体插塞包括单晶硅。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述N型掺杂半导体层包括多晶硅。
5.根据权利要求4所述的3D存储器件，其中，所述N型掺杂半导体层是具有均匀掺杂浓度分布的单个多晶硅层。
6.根据权利要求5所述的3D存储器件，其中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。
7.根据权利要求1-6中任一项所述的3D存储器件，其中，所述衬底是P型硅衬底。
8.根据权利要求1-6中任一项所述的3D存储器件，其中，所述衬底是N型硅衬底，并且所述P型掺杂区是P阱。
9.根据权利要求1-8中任一项所述的3D存储器件，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。
10.根据权利要求9所述的3D存储器件，其中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。
11.根据权利要求1-10中任一项所述的3D存储器件，其中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与所述N型掺杂半导体插塞接触的源触点。
12.根据权利要求1-11中任一项所述的3D存储器件，其中，所述N型掺杂半导体层的厚度在大约30nm与大约100nm之间。
13.根据权利要求1-12中任一项所述的3D存储器件，其中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在大约40nm与大约100nm之间。
14.根据权利要求1-13中任一项所述的3D存储器件，其中，所述沟道结构延伸进入所述P型掺杂区的深度在大约50nm与大约150nm之间。
15.根据权利要求1-14中任一项所述的3D存储器件，其中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。
16.一种三维(3D)存储器件，包括：
衬底的P型掺杂区；
位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；
位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及
垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构。
17.根据权利要求16所述的3D存储器件，其中，所述N型掺杂半导体层包括多晶硅。
18.根据权利要求16或17所述的3D存储器件，其中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。
19.根据权利要求16-18中任一项所述的3D存储器件，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。
20.根据权利要求19所述的3D存储器件，其中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。
21.根据权利要求16-20中任一项所述的3D存储器件，其中，所述N型掺杂半导体层的厚度在大约30nm与大约100nm之间。
22.根据权利要求16-21中任一项所述的3D存储器件，其中，所述沟道结构延伸进入所述P型掺杂区的深度在大约50nm与大约150nm之间。
23.根据权利要求16-22中任一项所述的3D存储器件，还包括：
垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及
垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。
24.根据权利要求23所述的3D存储器件，其中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。
25.根据权利要求23或24所述的3D存储器件，其中，所述N型掺杂半导体插塞包括单晶硅。
26.根据权利要求23-25中任一项所述的3D存储器件，其中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与所述N型掺杂半导体插塞接触的源触点。
27.根据权利要求23-26中任一项所述的3D存储器件，其中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在大约40nm与大约100nm之间。
28.根据权利要求23-27中任一项所述的3D存储器件，其中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。
29.根据权利要求16-28中任一项所述的3D存储器件，其中，所述衬底是P型硅衬底。
30.根据权利要求16-28中任一项所述的3D存储器件，其中，所述衬底是N型硅衬底，并且所述P型掺杂是P阱。
31.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的P型掺杂区中形成凹陷；
随后在所述P型掺杂区上并且在所述凹陷中形成牺牲层，以及在所述牺牲层上形成电介质堆叠层；
形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道结构；
在所述凹陷中形成垂直地延伸通过所述电介质堆叠层进入所述牺牲层的开口；
通过所述开口在所述P型掺杂区与所述电介质堆叠层之间用N型掺杂半导体层替换所述牺牲层；以及
在所述凹陷中形成N型掺杂半导体插塞。
32.根据权利要求31所述的方法，还包括，在形成所述N型掺杂半导体插塞之后：
通过所述开口用存储堆叠层替换所述电介质堆叠层以使得所述沟道结构垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区；以及
在所述开口中形成源触点结构以便与所述N型掺杂半导体插塞接触。
33.根据权利要求31或32所述的方法，其中，所述凹陷的横向尺寸大于所述开口的横向尺寸。
34.根据权利要求31-33中任一项所述的方法，其中，形成所述沟道结构包括：
形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道孔；以及
随后沿所述沟道孔的侧壁形成存储膜和半导体沟道。
35.根据权利要求34所述的方法，其中，用所述N型掺杂半导体层替换所述牺牲层包括：
移除所述牺牲层以在所述P型掺杂区与所述电介质堆叠层之间形成空腔；
移除所述存储膜的部分以暴露所述半导体沟道的沿所述沟道孔的所述侧壁的部分；以及
向所述空腔中沉积N型掺杂多晶硅以形成N型掺杂半导体层。
36.根据权利要求35所述的方法，其中，向所述空腔中沉积所述N型掺杂多晶硅包括：对所述多晶硅进行原位掺杂以便将所述空腔填充为具有均匀掺杂浓度分布。
37.根据权利要求31-36中任一项所述的方法，其中，形成所述N型掺杂半导体插塞包括：
外延地生长单晶硅以填充所述凹陷；以及
对所述单晶硅进行原位掺杂。
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