KR102380824B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 리세스를 포함하는 기판, 상기 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조체, 및 상기 게이트 전극들을 관통하고 상기 기판 상에서 일 방향으로 연장되고, 경사진 측면을 가지는 분리 영역을 포함하되, 상기 리세스는 상기 분리 영역 아래에 위치하고 상기 리세스는 복수의 단차들을 포함하는 측면부를 가질 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법으로, 평면 트랜지스터 구조를 가지는 메모리 셀들을 포함하는 평면형 메모리 소자의 스케일링 다운이 지속적으로 이루어져 왔다. 최근, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 전극들 사이의 브릿지 불량 및 게이트 전극과 공통 소스 라인 사이의 브릿지 불량이 개선되고, 공통 소스 라인 내에 슬릿(또는 보이드)이 없는 반도체 소자를 제공하는 데 있다. 그리고, 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 전극들 사이의 브릿지 불량 및 게이트 전극과 공통 소스 라인 사이의 브릿지 불량이 개선되고, 공통 소스 라인 내에 슬릿(또는 보이드)이 없는 반도체 소자를 제조하는 방법을 제공하는 데 있다. 그리고, 신뢰성이 향상된 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 리세스를 포함하는 기판, 상기 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조체, 및 상기 게이트 전극들을 관통하고 상기 기판 상에서 일 방향으로 연장되고, 경사진 측면을 가지는 분리 영역을 포함하되, 상기 리세스는 상기 분리 영역 아래에 위치하고, 상기 리세스는 복수 개의 단차들을 포함하는 측면부를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 리세스를 포함하는 기판, 상기 기판 상에 서로 교대로 적층되는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하여 상기 리세스와 접촉하고 상기 기판 상에서 일 방향으로 연장되는 공통 소스 라인을 포함하되, 상기 리세스는 서로 다른 폭을 가지는 제1 영역, 제2 영역 및 제3 영역을 포함하고, 상기 공통 소스 라인은 적어도 상기 제1 영역과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 리세스를 포함하는 기판, 상기 기판 상에 서로 교대로 적층되는 게이트 전극들 및 절연층들을 포함하는 적층 구조체들, 상기 적층 구조체들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조체들, 및 상기 적층 구조체들 사이에 배치되고 상기 기판까지 연장되는 스페이서들을 포함하되, 상기 리세스는 제1 폭을 가지는 제1 영역, 상기 제1 폭보다 큰 제2 폭을 가지는 제2 영역 및 상기 제2 폭보다 큰 제3 폭을 가지는 제3 영역들을 포함하고, 상기 스페이서들은 적어도 상기 제3 영역의 측면들에 접촉할 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극들 사이의 브릿지 불량 및 게이트 전극과 공통 소스 라인 사이의 브릿지 불량이 이 개선되고, 공통 소스 라인 내에 공극(또는 보이드)이 발생하지 않는 반도체 소자가 제공될 수 있다. 그리고, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 일부를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 일부를 나타낸 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단된 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판(3), 적층 구조체(ST), 도전층채널 구조체(42), 공통 소스 라인(78) 및 절연성 스페이서(72)를 포함할 수 있다. 상기 적층 구조체(ST)는 몰드 절연층들(8), 도전층들(57)을 포함할 수 있다. 상기 채널 구조체(42)는 유전 구조체(30), 반도체층(33), 충진 절연층(36), 도전 패드(39) 및 반도체 패턴(38)을 포함할 수 있다. 상기 반도체 소자는 상기 도전 패드(39)에 연결되는 콘택 플러그(84) 및 상기 콘택 플러그(84)와 연결되는 비트라인(87)을 더 포함할 수 있다.
상기 기판(3)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, 상기 기판(3)은 단결정 실리콘 기판 또는 에오아이(silicon on insulator; SOI) 기판일 수 있다.
상기 기판(3) 상에 적층 구조체(ST)가 배치될 수 있다. 상기 적층 구조체(ST)는 몰드 절연층들(8) 및 도전층들(57)을 포함할 수 있다. 상기 도전층들(57)은 상기 몰드 절연층들(8) 사이에 배치될 수 있다. 상기 몰드 절연층들(8) 및 상기 도전층들(57)은 상기 기판(3) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 도전층들(57)은 상기 기판(3) 상에 서로 이격되어 수직하게 적층될 수 있다. 상기 몰드 절연층들(8)은 상기 기판(3) 상에 서로 이격되어 수직하게 적층될 수 있다.
일 예에서, 상기 도전층들(57)은 선택 게이트 전극들(57s, 57g) 및 셀 게이트 전극들(57w)을 포함할 수 있다. 상기 도전층들(57)은 게이트 전극들일 수 있다.
상기 선택 게이트 전극들(57s, 57g) 중 최하위 선택 게이트 전극(57g)은 접지 선택 라인(ground select line; GSL)일 수 있고, 최상위의 선택 게이트 전극(57s)은 스트링 선택 라인(string select line; SSL) 일 수 있다.
상기 셀 게이트 전극들(57w)은 상기 최상위 선택 게이트 전극(57s)과 상기 최하위 선택 게이트 전극(57g) 사이에 배치될 수 있다. 상기 셀 게이트 전극들(57w)은 메모리 셀들의 워드라인들(word lines)일 수 있다. 상기 셀 게이트 전극들(57w)은 상기 기판(3)에 수직한 방향으로 서로 이격되어 배열될 수 있다.
상기 몰드 절연층들(8)은 상기 최하위 선택 게이트 전극(57g)과 상기 기판(3) 사이의 제1 하부 몰드 절연층(5L), 상기 최하위 선택 게이트 전극(57g)과 상기 셀 게이트 전극들(57w) 중 최하위의 셀 게이트 전극 사이의 제2 하부 층간 절연층(5U), 상기 셀 게이트 전극들(57w) 사이 및 상기 셀 게이트 전극들(57w) 중 최상위 셀 게이트 전극과 상기 최상위 선택 게이트 전극(57s) 사이의 중간 몰드 절연층(6), 상기 최상위 선택 게이트 전극(57s) 상의 상부 몰드 절연층(7U)을 포함할 수 있다. 상기 기판(3)의 상면에 접한 상기 제1 하부 몰드 절연층(5L)은 상기 각각의 중간 몰드 절연층들(6)보다 얇을 수 있다. 상기 제2 하부 몰드 절연층(5U) 및 상기 상부 몰드 절연층(7)은 상기 각각의 중간 몰드 절연층들(6)보다 두꺼울 수 있다.
상기 적층 구조체(ST)를 관통하는 채널 홀(CH) 내에 채널 구조체(42)가 배치될 수 있다. 즉, 상기 채널 구조체(42)는 상기 적층 구조체(ST)를 관통할 수 있다. 상기 채널 홀(CH)은 하부 영역으로 갈수록 폭이 좁아지는 형태일 수 있다.
상기 채널 구조체(42)는 상기 기판(3)의 상면에 수직하게 연장되는 반도체층(33) 및 상기 반도체층(33)과 상기 적층 구조체(ST) 사이의 유전 구조체(30)를 포함할 수 있다. 상기 반도체층(33)은 채널층일 수 있다.
상기 유전 구조체(30)는 상기 채널 홀(CH) 내에 순차적으로 형성된 제1 유전체층(21), 제2 유전체층(24), 및 제3 유전체층(27)을 포함할 수 있다. 상기 제2 유전체층(24)은 상기 제1 및 제3 유전체층들(21, 27) 사이에 배치될 수 있다. 상기 제2 유전체층(24)은 상기 제1 및 제3 유전체층들(21, 27)과 접촉할 수 있다. 상기 제3 유전체층(27)은 상기 반도체층(33)과 접촉할 수 있다. 상기 제1 유전체층(21)은 블록킹층일수 있다. 상기 제1 유전체층(21)은 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체층(24)은 전하 저장층일 수 있다. 상기 제2 유전체층(24)은 전하 트랩층(charge trap layer)일 수 있다. 상기 제2 유전체층(24)은 실리콘 질화물, 실리콘 산질화물, 실리콘이 풍부한 실리콘 산화물 등을 포함할 수 있다. 상기 제3 유전체층(27)은 터널링층일 수 있다. 상기 제3 유전체층(27)은 실리콘 산화물 또는 실리콘 산화물 계열의 유전체로 형성될 수 있다.
상기 채널 구조체(42)는 상기 반도체층(33) 내의 공간을 채우는 충진 절연층(36) 및 상기 충진 절연층(36) 상의 도전 패드(39)를 더 포함할 수 있다. 상기 충진 절연층(36)은 상기 반도체층(33)과 접촉할 수 있다. 상기 충진 절연층(36)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 도전 패드(39)는 도전성 물질, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 채널 홀(CH) 내에 반도체 패턴(38)이 배치될 수 있다. 상기 반도체 패턴(38)은 상기 반도체층(33) 아래에 배치될 수 있다. 상기 반도체 패턴(38)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 기판(3)으로부터 성장된 에피택시얼층일 수 있다. 상기 반도체 패턴(38)은 상기 반도체층(33)과 접촉할 수 있다. 상기 반도체 패턴(38)과 상기 최하위 선택 게이트 전극(57g) 사이에 절연층(63)이 배치될 수 있다. 상기 절연층(63)은 상기 반도체 패턴(38)과 접촉할 수 있다. 상기 절연층(63)은 실리콘 산화물로 형성될 수 있다.
상기 도전층들(57)과 상기 몰드 절연층들(8) 사이에 개재되면서 상기 도전층들(57)과 상기 유전 구조체(30) 사이로 연장되는 제4 유전체층들(54)이 배치될 수 있다. 상기 제4 유전체층(54)은 상기 제1 유전체층(21)과 함께 블로킹층을 구성할 수 있다.
상기 제4 유전체층(54)은 고유전(high-k dielectric) 물질로 형성될 수 있다. 상기 고유전 물질은 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 상기 제4 유전체층(54)은 결정화된 알루미늄 산화물로 형성될 수 있다.
상기 적층 구조체(ST) 및 상기 채널 구조체(42) 상에 제1 상부 절연층(45)이 배치될 수 있다. 상기 제1 상부 절연층(45)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 상부 절연층(45), 및 상기 적층 구조체(ST)를 관통하는 상기 기판(3)까지 연장되는 분리 영역(OP) 내에 공통 소스 라인(78)이 배치될 수 있다. 상기 분리 영역(OP)는 기판(101)의 상면과 평행한 제1 방향으로 연장될 수 있다. 상기 분리 영역(OP)의 측면은 평평하고 요철을 가지지 않으며, 상기 분리 영역(OP)의 폭은 상기 기판(3)에 가까워짐에 따라 좁아질 수 있다. 상기 도전층들(57)의 측면들과 상기 몰드 절연층들(8)의 측면들은 평평한 공면을 이룰 수 있다. 상기 공통 소스 라인(78)은 상기 제1 상부 절연층(45) 및 상기 적층 구조체(ST)를 관통할 수 있다. 상기 공통 소스 라인(78)은 상기 제1 방향으로 연장되며 상기 제1 상부 절연층(45) 및 상기 적층 구조체(ST)를 수직으로 절단할 수 있다.
상기 분리 영역(OP) 아래에는 상기 기판(3)의 상면에 리세스(RCS)가 형성될 수 있다. 상기 리세스(RCS)에 공통 소스 라인(78)이 배치될 수 있다. 상기 리세스(RCS)는 복수의 단차들을 포함하는 측면부를 가질 수 있다. 예를 들어, 상기 리세스(RCS)는 3개의 단차들을 포함하는 측면부를 가질 수 있다. 상기 리세스(RCS)의 측면부는 복수의 계단들(SP)을 포함할 수 있다. 예를 들어, 상기 리세스(RCS)의 측면부는 2개의 계단들(SP)을 포함할 수 있다. 상기 리세스(RCS)의 상부의 폭은 상기 분리 영역(OP)의 하부의 폭과 동일할 수 있다. 상기 리세스(RCS)의 상부 측면은 상기 분리 영역(OP)의 측면과 공면을 이룰 수 있다. 상기 리세스(RCS)의 상부의 폭은 상기 리세스(RCS)의 하부의 폭보다 넒을 수 있다. 상기 리세스(RCS)는 서로 다른 폭을 가지는 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1) 상에 상기 제2 영역(R2)이 배치되고, 상기 제2 영역(R2) 상에 상기 제3 영역(R3)이 배치될 수 있다. 상기 제1 영역(R1)의 제1 폭(W1)은 상기 제2 영역(R2)의 제2 폭(W2)보다 작고, 상기 제2 영역(R2)의 제2 폭(W2)은 상기 제3 영역(R3)의 제3 폭(W3)보다 작을 수 있다. 상기 제3 영역(R3)의 제3 폭(W3)은 상기 분리 영역(OP)의 하부의 폭과 동일할 수 있다. 상기 제3 영역(R3)의 측면은 상기 절연층들(8) 중 상기 기판(3)의 상면에 접한 최하위의 절연층 즉, 제1 하부 몰드 절연층(5L)의 측면과 공면을 이룰 수 있다.
상기 공통 소스 라인(78)은 상기 리세스(RCS)의 최하부에 연결될 수 있다. 상기 공통 소스 라인(78)은 상기 리세스(RCS)의 최하부, 즉 상기 리세스(RCS)의 제1 영역(R1)과 접촉할 수 있다. 상기 공통 소스 라인(78)은 상기 리세스(RCS)의 최하부, 즉 제1 영역(R1)과 접촉하는 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 상부 영역의 폭은 상기 하부 영역의 폭보다 더 클 수 있다. 상기 상부 영역의 폭은 상기 기판(3)에 가까워질수록 좁아질 수 있다.
일 예에서, 상기 공통 소스 라인(78)은 도전성 물질로 형성될 수 있다. 상기 도전성 물질은 Ti, Ta, Cu, Al, W 등의 금속과 TiN, TaN, TiAlN 등의 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 적층 구조체(ST)와 상기 공통 소스 라인(78) 사이에 절연성 스페이서(72)가 배치될 수 있다. 상기 절연성 스페이서(72)는 상기 공통 소스 라인(78)과 상기 도전층들(57) 사이에 배치되고, 상기 분리 영역(OP) 내의 상기 도전층들(57)에 접촉할 수 있다. 상기 절연성 스페이서(72)는 상기 기판(3)의 상면에 평행한 상기 제1 방향, 즉 상기 공통 소스 라인(78)이 연장되는 방향과 동일한 방향으로 연장될 수 있다. 상기 절연성 스페이서(72)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
상기 절연성 스페이서(72)의 하부는 상기 리세스(RCS)의 상기 복수의 계단들(SP) 중 적어도 일부와 접촉할 수 있다. 상기 절연성 스페이서(72)의 하부는 상기 리세스(RCS)의 제2 영역(R2) 및 제3 영역(R3)에 접촉할 수 있다. 앞서 설명한 바와 같이, 상기 공통 소스 라인(78)은 상기 리세스(RCS)의 제1 영역(R1)과 접촉할 수 있다.
상기 절연성 스페이서(72)는 최하위의 게이트 전극의 측면, 즉 상기 최하위 선택 게이트 전극(57g)의 측면 상에서 제1 두께(T1)를 가지고, 최상위의 게이트 전극의 측면 즉, 상기 최상위 선택 게이트 전극(57s)의 측면 상에서의 제2 두께(T2)를 가지고, 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 두꺼울 수 있다. 최하위 선택 게이트 전극(57g)과 공통 소스 라인(78) 사이의 제1 간격이 최상위 선택 게이트 전극(57s)와 공통 소스 라인(78) 사이의 제2 간격보다 작을 수 있다.
상기 공통 소스 라인(78) 아래의 상기 기판(3) 내에 불순물 영역(75)이 배치될 수 있다. 상기 기판(3)의 리세스(RCS) 아래에 상기 불순물 영역(75)이 배치될 수 있다. 상기 불순물 영역(75)은 상기 기판(3)의 상면에 평행한 상기 제1 방향, 즉 상기 공통 소스 라인(72)이 연장되는 방향과 동일한 방향으로 연장될 수 있다. 상기 불순물 영역(75)은 상기 불순물 영역(75)에 인접하는 상기 기판(3)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(75)은 n형의 도전형을 가질 수 있고, 상기 불순물 영역(75)에 인접하는 상기 기판(3)은 p형의 도전형을 가질 수 있다. 상기 불순물 영역(75)은 n형 불순물을 포함하고, 상기 기판(3)은 p형 불순물들을 포함할 수 있다.
상기 불순물 영역(75) 및 상기 도전 패드(39)는 동일한 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(75) 및 상기 도전 패드(39)는 n형의 도전형을 가질 수 있다. 상기 도전 패드(39)는 드레인 영역일 수 있고, 상기 불순물 영역(75)은 소스 영역일 수 있다.
상기 적층 구조체(ST)를 관통하는 상기 채널 구조체(42)는 복수 개가 배치될 수 있다. 예를 들어, 상기 채널 구조체(42)는 상기 공통 소스 라인(78)을 따라 지그재그 형태로 배열될 수 있다.
상기 제1 상부 절연층(45) 및 상기 공통 소스 라인(78) 상에 제2 상부 절연층(81)이 배치될 수 있다. 상기 제1 및 제2 상부 절연층들(45, 81)을 관통하며 상기 채널 구조체(42)의 상기 도전 패드(39)와 전기적으로 연결될 수 있는 콘택 플러그(84)가 배치될 수 있다. 상기 제2 상부 절연층(81) 상에 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 3에서는 도 2의 리세스(RCS)를 확대한 영역에 대응되는 단면만을 도시하였다.
도 3을 참조하면, 상기 기판(3)의 상면에 형성된 리세스(RCS)에 공통 소스 라인(78a)이 배치될 수 있다. 상기 리세스(RCS)는 서로 다른 폭을 가지는 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)의 제1 폭(W1)은 상기 제2 영역(R2)의 제2 폭(W2)보다 작고, 상기 제2 영역(R2)의 제2 폭(W2)은 상기 제3 영역(R3)의 제3 폭(W3)보다 작을 수 있다.
상기 공통 소스 라인(78a)은 상기 리세스(RCS)의 최하부와 접촉할 수 있다. 상기 공통 소스 라인(78)은 상기 리세스(RCS)의 최하부, 즉 상기 리세스(RCS)의 제1 영역(R1)과 접촉할 수 있다. 상기 공통 소스 라인(78a)은 도 2의 상기 공통 소스 라인(78)과 달리, 하나의 영역으로 이루어질 수 있다. 상기 공통 소스 라인(78a)의 폭은 상기 기판(3)에 가까워질수록 좁아질 수 있다.
절연성 스페이서(72a)의 두께가 도 2의 절연성 스페이서(72)보다 더 두꺼울 수 있다. 제1 하부 몰드 절연층(5L) 상에서 상기 절연성 스페이서(72a)의 두께는 상기 절연성 스페이서(72b)가 접촉하고 있는 2개의 계단들(SP)의 폭들의 합과 동일할 수 있다. 상기 절연성 스페이서(72a)의 하부는 상기 리세스(RCS)의 제2 영역(R2) 및 제3 영역(R3)에 접촉할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 4에서는 도 2의 리세스(RCS)를 확대한 영역에 대응되는 단면만을 도시하였다.
도 4를 참조하면, 상기 기판(3)의 상면에 형성된 리세스(RCS')에 공통 소스 라인(78b)이 배치될 수 있다. 상기 리세스(RCS')는 서로 다른 폭을 가지는 제1 영역(R1), 제2 영역(R2), 제3 영역(R3) 및 제4 영역(R4)을 포함할 수 있다. 상기 제1 영역(R1)의 제1 폭(W1)은 상기 제2 영역(R2)의 제2 폭(W2)보다 작고, 상기 제2 영역(R2)의 제2 폭(W2)은 상기 제3 영역(R3)의 제3 폭(W3)보다 작고, 상기 제3 영역(R3)의 제3 폭(W3)은 상기 제4 영역(R4)의 제4 폭(W4)보다 작을 수 있다. 상기 계단들(SP)의 폭은 도 2 및 도 3과 비교하여 더 좁을 수 있다.
상기 공통 소스 라인(78b)은 상기 리세스(RCS')의 최하부 및 일부 계단들(SP)과 접촉할 수 있다. 상기 공통 소스 라인(78a)은 도 2의 상기 공통 소스 라인(78)과 달리, 상기 리세스(RCS')의 형상에 대응하여 서로 다른 폭을 가지는 복수의 영역을 포함할 수 있다. 예를 들어, 상기 공통 소스 라인(78a)은 상기 리세스(RCS')의 형상에 대응하여 서로 다른 폭을 가지는 3개의 영역을 포함할 수 있다.
절연성 스페이서(72b)의 두께가 도 2의 절연성 스페이서(72)보다 더 얇을 수 있다. 제1 하부 몰드 절연층(5L) 상에서 상기 절연성 스페이서(72b)의 두께는 절연성 스페이서(72b)가 접촉하고 있는 1개의 계단(SP)의 폭과 동일할 수 있다. 상기 절연성 스페이서(72b)의 하부는 상기 리세스(RCS)의 제4 영역(R4)에 접촉할 수 있다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 이하에서, 도 5a 내지 도 5i를 참조하여, 도 1 및 도 2에 도시된 상기 반도체 소자의 제조 방법을 설명한다. 도 5a 내지 도 5i는 도 1의 I-I'선을 따라 절단된 단면도들이다.
도 5a를 참조하면, 기판(3)을 준비할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 기판(3) 상에 교대로 그리고 반복적으로 적층되는 몰드 절연층들(8) 및 희생층들(13)을 형성할 수 있다. 상기 몰드 절연층들(8)과 상기 희생층들(13)은 몰드 구조체를 구성할 수 있다. 상기 몰드 절연층들(8)은 상기 희생층들(13)과 식각 선택성(etch selectivity)을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드 절연층들(8)은 실리콘 산화물로 형성될 수 있고, 상기 희생층들(13)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 절연층들(8)은 제1 하부 몰드 절연층(5L), 상기 제1 하부 몰드 절연층(5L) 상의 제2 하부 몰드 절연층(5U), 상기 제2 하부 몰드 절연층(5U) 상의 복수의 중간 몰드 절연층들(6), 및 상기 중간 몰드 절연층들(6) 상의 상부 몰드 절연층(7)을 포함할 수 있다.
상기 제1 하부 몰드 절연층(5L)은 상기 각각의 중간 몰드 절연층들(6)보다 얇을 수 있다. 상기 제2 하부 몰드 절연층(5U)은 상기 각각의 중간 몰드 절연층들(6)보다 두꺼울 수 있다. 상기 상부 몰드 절연층(7)은 상기 각각의 중간 몰드 절연층들(6)보다 두꺼울 수 있다. 상기 희생층들(13)은 실질적으로 동일한 두께로 형성될 수 있다.
상기 몰드 구조체를 관통하는 즉, 상기 몰드 절연층들(8) 및 상기 희생층들(13)을 관통하는 채널 홀(CH)을 형성할 수 있다. 상기 채널 홀(CH)은 복수 개가 형성될 수 있으며, 상기 기판(3)을 노출시킬 수 있다. 상기 채널 홀(CH)을 형성하는 동안에 상기 기판(3)의 상부에 리세스가 형성될 수 있다. 상기 채널 홀(CH)은 상부 폭이 하부 폭 보다 클 수 있다.
상기 기판(3)을 시드층으로 이용하여 선택적 에피택셜 성장(SEG) 공정을 진행하여, 상기 채널 홀(CH) 아래의 상기 리세스 내에 반도체 패턴(38)을 형성할 수 있다. 상기 반도체 패턴(38)은 실리콘 에피택시얼층일 수 있다. 상기 반도체 패턴(38)의 상부면은 상기 제2 하부 몰드 절연층(5U)의 하부면 보다 높으며 상기 제2 하부 몰드 절연층(5U)의 상부면 보다 낮을 수 있다.
도 5b를 참조하면, 상기 채널 홀(CH) 및 상기 반도체 패턴(38)을 갖는 상기 기판(3) 상에 제1 유전체층(21), 제2 유전체층(24) 및 제3 유전체층(27)을 순차적으로 형성할 수 있다. 상기 채널 홀(CH) 내의 제3 유전체층(27) 상에 희생 스페이서(29)를 형성한 후, 희생 스페이서(29)를 식각 마스크로 이용하여 상기 제1 내지 제3 유전체층들(21, 24, 27)을 이방성 식각하여 상기 반도체 패턴(38)을 노출시킬 수 있다.
도 5c를 참조하면, 희생 스페이서(29)를 제거하고, 반도체층(33)을 형성할 수 있다. 상기 반도체층(33)은 상기 반도체 패턴(38)과 연결될 수 있다. 희생 스페이서(29)를 제거할 때, 상기 반도체 패턴(38)의 상부가 부분적으로 식각되어 리세스 영역이 형성될 수 있다. 이 경우, 상기 리세스 영역 내에도 상기 반도체층(33)이 채워질 수 있다. 일 실시예에서, 희생 스페이서(29)가 제거되지 않고, 반도체층(33)이 형성될 수 있다.
상기 반도체층(33) 상에 상기 채널 홀(CH)을 부분적으로 채우는 충진 절연층(36)을 형성하고, 상기 채널 홀(CH)의 나머지 부분을 채우며 상기 반도체층(33)을 덮는 도전 패드(39)를 형성할 수 있다.
상기 제1 내지 제3 유전체층들(21, 24, 27)은 유전 구조체(30)를 구성할 수 있다. 상기 반도체 패턴(38), 상기 도전 패드(39), 상기 반도체층(33), 상기 충진 절연층(36) 및 상기 유전 구조체(30)는 채널 구조체(42)를 구성할 수 있다.
도 5d를 참조하면, 상기 채널 구조체(42) 및 상기 상부 몰드 절연층(7)을 덮는 제1 상부 절연층(45)을 형성할 수 있다. 상기 제1 상부 절연층(45), 상기 몰드 절연층들(8) 및 상기 희생층들(13)을 수직으로 관통하는 예비 분리 영역(51)를 형성할 수 있다. 상기 예비 분리 영역(51)를 형성하는 동안에 상기 기판(3)에 제1 예비 리세스(RC1)가 형성될 수 있다. 이어서, 상기 예비 분리 영역(51)에 의해 노출되는 상기 희생층들(13)을 선택적으로 제거하여 측면 개구부들(52)을 형성할 수 있다. 예를 들어, 상기 희생층들(13)이 실리콘 질화막이고, 상기 몰드 절연막들(140)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 등방성 식각 공정을 수행할 수 있다. 상기 측면 개구부들(52)은 상기 예비 분리 영역(51)로부터 몰드 절연층들(7) 사이로 수평적으로 연장되어 상기 채널 구조체들(42)의 측면 일부분 및 상기 반도체 패턴(38)의 측면 일부분을 노출할 수 있다. 산화 공정을 수행하여 측면 개구부(52)에 의해 노출된 상기 반도체 패턴(38)의 측면에 절연층(63)을 형성할 수 있다.
도 5e를 참조하면, 상기 측면 개구부들(52)을 채우는 제4 유전체층(54) 및 도전 물질층(57a)을 형성할 수 있다.
상기 제4 유전체층(54)은 비정질의 금속 산화막(metal oxide film)을 형성한 후, 결정화를 위한 열처리 공정을 수행함으로써 형성될 수 있다. 선택적으로, 결정화된 금속 산화막의 표면이 식각될 수 있다. 상기 열처리 공정은 불활성 가스 분위기에서 수행되는 스파이크 급속 열처리 공정일 수 있다.
상기 도전 물질층(57a)을 형성하는 것은 상기 측면 개구부들(52) 내에 상기 제4 유전체층(54)을 덮는 제1 도전 물질층(55a) 및 상기 제1 도전 물질층(55a)을 덮으며 상기 측면 개구부들(52)을 채우는 제2 도전 물질층(56a)을 형성하는 것을 포함할 수 있다.
상기 제4 유전체층(54) 및 상기 도전 물질층(57a)은 상기 예비 분리 영역(51)의 측면 및 상기 제1 상부 절연층(45) 상에도 형성될 수 있다. 상기 제4 유전체층(54) 및 상기 도전 물질층(57a)은 제1 예비 리세스(RC1)의 표면에도 형성될 수 있다.
도 5f를 참조하면, 수직적으로 서로 분리된 도전층들(57)을 형성할 수 있다.
습식 식각 공정에 의해, 상기 예비 분리 영역(51)의 측면, 상기 제1 상부 절연층(45) 및 제1 예비 리세스(RC1)의 표면에 형성된 상기 도전 물질층들(57a)을 제거할 수 있다.
본 단계에서, 상기 도전층들(57)보다 상기 몰드 절연층들(8)이 돌출될 수 있다. 각각의 도전층(57)은 제1 도전층(55) 및 제2 도전층(56)을 포함할 수 있다.
도 5g를 참조하면, 상기 몰드 절연층들(8)의 돌출된 부분들을 제거하여 분리 영역(OP)를 형성할 수 있다.
건식 식각 공정에 의해, 상기 몰드 절연층들(8)의 돌출된 부분들이 제거될 수 있다. 상기 건식 식각 공정은 C4F6 가스, C4F8 가스 또는 이들의 조합을 포함하는 식각 가스를 이용하여 수행될 수 있다. 상기 분리 영역(OP) 내에서 상기 도전층들(57)의 측면과 상기 몰드 절연층들(8)의 측면이 공면을 이룰 수 있다. 따라서, 후속의 공통 소스 라인(78)을 형성하는 공정에서, 공통 소스 라인(78) 내에 슬릿(slit) 또는 보이드(void)가 형성되지 않기 때문에, 상기 슬릿 내에 잔존하는 불소(F2) 가스로 인한 절연성 스페이서(72)가 녹는 불량이 개선될 수 있다. 그리고, 상기 몰드 절연층들(8)의 돌출된 부분들을 따라 잔존할 수 있는 상기 제1 도전층(55)도 함께 제거될 수 있으므로, 상기 도전층들(57) 간의 브릿지 불량이 개선될 수 있다.
본 단계에서, 상기 기판(3)의 상면에 제2 예비 리세스(RC2)가 형성될 수 있다. 상기 제2 예비 리세스(RC2)는 상기 제1 예비 리세스(RC1)보다 깊어질 수 있다. 상기 제2 예비 리세스(RC2)는 1개의 계단(SP)을 포함하는 측면부를 가질 수 있다. 상기 계단(SP)은 몰드 절연층들(8)의 돌출된 부분들이 제거된 후, 상기 돌출된 부분들의 아래의 상기 기판(101)이 식각됨으로써 형성될 수 있다. 상기 제2 예비 리세스(RC2)는 서로 다른 폭을 가지는 상부 영역 및 하부 영역을 포함할 수 있다. 상기 제2 예비 리세스(RC2)의 상기 상부 영역의 폭은 상기 제1 예비 리세스(RC1)의 폭보다 넓을 수 있다. 상기 제2 예비 리세스(RC2)의 하부 영역의 폭이 상기 제1 예비 리세스(RC1)의 폭과 실질적으로 동일할 수 있다.
도 5h를 참조하면, 상기 분리 영역(OP)의 측면에 절연성 스페이서(72)를 형성할 수 있다.
상기 분리 영역(OP)의 측면 및 제2 예비 리세스(RC2)의 상면을 덮는 절연 물질층을 형성하고 에치백 공정을 수행함으로써, 절연성 스페이서(72)가 형성될 수 있다.
본 단계에서, 상기 기판(3)에 리세스(RCS)가 형성될 수 있다. 상기 리세스(RCS)는 2개의 계단들(SP)을 포함하는 측면부를 가질 수 있다. 절연성 스페이서(72)는 상기 리세스(RCS)의 상기 계단들(SP) 상에 형성될 수 있다. 절연성 스페이서(72)의 하부는 상기 리세스(RCS)의 형상을 따라 형성된 굴곡부를 포함할 수 있다. 상기 분리 영역(OP)에 의해 상기 기판(3)이 노출될 수 있다.
리세스(RCS) 아래에 불순물 영역(75)이 형성될 수 있다. 절연성 스페이서(72)를 형성한 후 또는 절연성 스페이서(72)를 형성하기 전에 이온 주입 공정에 의해 불순물이 주입될 수 있다. 상기 불순물 영역(75)은 예를 들어, n형 불순물을 포함할 수 있다.
도 5i를 참조하면, 절연성 스페이서(72) 사이를 채우는 공통 소스 라인(78)을 형성할 수 있다.
상기 분리 영역(도 3h의 OP)를 채우는 도전성 물질을 증착하고, 평탄화 공정을 수행하여 공통 소스 라인(78)을 형성할 수 있다. 상기 공통 소스 라인(78)은 도전성 물질로 형성될 수 있다. 상기 도전성 물질은 예를 들어 금속 질화물, 금속 실리사이드 및 금속 중 적어도 하나로 형성될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 제1 상부 절연층(45) 및 상기 공통 소스 라인(78) 상에 제2 상부 절연층(81)을 형성할 수 있다. 상기 제1 및 제2 상부 절연층들(45, 81)을 관통하며 상기 채널 구조체(42)의 상기 도전 패드(39)와 전기적으로 연결될 수 있는 콘택 플러그(84)를 형성할 수 있다. 상기 콘택 플러그(84)는 금속-실리사이드, 금속 질화물 및/또는 금속으로 형성될 수 있다. 상기 제2 상부 절연층(81) 상에 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)을 형성할 수 있다. 상기 비트라인(87)은 도전성 물질, 예를 들어 금속 질화물(예를 들어, TiN, TaN 등) 및/또는 금속(예를 들어, W, Al, Cu 등)으로 형성될 수 있다.
상술한 제조 방법과 달리, 본 발명의 일 실시예에 따른 제조 방법에서는 도 5e의 공정이 완료된 다음, 건식 식각 공정에 의해 수직적으로 서로 분리된 도전층들(57)을 형성할 수 있다.
상기 건식 식각 공정에 의해 상기 예비 분리 영역(51)의 측면, 상기 제1 상부 절연층(45) 및 제1 예비 리세스(RC1)의 표면에 형성된 상기 도전 물질층들(57a)을 먼저 제거할 수 있다. 그리고, 상기 예비 분리 영역(51)의 측면을 덮고 있던 상기 도전 물질층들(57a)이 제거됨으로써 노출된 상기 몰드 절연층들(8)의 일부를 상기 도전 물질층들(57a)과 함께 상기 건식 식각 공정에 의해 제거할 수 있다. 상기 건식 식각 공정에 의해 상기 몰드 절연층들(8)과 상기 도전 물질층들(57a)은 유사한 식각률로 식각될 수 있다.
이와 같이, 상기 몰드 절연층들(8) 및 상기 도전 물질층(57a)을 함께 식각할 수 있는 상기 건식 식각 공정에 의해 도 5g와 동일하거나 유사한 개구부 및 제2 예비 리세스가 형성될 수 있다. 상기 건식 식각 공정은 Cl2 가스를 포함하는 식각 가스를 이용하여 수행될 수 있다.
도 6는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 6에 도시된 반도체 소자는 도 2에 도시된 반도체 소자와 달리, 채널 구조체(42')가 반도체 패턴(38)을 포함하지 않는다. 따라서, 반도체층(33)이 상기 기판(3)에 직접 접촉할 수 있다.
도 5a를 참조하여 설명하였던 반도체 패턴(38)을 형성하기 위한 선택적 에피택셜 성장(SEG) 공정을 수행하지 않고, 후속의 도 5b 이후의 공정을 수행함로써, 도 6에 도시된 반도체 소자가 제조될 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 소자에서, 상기 기판(3) 상의 적층 구조체(ST), 채널 구조체(42, 42'), 공통 소스 라인(78), 절연성 스페이서(72) 및 불순물 영역(75) 및 비트라인(87)은 메모리 셀 어레이 영역을 구성할 수 있다. 이러한 메모리 셀 어레이 영역에 전기적으로 연결되는 주변 회로 영역은 기판(3)에 형성되고, 상기 메모리 셀 어레이 영역의 외측에 배치될 수 있다. 상기 주변 회로 영역은 복수 개의 트랜지스터들을 포함할 수 있다. 상기 주변 회로 영역의 배치는 이에 제한되지 않고, 변형될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 7을 참조하면, 기판(3') 상의 적층 구조체(ST), 채널 구조체(42), 공통 소스 라인(78), 절연성 스페이서(72) 및 불순물 영역(75) 및 비트라인(87)은 메모리 셀 어레이 영역(Cell)을 구성할 수 있다. 상기 메모리 셀 어레이 영역(Cell) 아래에 주변 회로 영역(Peri)이 배치될 수 있다. 상기 메모리 셀 어레이 영역(Cell)은 도 2에 도시된 구조와 동일하고, 다만, 기판(3')은 예를 들어, 비정질 또는 다결정질 반도체 물질을 포함할 수 있다.
주변 회로 영역(Peri)은 베이스 기판(103) 상에 형성될 수 있다. 상기 베이스 기판(103)는 반도체 기판일 수 있다. 상기 주변 회로 영역(Peri)은 복수 개의 트랜지스터들(TR) 및 배선들(ML)을 포함할 수 있다. 상기 주변 회로 영역(Peri)은 상기 베이스 기판(103)와 상기 기판(3') 사이의 하부 절연층(110)에 의해 덮일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3: 기판 8: 몰드 절연층들
13: 희생층들 21: 제1 유전체층
24: 제2 유전체층 27: 제3 유전체층
30: 유전 구조체 33: 반도체층
36: 충진 절연층 38: 반도체 패턴
39: 도전 패드 42: 채널 구조체
45: 제1 상부 절연층 51: 예비 분리 영역
52: 측면 개구부 54: 제4 유전체층
57: 도전층 63: 절연층
72: 절연성 스페이서 75: 불순물 영역
78: 공통 소스 라인 81: 제2 상부 절연층
84: 콘택 플러그 87: 비트라인
CH: 채널 홀 OP: 분리 영역
RC1: 제1 예비 리세스 RC2: 제2 예비 리세스
RCS: 리세스 SP: 계단
ST: 적층 구조체

Claims (10)

  1. 리세스를 포함하는 기판;
    상기 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하는 채널 구조체;
    상기 게이트 전극들을 관통하고, 상기 기판 상에서 일 방향으로 연장되고, 경사진 측면을 가지는 분리 영역;
    상기 분리 영역 내에 배치되고, 상기 리세스의 최하부에 연결되는 공통 소스 라인; 및
    상기 공통 소스 라인과 상기 게이트 전극들 사이에 배치되고, 상기 분리 영역으로 노출된 상기 게이트 전극들에 접촉하는 스페이서를 포함하고,
    상기 리세스는 상기 분리 영역 아래에 위치하고, 상기 리세스는 복수의 단차들을 포함하는 측면부를 가지고,
    상기 스페이서의 하부는 상기 리세스의 상기 복수의 단차들에 대응하는 절곡부를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 리세스의 상부의 폭은 상기 분리 영역의 하부의 폭과 동일하고, 상기 리세스의 상부의 폭은 상기 리세스의 하부의 폭보다 넒은 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 공통 소스 라인은 상기 리세스의 최하부와 접촉하는 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고,
    상기 상부 영역의 폭은 상기 하부 영역의 폭보다 더 큰 반도체 소자.
  5. 삭제
  6. 제1 항에 있어서,
    상기 스페이서는 상기 게이트 전극들 중 최하위의 게이트 전극의 측면 상에서 제1 두께를 가지고, 상기 게이트 전극들 중 최상위의 게이트 전극의 측면 상에서의 제2 두께를 가지고, 상기 제2 두께는 상기 제1 두께보다 두꺼운 반도체 소자.
  7. 리세스를 가지는 기판;
    상기 기판 상에 서로 교대로 적층되는 게이트 전극들 및 몰드 절연층들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 상기 리세스와 접촉하고, 상기 기판 상에서 일 방향으로 연장되는 공통 소스 라인;를 포함하되,
    상기 리세스는 서로 다른 폭을 가지는 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 공통 소스 라인은 적어도 상기 제1 영역과 접촉하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 영역 상에 상기 제2 영역이 배치되고, 상기 제2 영역 상에 상기 제3 영역이 배치되고,
    상기 제1 영역의 제1 폭은 상기 제2 영역의 제2 폭보다 작고, 상기 제2 영역의 제2 폭은 상기 제3 영역의 제3 폭보다 작은 반도체 소자.
  9. 제8 항에 있어서,
    상기 제3 영역의 측면은 상기 몰드 절연층들 중 상기 기판의 상면에 접한 최하위의 몰드 절연층의 측면과 공면을 이루는 반도체 소자.
  10. 제8 항에 있어서,
    상기 적층 구조체와 상기 공통 소스 라인 사이에 배치되는 스페이서를 더 포함하고,
    상기 스페이서는 상기 제2 영역 및 상기 제3 영역에 접촉하는 반도체 소자.
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