CN112768463B - 三维存储器及其制作方法 - Google Patents
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Abstract
本发明提供了一种三维存储器及其制作方法。该三维存储器包括栅极堆叠结构，栅极堆叠结构包括多层控制栅结构和多层隔离层，控制栅结构和隔离层沿远离衬底的方向交替层叠设置，栅极堆叠结构中具有贯穿至衬底的沟道结构和共源极，在远离衬底的方向上，多层控制栅结构包括最外侧的顶部选择栅，顶部选择栅的厚度为H1，多层控制栅结构中其余各控制栅结构的厚度为H2，H1＞H2；隔离层包括与顶部选择栅相邻的顶部隔离层，顶部隔离层位于顶部选择栅朝向衬底的一侧，顶部隔离层的厚度为H3，多层隔离层中其余各隔离层的厚度为H4，H3＞H4。上述三维存储器能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。
背景技术
为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠结构，并对堆叠结构刻蚀形成沟道通孔(Channel Hole，CH)，在沟道通孔中形成沟道结构后，在堆叠结构中形成栅极隔槽(Gate Line Slit，GLS)，然后去除牺牲层以填充与沟道结构接触的控制栅结构。
在3D NAND存储器的制作过程中，通过设置具有分区的顶部选择栅(TopSelective Gate，TSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，并降低存储器功耗，减少RC延迟。目前，通常通过引入顶部选择栅切线作为隔离结构，对顶部选择栅进行分隔，以获得各个选择栅的分区结构。
在现在的3D NAND存储器中，为了减少编程干扰(Program Disturb)以及漏电，保持有效编程电压，顶部选择栅通常有多层，然而，多层的顶部选择栅要求更多层薄膜堆叠，从而增加了沉积工艺的成本以及沟道通孔的蚀刻难度。
发明内容
本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中三维存储器的制作成本高且沟道通孔的蚀刻难度大的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器，包括具有栅极堆叠结构的衬底，栅极堆叠结构包括多层控制栅结构和多层隔离层，控制栅结构和隔离层沿远离衬底的方向交替层叠设置，栅极堆叠结构中具有分别贯穿至衬底的沟道结构和共源极，在远离衬底的方向上，多层控制栅结构包括最外侧的顶部选择栅，顶部选择栅的厚度为H1，多层控制栅结构中其余各控制栅结构的厚度为H2，H1＞H2；隔离层包括与顶部选择栅相邻的顶部隔离层，顶部隔离层位于顶部选择栅朝向衬底的一侧，顶部隔离层的厚度为H3，多层隔离层中其余各隔离层的厚度为H4，H3＞H4。
进一步地，H1：H2为1.5：1～2：1。
进一步地，H1为
进一步地，H3：H4为1.5：1～2：1。
进一步地，H3为
进一步地，多层控制栅结构的层数为72～144。
进一步地，三维存储器还包括：顶部选择栅切线，贯穿顶部选择栅和顶部隔离层，用于将顶部选择栅分割为多个顶部选择栅分区。
根据本发明的另一方面，提供了一种上述的三维NAND存储器的制作方法，包括以下步骤：在衬底上形成堆叠体，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层，在远离衬底的方向上，多层牺牲层包括最外侧的顶部牺牲层，顶部牺牲层的厚度为H1，多层牺牲层中其余各牺牲层的厚度为H2，H1＞H2，隔离层包括与顶部牺牲层相邻的顶部隔离层，顶部隔离层位于顶部牺牲层靠近衬底的一侧，顶部隔离层的厚度为H3，多层隔离层中其余各隔离层的厚度为H4，H3＞H4；在堆叠体中形成贯穿至衬底的沟道结构；将牺牲层置换为控制栅结构，以形成栅极堆叠结构，并在栅极堆叠结构中形成贯穿至衬底的共源极。
进一步地，形成控制栅结构和共源极的步骤包括：在堆叠体中形成贯穿至衬底的栅极隔槽，并去除牺牲层；在对应牺牲层的位置形成控制栅结构；在栅极隔槽中形成共源极。
进一步地，沟道结构为多个，在形成沟道结构的步骤之前，制作方法还包括以下步骤：在堆叠体远离衬底的一侧形成开口，开口贯穿顶部牺牲层和顶部隔离层；在开口中形成顶部选择栅切线，在形成控制栅结构的步骤之后，顶部选择栅切线将顶部选择栅分割为多个顶部选择栅分区。
应用本发明的技术方案，提供了一种三维存储器，该三维存储器中的栅极堆叠结构包括多层控制栅结构和多层隔离层在远离衬底的方向上，多层控制栅结构包括最外侧的顶部选择栅，顶部选择栅的厚度为H1，多层控制栅结构中其余各控制栅结构的厚度为H2，H1＞H2；隔离层包括与顶部选择栅相邻的顶部隔离层，顶部隔离层位于顶部选择栅朝向衬底的一侧，顶部隔离层的厚度为H3，多层隔离层中其余各隔离层的厚度为H4，H3＞H4。与现有技术中具有多层顶部选择栅的三维存储器相比，由于本发明的上述三维存储器中增大了顶部选择栅的厚度以及位于其下方并相邻的隔离层的厚度，从而可以通过使器件中仅具有一层顶部选择栅，在电性上减少编程干扰(Program Disturb)以及漏电，保持有效编程电压的要求，还能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的一种三维存储器的局部剖面结构示意图；
图2示出了在本申请实施方式所提供的一种三维存储器的制作方法中，在衬底上形成堆叠体后基体的局部剖面结构示意图，其中，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层，在远离衬底的方向上，多层牺牲层中的最外侧具有一层顶部牺牲层，与顶部牺牲层相邻的隔离层为顶部隔离层，顶部隔离层位于顶部牺牲层靠近衬底的一侧；
图3示出了在图2所示的堆叠体中形成贯穿至衬底的沟道通孔和栅极隔槽后基体的局部剖面结构示意图；
图4示出了在图3所示的沟道通孔中形成贯穿至衬底的沟道结构后基体的局部剖面结构示意图；
图5示出了将图4所示的牺牲层置换为控制栅结构以形成栅极堆叠结构后基体的局部剖面结构示意图；
图6示出了在图5所示的栅极隔槽中形成贯穿至衬底的共源极后基体的局部剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、控制栅结构；210、顶部选择栅；30、隔离层；310、顶部隔离层；40、沟道结构；410、沟道通孔；50、共源极；510、栅极隔槽；60、牺牲层；610、顶部牺牲层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，在现在的3D NAND存储器中，为了减少编程干扰(Program Disturb)以及漏电，保持有效编程电压，顶部选择栅通常有多层，然而，多层的顶部选择栅要求更多层薄膜堆叠，从而增加了沉积工艺的成本以及沟道通孔的蚀刻难度。
本发明的发明人针对上述问题进行研究，提出了一种三维存储器，如图1所示，包括具有栅极堆叠结构的衬底10，栅极堆叠结构包括多层控制栅结构20和多层隔离层30，控制栅结构20和隔离层30沿远离衬底10的方向交替层叠设置，栅极堆叠结构中具有分别贯穿至衬底10的沟道结构40和共源极50，在远离衬底10的方向上，多层控制栅结构20包括最外侧具的顶部选择栅210，顶部选择栅210的厚度为H1，多层控制栅结构20中其余各控制栅结构20的厚度为H2，H1＞H2；所述隔离层包括与顶部选择栅210相邻的顶部隔离层310，顶部隔离层310位于顶部选择栅210朝向衬底10的一侧，顶部隔离层310的厚度为H3，多层隔离层30中其余各隔离层30的厚度为H4，H3＞H4。
与现有技术中具有多层顶部选择栅的三维存储器相比，由于本发明的上述三维存储器中增大了顶部选择栅的厚度以及位于其下方并相邻的隔离层的厚度，从而可以通过使器件中仅具有一层顶部选择栅，在电性上减少编程干扰(Program Disturb)以及漏电，保持有效编程电压的要求，还能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述隔离层30可以为SiO2，上述控制栅结构20可以包括栅极层，形成上述栅极层的材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述隔离层30和上述栅极层的种类进行合理选取。
上述控制栅结构20还可以包括高K介质层，高K介质层包裹栅极层。上述K介质层和上述栅极层共同构成控制栅结构20。形成上述高K介质层的材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3和BaSrTiO中一种或多种。
在本发明的上述三维存储器中，多层控制栅结构20的最外侧可以具有一层上述顶部选择栅210；隔离层30包括与顶部选择栅210相邻的顶部隔离层310，顶部隔离层310位于顶部选择栅210朝向衬底10的一侧。
由于本发明的上述三维存储器中仅具有一层顶部选择栅，但同时增大了顶部选择栅的厚度以及位于其下方并相邻的隔离层的厚度，从而不仅能够在电性上减少编程干扰(Program Disturb)以及漏电，保持有效编程电压的要求，还能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
在本发明的上述三维存储器中，顶部选择栅210的厚度为H1，多层控制栅结构20中其余各控制栅结构20的厚度为H2，为了进一步减少编程干扰(Program Disturb)以及漏电，优选地，H1：H2为1.5：1～2：1；更为优选地，上述H1为
在本发明的上述三维存储器中，顶部隔离层310的厚度为H3，多层隔离层30中其余各隔离层30的厚度为H4，为了进一步减少编程干扰(Program Disturb)以及漏电，优选地，H3：H4为1.5：1～2：1，更为优选地，上述H3为
与现有技术中的三维存储器相比，本发明的上述三维存储器中通过采用一层顶部选择栅210，并增大该顶部选择栅210以及位于其下方顶部隔离层310的厚度，能够使三维存储器在保持有效编程电压的要求的同时，栅堆叠层数较少，优选地，多层控制栅结构20的层数为72～144。
本发明的上述三维存储器还可以包括顶部选择栅切线，该顶部选择栅切线贯穿顶部选择栅210和顶部隔离层310，用于将顶部选择栅210分割为多个顶部选择栅210分区。
根据本发明的另一方面，还提供了一种上述的三维NAND存储器的制作方法，如图2至图6所示，包括以下步骤：在衬底10上形成堆叠体，堆叠体包括沿远离衬底10的方向交替层叠的多层牺牲层和多层隔离层30，在远离衬底10的方向上，多层牺牲层包括最外侧的顶部牺牲层，顶部牺牲层的厚度为H1，多层牺牲层中其余各牺牲层的厚度为H2，H1＞H2，隔离层30包括与顶部牺牲层相邻的顶部隔离层310，顶部隔离层310位于顶部牺牲层靠近衬底10的一侧，顶部隔离层310的厚度为H3，多层隔离层30中其余各隔离层30的厚度为H4，H3＞H4；在堆叠体中形成贯穿至衬底10的沟道结构40；将牺牲层置换为控制栅结构20，以形成栅极堆叠结构，并在栅极堆叠结构中形成贯穿至衬底10的共源极50。
本发明的上述三维存储器的制备方法中，先使形成的堆叠体中位于顶部的牺牲层与其余牺牲层相比具有更大的厚度，并使位于该顶部牺牲层下方的隔离层与其余隔离层相比也具有更大的厚度，从而通过将上述顶部牺牲层置换为控制栅结构，可以在制作得到的三维存储器中仅具有一层顶部选择栅的同时，增大了顶部选择栅的厚度以及位于其下方并相邻的隔离层的厚度，从而不仅能够在电性上减少编程干扰(Program Disturb)以及漏电，保持有效编程电压的要求，还能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
下面将结合附图更详细地描述根据本发明提供的三维NAND存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，在衬底10上形成堆叠体，堆叠体包括沿远离衬底10的方向交替层叠的多层牺牲层60和多层隔离层30，如图2所示，在远离衬底10的方向上，多层牺牲层60中的最外侧具有一层顶部牺牲层610，顶部牺牲层610的厚度为H1，多层牺牲层60中其余各牺牲层60的厚度为H2，H1＞H2，与顶部牺牲层610相邻的隔离层30为顶部隔离层310，顶部隔离层310位于顶部牺牲层60靠近衬底10的一侧，顶部隔离层310的厚度为H3，多层隔离层30中其余各隔离层30的厚度为H4，H3＞H4。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
在上述步骤S1中，隔离层30和牺牲层60可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述隔离层30和牺牲层60的层数，上述隔离层30可以为SiO2，上述牺牲层60可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述隔离层30和上述牺牲层60的种类进行合理选取。
在远离衬底10的方向上，多层牺牲层60中的最外侧可以具有一层顶部牺牲层610，顶部牺牲层610的厚度为H1，多层牺牲层60中其余各牺牲层60的厚度为H2，H1＞H2，与顶部牺牲层610相邻的隔离层30为顶部隔离层310，顶部隔离层310位于顶部牺牲层610靠近衬底10的一侧，顶部隔离层310的厚度为H3，多层隔离层30中其余各隔离层30的厚度为H4，H3＞H4。
在完成形成位于衬底10上堆叠体的步骤之后，在堆叠体中形成贯穿至衬底10的沟道结构40，如图3和图4所示。
在上述形成贯穿至衬底10的沟道结构40的步骤中，可以先在堆叠体中形成贯穿至衬底10的沟道通孔410，如图3所示，然后在沟道通孔410的侧壁上顺序沉积形成栅电介质层和沟道层，得到贯穿至衬底的沟道结构40，如图4所示。
在一种优选的实施方式中，形成上述栅电介质层的步骤包括：在沟道通孔410的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
上述沟道结构40还可以包括填充于沟道通孔410中的介电填充层，介电填充层位于沟道层远离栅电介质层的一侧。
本领域技术人员可以根据现有技术对上述栅电介质层中上述各功能层材料、沟道层以及介电填充层的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电子捕获层的材料可以为SiN，隧穿层和介电填充层的材料可以为SiO2，沟道层的材料可以为多晶硅。本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构40，在此不再赘述。
在完成形成贯穿至衬底10的沟道结构40的步骤之后，将牺牲层60置换为控制栅结构20，以形成栅极堆叠结构，如图5所示，并在栅极堆叠结构中形成贯穿至衬底10的共源极50，如图6所示。
为了形成上述控制栅结构20和上述共源极50，在一种优选的实施方式中，在堆叠体中形成贯穿至衬底10的栅极隔槽510，通过形成上述栅极隔槽510，使牺牲层60能够具有裸露的端面，然后从上述裸露端面开始采用刻蚀液对牺牲层60进行湿法刻蚀，以去除牺牲层60，并在去除牺牲层60的位置形成控制栅结构20，以使控控制栅结构20与沟道结构40接触，其中，对应顶部牺牲层610的位置形成顶部选择栅210，然后在栅极隔槽510中形成共源极50。
在上述优选的实施方式中，通过去除牺牲层60，能够在去除牺牲层60的位置形成由横向延伸的沟道，然后以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述控制栅结构20还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成控制栅结构20。
上述沟道结构40可以为多个，在形成沟道结构40的步骤之前，本发明的上述制作方法还可以包括以下步骤：在堆叠体远离衬底10的一侧形成开口，开口贯穿顶部牺牲层610和顶部隔离层310；在开口中形成顶部选择栅切线。在形成上述控制栅结构20的步骤之后，顶部选择栅切线将顶部选择栅210分割为多个顶部选择栅210分区。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
与现有技术中具有多层顶部选择栅的三维存储器相比，由于本发明的上述三维存储器中增大了顶部选择栅的厚度以及位于其下方并相邻的隔离层的厚度，从而可以通过使器件中仅具有一层顶部选择栅，在电性上减少编程干扰(Program Disturb)以及漏电，保持有效编程电压的要求，还能够减少栅极堆叠结构中的堆叠层数，减少了工艺步骤数和工艺难度，达到节省成本的目的。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
在衬底上形成堆叠体，所述堆叠体包括沿远离所述衬底的方向交替层叠的多层牺牲层和多层隔离层，在远离所述衬底的方向上，所述多层牺牲层包括最外侧的顶部牺牲层，所述顶部牺牲层的厚度为H1，所述多层牺牲层中其余各所述牺牲层的厚度为H2，H1＞H2，所述隔离层包括与所述顶部牺牲层相邻的顶部隔离层，所述顶部隔离层位于所述顶部牺牲层靠近所述衬底的一侧，所述顶部隔离层的厚度为H3，所述多层隔离层中其余各所述隔离层的厚度为H4，H3＞H4；
在所述堆叠体中形成贯穿至所述衬底的沟道结构；
将所述牺牲层置换为控制栅结构，以形成栅极堆叠结构，并在所述栅极堆叠结构中形成贯穿至所述衬底的共源极。
2.根据权利要求1所述的制作方法，其特征在于，H1：H2为1.5：1～2：1。
3.根据权利要求2所述的制作方法，其特征在于，所述H1为
4.根据权利要求1所述的制作方法，其特征在于，H3：H4为1.5：1～2：1。
5.根据权利要求4所述的制作方法，其特征在于，所述H3为
6.根据权利要求1所述的制作方法，其特征在于，所述控制栅结构的层数为72～144。
7.根据权利要求1所述的制作方法，其特征在于，形成所述控制栅结构和所述共源极的步骤包括：
在所述堆叠体中形成贯穿至所述衬底的栅极隔槽，并去除所述牺牲层；
在对应所述牺牲层的位置形成控制栅结构；
在所述栅极隔槽中形成所述共源极。
8.根据权利要求1所述的制作方法，其特征在于，所述沟道结构为多个，在形成所述沟道结构的步骤之前，所述制作方法还包括以下步骤：
在所述堆叠体远离所述衬底的一侧形成开口，所述开口贯穿所述顶部牺牲层和所述顶部隔离层；
在所述开口中形成顶部选择栅切线；
在形成所述控制栅结构的步骤之后，所述顶部选择栅切线将所述顶部选择栅分割为多个顶部选择栅分区。
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