CN111373534A - 包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法 - Google Patents

包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法 Download PDF

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Abstract

一种三维存储器装置包含位于衬底上方的绝缘层与字线层级导电层的交替堆叠，和位于所述交替堆叠上方的漏极选择层级导电层。存储器堆叠结构延伸穿过所述交替堆叠和所述漏极选择层级导电层。包含相应一对笔直侧壁的电介质分隔物结构，和包含相应一对侧壁的漏极选择层级隔离结构将所述漏极选择层级导电层划分成多个条带，所述隔离结构的相应一对侧壁包含相应一组凹入竖直侧壁分段。所述漏极选择层级导电层和所述漏极选择层级隔离结构是通过用导电材料替换漏极选择层级牺牲材料层，和通过用电介质材料部分替换漏极选择层级牺牲线型结构而形成。

Description

包含多层级漏极选择栅极隔离的三维存储器装置及其制造 方法
相关申请
本申请要求2018年6月27日提交的美国非临时专利申请第16/019,821号和第16/019,856号的优先权权益，所述申请的全部内容以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体装置的领域，且尤其涉及包含多层级自对准的漏极选择层级隔离结构的三维存储器装置及其制造方法。
背景技术
在T.恩多(T.Endoh)等人的标题为“具有堆叠环绕式栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的文章中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本发明的方面，提供一种三维存储器装置，其包括：位于衬底上方的绝缘层与字线层级导电层的交替堆叠；多个多层级漏极选择电极，其各自包括接触且电连接到相应一组漏极选择层级导电层的相应竖直连接部分，所述导电层彼此竖直地间隔开且位于交替堆叠上方；包括相应竖直半导体通道和相应存储器膜的存储器堆叠结构，其中每一存储器膜具有延伸穿过交替堆叠和多层级漏极选择电极的每一层级的相应侧壁；以及第一漏极选择层级隔离结构，其上覆于交替堆叠，沿着第一水平方向横向地延伸，且位于多层级漏极选择电极中的相邻的一对电极之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，其中多个多层级漏极选择电极的至少一个多层级漏极选择电极接触第一漏极选择层级隔离结构的侧壁。
根据本发明的另一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层与字线层级间隔物材料层的交替堆叠，其中字线层级间隔物材料层形成为字线层级导电层，或随后用字线层级导电层进行替换；在交替堆叠上方形成由漏极选择层级绝缘层竖直地间隔开的漏极选择层级牺牲材料层；在交替堆叠上方且穿过漏极选择层级牺牲材料层形成漏极选择层级牺牲线型结构；形成穿过交替堆叠、漏极选择层级间隔物材料层以及漏极选择层级牺牲线型结构的存储器堆叠结构，其中每一存储器堆叠结构包括相应竖直半导体通道和相应存储器膜；通过去除漏极选择层级牺牲线型结构和漏极选择层级牺牲材料层的剩余部分，形成邻接到漏极选择层级隔离沟槽的漏极选择层级背侧凹部；以及在漏极选择层级背侧凹部和漏极选择层级隔离沟槽的体积内形成多层级漏极选择电极，其包括接触且电连接到相应一组漏极选择层级导电层的相应竖直连接部分。
根据本发明的又一方面，提供一种三维存储器装置，其包括：位于衬底上方的绝缘层与字线层级导电层的交替堆叠；多层级漏极选择电极，其包括邻接到相应一组漏极选择层级导电层的相应竖直连接部分，所述导电层彼此竖直地间隔开且位于交替堆叠上方；包括相应竖直半导体通道的存储器堆叠结构，所述半导体通道由延伸穿过交替堆叠的相应存储器膜横向地环绕，且由延伸穿过多个多层级漏极选择电极中的相应一个的相应栅极电介质横向地环绕；以及漏极选择层级隔离结构，其上覆于交替堆叠，沿着第一水平方向横向地延伸，且位于多层级漏极选择电极中的相邻的一对电极之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，其中多层级漏极选择电极中的每一个接触栅极电介质的子集的侧壁。
根据本发明的再一方面，提供一种形成三维存储器装置的方法，其包括：在衬底上方形成绝缘层与字线层级间隔物材料层的交替堆叠，其中字线层级间隔物材料层形成为字线层级导电层，或随后用字线层级导电层进行替换；形成穿过交替堆叠的存储器堆叠结构，其中每一存储器堆叠结构包括相应字线层级半导体通道部分和相应存储器膜；在交替堆叠上方形成由漏极选择层级绝缘层间隔开的漏极选择层级牺牲材料层；形成穿过漏极选择层级牺牲材料层和漏极选择层级绝缘层的漏极选择层级牺牲线型结构；通过去除漏极选择层级牺牲线型结构和漏极选择层级牺牲材料层的部分，形成邻接到漏极选择层级隔离沟槽的漏极选择层级背侧凹部；以及在漏极选择层级背侧凹部和漏极选择层级隔离沟槽的体积内形成多层级漏极选择电极，其包括邻接到相应一组漏极选择层级导电层的相应竖直连接部分。
附图说明
图1为根据本发明的第一实施例的在形成至少一个周边装置和半导体材料层之后的第一示例性结构的竖直横截面图。
图2为根据本发明的第一实施例的在形成绝缘层与字线层级牺牲材料层的交替堆叠之后的第一示例性结构的竖直横截面图。
图3A为根据本发明的第一实施例的在形成漏极选择层级绝缘层和漏极选择层级牺牲材料层之后的第一示例性结构的水平横截面图。
图3B为沿着图3A的竖直平面B-B'的第一示例性结构的竖直横截面图。水平平面B-B'为图3A的水平横截面图的平面。
图4为根据本发明的第一实施例的在形成阶梯式阶台和逆向阶梯式电介质材料部分之后的第一示例性结构的竖直横截面图。
图5A为根据本发明的第一实施例的在形成漏极选择层级牺牲线型结构之后的第一示例性结构的水平横截面图。
图5B为沿着图5A的竖直平面B-B'的第一示例性结构的竖直横截面图。水平平面B-B'为图5A的水平横截面图的平面。
图6A为根据本发明的第一实施例的在形成存储器开口之后的第一示例性结构的水平横截面图。
图6B为沿着图6A的竖直平面B-B'的第一示例性结构的竖直横截面图。水平平面B-B'为图6A的水平横截面图的平面。
图7A为根据本发明的第一实施例的在形成存储器堆叠结构之后的第一示例性结构的水平横截面图。
图7B为沿着图7A的竖直平面B-B'的第一示例性结构的竖直横截面图。水平平面B-B'为图7A的水平横截面图的平面。
图8A为根据本发明的第一实施例的在形成背侧沟槽之后的第一示例性结构的水平横截面图。
图8B为沿着图8A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图8A的水平横截面图的平面。
图9A为根据本发明的第一实施例的在形成字线层级背侧凹部之后的第一示例性结构的水平横截面图。
图9B为沿着图9A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图9A的水平横截面图的平面。
图10A为根据本发明的第一实施例的在形成字线层级导电层之后的第一示例性结构的水平横截面图。
图10B为沿着图10A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图10A的水平横截面图的平面。
图11A为根据本发明的第一实施例的在背侧沟槽中形成电介质分隔物结构之后的第一示例性结构的水平横截面图。
图11B为沿着图11A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图11A的水平横截面图的平面。
图12A为根据本发明的第一实施例的在去除漏极选择层级牺牲线型结构之后的第一示例性结构的水平横截面图。
图12B为沿着图12A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图12A的水平横截面图的平面。
图13A为根据本发明的第一实施例的在去除漏极选择层级牺牲材料层之后的第一示例性结构的水平横截面图。
图13B为沿着图13A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图13A的水平横截面图的平面。
图14A为根据本发明的第一实施例的在形成漏极选择层级导电层的条带之后的第一示例性结构的水平横截面图。
图14B为沿着图14A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图14A的水平横截面图的平面。
图15A为根据本发明的第一实施例的在形成包含漏极选择层级隔离结构的电介质顶盖层之后的第一示例性结构的水平横截面图。
图15B为沿着图15A的竖直平面B-B′的第一示例性结构的竖直横截面图。水平平面B-B′为图15A的水平横截面图的平面。
图15C为图15B中的漏极选择层级隔离结构周围的区的放大图。
图15D为图15B的电介质分隔物结构周围的区的放大图。
图16A为根据本发明的第二实施例的在形成绝缘层与字线层级牺牲材料层的交替堆叠、漏极选择层级绝缘层，以及漏极选择层级牺牲材料层之后的第二示例性结构的水平横截面图。
图16B为沿着图16A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图16A的水平横截面图的平面。
图17A为根据本发明的第二实施例的在形成漏极选择层级牺牲线型结构之后的第二示例性结构的水平横截面图。
图17B为沿着图17A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图17A的水平横截面图的平面。
图18A为根据本发明的第二实施例的在形成存储器开口之后的第二示例性结构的水平横截面图。
图18B为沿着图18A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图18A的水平横截面图的平面。
图19A为根据本发明的第二实施例的在形成存储器堆叠结构之后的第二示例性结构的水平横截面图。
图19B为沿着图19A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图19A的水平横截面图的平面。
图20A为根据本发明的第二实施例的在形成背侧沟槽之后的第二示例性结构的水平横截面图。
图20B为沿着图20A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图20A的水平横截面图的平面。
图21A为根据本发明的第二实施例的在通过去除漏极选择层级牺牲材料层的第一部分形成字线层级背侧凹部和第一漏极选择层级背侧凹部之后的第二示例性结构的水平横截面图。
图21B为沿着图21A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图21A的水平横截面图的平面。
图22A为根据本发明的第二实施例的在形成字线层级导电层和漏极选择层级导电层的第一分段之后的第二示例性结构的水平横截面图。
图22B为沿着图22A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图22A的水平横截面图的平面。
图23A为根据本发明的第二实施例的在背侧沟槽中形成电介质分隔物结构之后的第二示例性结构的水平横截面图。
图23B为沿着图23A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图23A的水平横截面图的平面。
图24A为根据本发明的第二实施例的在去除漏极选择层级牺牲线型结构之后的第二示例性结构的水平横截面图。
图24B为沿着图24A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图24A的水平横截面图的平面。
图25A为根据本发明的第二实施例的在去除漏极选择层级牺牲材料层的第二部分之后的第二示例性结构的水平横截面图。
图25B为沿着图25A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图25A的水平横截面图的平面。
图26A为根据本发明的第二实施例的在形成漏极选择层级导电层的第二分段之后的第二示例性结构的水平横截面图。
图26B为沿着图26A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图26A的水平横截面图的平面。
图27A为根据本发明的第二实施例的在形成包含漏极选择层级隔离结构的电介质顶盖层之后的第二示例性结构的水平横截面图。
图27B为沿着图27A的竖直平面B-B′的第二示例性结构的竖直横截面图。水平平面B-B′为图27A的水平横截面图的平面。
图27C为图27B中的第二漏极选择层级隔离结构周围的区的放大图。
图27D为图27B的第二漏极选择层级隔离结构周围的另一区的放大图。
图27E为图27B的电介质分隔物结构周围的区的放大图。
图28A为根据本发明的第三实施例的在形成绝缘层与字线层级牺牲材料层的交替堆叠和下部存储器开口填充部分之后的第三示例性结构的水平横截面图。
图28B为沿着图28A的竖直平面B-B'的第三示例性结构的竖直横截面图。水平平面B-B'为图28A的水平横截面图的平面。
图29A为根据本发明的第三实施例的在形成绝缘顶盖层和电介质蚀刻终止材料层之后的第三示例性结构的水平横截面图。
图29B为沿着图29A的竖直平面B-B'的第三示例性结构的竖直横截面图。水平平面B-B'为图29A的水平横截面图的平面。
图30A为根据本发明的第三实施例的在形成漏极选择层级绝缘层和漏极选择层级牺牲材料层之后的第三示例性结构的水平横截面图。
图30B为沿着图30A的竖直平面B-B'的第三示例性结构的竖直横截面图。水平平面B-B'为图30A的水平横截面图的平面。
图31A为根据本发明的第三实施例的在形成漏极选择层级线型沟槽之后的第三示例性结构的水平横截面图。
图31B为沿着图31A的竖直平面B-B'的第三示例性结构的竖直横截面图。水平平面B-B'为图31A的水平横截面图的平面。
图32A为根据本发明的第三实施例的在形成漏极选择层级牺牲线型结构之后的第三示例性结构的水平横截面图。
图32B为沿着图32A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图32A的水平横截面图的平面。
图33A为根据本发明的第三实施例的在形成上部存储器开口之后的第三示例性结构的水平横截面图。
图33B为沿着图33A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图33A的水平横截面图的平面。
图34A为根据本发明的第三实施例的在形成漏极选择层级栅极电介质层和覆盖材料层之后的第三示例性结构的水平横截面图。
图34B为沿着图34A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图34A的水平横截面图的平面。
图35A为根据本发明的第三实施例的在形成漏极选择层级栅极电介质层和覆盖材料间隔物之后的第三示例性结构的水平横截面图。
图35B为沿着图35A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图35A的水平横截面图的平面。
图36A为根据本发明的第三实施例的在形成漏极选择层级半导体通道部分、漏极选择层级电介质芯，以及漏极区之后的第三示例性结构的水平横截面图。
图36B为沿着图36A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图36A的水平横截面图的平面。
图37A为根据本发明的第三实施例的在形成第一电介质顶盖层之后的第三示例性结构的水平横截面图。
图37B为沿着图37A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图37A的水平横截面图的平面。
图38A为根据本发明的第三实施例的在形成穿过第一电介质顶盖层的开口之后的第三示例性结构的水平横截面图。
图38B为沿着图38A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图38A的水平横截面图的平面。
图39A为根据本发明的第三实施例的在形成漏极选择层级分隔物沟槽和漏极选择层级隔离沟槽之后的第三示例性结构的水平横截面图。
图39B为沿着图38A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图38A的水平横截面图的平面。
图40A为根据本发明的第三实施例的在通过去除漏极选择层级牺牲材料层形成漏极选择层级背侧凹部之后的第三示例性结构的水平横截面图。
图40B为沿着图40A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图40A的水平横截面图的平面。
图41A为根据本发明的第三实施例的在漏极选择层级背侧凹部中沉积导电材料之后的第三示例性结构的水平横截面图。
图41B为沿着图41A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图41A的水平横截面图的平面。
图42A为根据本发明的第三实施例的在通过各向异性蚀刻形成漏极选择层级导电层的分段之后的第三示例性结构的水平横截面图。
图42B为沿着图42A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B′为图42A的水平横截面图的平面。
图43A为根据本发明的第三实施例的在形成包含漏极选择层级隔离结构的第二电介质顶盖层之后的第三示例性结构的水平横截面图。
图43B为沿着图43A的竖直平面B-B′的第三示例性结构的竖直横截面图。水平平面B-B'为图43A的水平横截面图的平面。
图43C为沿着图43A的竖直平面C-C'的第三示例性结构的竖直横截面图。
图43D为图43B的竖直横截面图的区的放大图。
图43E为沿着图43A的竖直平面E-E'的第三示例性结构的竖直横截面图。
图43F为图43C的竖直横截面图的区的放大图。
图44A为用于向其中的各种组件提供电触点的用于第一、第二以及第三示例性结构的配置的竖直横截面图。
图44B为图44A的示例性结构的透视俯视图。
图45为用于向其中的各种组件提供电触点的用于第一、第二以及第三示例性结构的另一配置的竖直横截面图。
具体实施方式
如上文所论述，本发明涉及包含多层级自对准的漏极选择层级隔离结构的三维存储器装置及其制造方法，下文描述其各种方面。多层级自对准的漏极选择层级隔离结构可提供紧凑的装置布局并减小芯片大小，而不需要向漏极选择层级隔离结构分配额外专用区域，以及提供较简单的自对准制造过程。本发明的实施例可用以形成包含多层级存储器结构的各种结构，本发明的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维单片存储器阵列装置。
图式未按比例绘制。除非另外明确地描述或清楚地指示不存在元件的重复，否则在示出元件的单个个例的情况下，可重复元件的多个个例。例如“第一”、“第二”以及“第三”的序数仅用以识别类似元件，且可跨越本发明的说明书和权利要求书采用不同序数。相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，其提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。此外，层可为厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可为层，可包含其中的一或多个层，或可具有位于其上、其上方和/或其下方的一或多个层。
单片三维存储器阵列为其中在例如半导体晶片的单个衬底上方形成多个存储器层级，而不具有中间衬底的存储器阵列。术语“单片”意指阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独地形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠式存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来建构，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的第5,915,167号美国专利中所描述。可在接合之前薄化或从存储器层级去除衬底，但由于存储器层级最初形成于单独衬底上方，因此此类存储器并非真正单片三维存储器阵列。本发明的各种三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
参考图1，示出可用以例如制造包含竖直NAND存储器装置的装置结构的根据本发明的实施例的第一示例性结构。第一示例性结构包含衬底(9、10)，其可为半导体衬底。衬底可包含衬底半导体层9和任选的半导体材料层10。
衬底半导体层9可为半导体晶片或半导体材料层，且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V合成半导体材料、至少一种II-VI合成半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导性材料”指代具有从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂后产生具有从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代在充分高的原子浓度下掺杂有电掺杂剂，以变成形成为结晶材料或如果通过退火过程(例如，从初始非晶形状态)转换成结晶材料(即，以具有大于1.0×105S/cm的电导率)的导电材料的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或传导性的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导性或传导性的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于周边电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。至少一个半导体装置可包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极电介质顶盖层可形成于衬底半导体层9上方，且可随后被图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一个可包含栅极电介质750、栅极电极(752、754)，以及栅极电介质顶盖758。栅极电极(752、754)可包含第一栅极电极部分752与第二栅极电极部分754的堆叠。至少一个栅极间隔物756可通过沉积且各向异性地蚀刻电介质衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过将至少一个栅极结构(750、752、754、758)用作掩蔽结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可任选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每一硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可为氧化硅层，且第二电介质衬里762可为氮化硅层。用于周边电路的至少一个半导体装置可包含用于随后将形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。
例如氧化硅的电介质材料可沉积在至少一个半导体装置上方，且可随后被平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶部表面可与电介质衬里(761、762)的顶部表面共面。随后，可从一区域去除平坦化电介质层770和电介质衬里(761、762)，以物理地暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则所述表面“物理地暴露出来”。
任选的半导体材料层10(如果存在)可在至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶部表面上。所沉积半导体材料可与衬底半导体层9的半导体材料相同或可不同。所沉积半导体材料可为可用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构成外延对准。所沉积半导体材料的位于平坦化电介质层770的顶部表面上方的部分可例如通过化学机械平坦化(CMP)来去除。在此情况下，半导体材料层10可具有与平坦化电介质层770的顶部表面共面的顶部表面。
至少一个半导体装置700的区(即，区域)在本文中被称为周边装置区200。随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式阶台的触点区300可提供于存储器阵列区100与周边装置区200之间。
参考图2，第一材料层(其可为绝缘层32)与第二材料层(其可为字线层级牺牲材料层42)的交替多重结构的堆叠形成于衬底(9、10)的顶部表面上方。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，第一元件与第二元件的交替多重结构指代其中第一元件的个例与第二元件的个例交替的结构。如本文中所使用，“字线层级”元件指代形成于字线层级中的任一个，即随后将形成字线的层级中的任一个处或附近的元件。
并非交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且并非交替多重结构的末端元件的第二元件的每一个例在两端上由第一元件的两个个例邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层与第二材料层的交替多重结构可以第一材料层的个例或以第二材料层的个例开始，且可以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可在交替的多重结构内形成周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可为绝缘层32，且每一第二材料层可为字线层级牺牲材料层。绝缘层32形成于字线层级，即随后将形成字线的层级之间。因而，绝缘层32也被称为字线层级绝缘层32。在此情况下，堆叠可包含绝缘层32与字线层级牺牲材料层42的交替多重结构，且构成包括绝缘层32和字线层级牺牲材料层42的交替层的原型堆叠。如本文中所使用，“原型”结构或“处理中”结构指代随后其中至少一个组件的形状或组成被修改的暂时结构。
交替多重结构的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的材料的第二材料构成的字线层级牺牲材料层42。绝缘层32的第一材料可为至少一种绝缘材料。因而，每一绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含(但不限于)氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。绝缘层32包含最顶部绝缘层32T，和位于竖直相邻的相应对字线层级牺牲材料层42之间的字线间绝缘层32W。
字线层级牺牲材料层42的第二材料为可相对于绝缘层32的第一材料选择性去除的牺牲材料。如本文中所使用，如果去除过程以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除“相对于”第二材料“具有选择性”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料的去除过程相对于第二材料的“选择性”。
字线层级牺牲材料层42可包括绝缘材料、半导体材料或导电材料。字线层级牺牲材料层42的第二材料可随后用可例如充当竖直NAND装置的控制栅极电极的导电电极来替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)，以及多晶半导体材料(例如多晶硅)。在一个实施例中，字线层级牺牲材料层42可为包括氮化硅的字线层级间隔物材料层，或包含硅和锗中的至少一种的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且字线层级牺牲材料层可包含氮化硅字线层级牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可用作CVD过程的前驱材料。字线层级牺牲材料层42的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
字线层级牺牲材料层42可被适当图案化，从而使得随后将通过替换字线层级牺牲材料层42形成的导电材料部分可充当导电电极，例如随后将形成的单片三维NAND串存储器装置的控制栅极电极。字线层级牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和字线层级牺牲材料层42的厚度可在20nm到50nm的范围内，但较小和较大的厚度可用于每一绝缘层32和每一字线层级牺牲材料层42。最顶部绝缘层32T可具有在从40nm到200nm的范围内的厚度，但也可采用较小和较大的厚度。绝缘层32与字线层级牺牲材料层(例如，控制栅极电极或字线层级牺牲材料层)42的对的重复数目可在2到1,024，且通常8到256的范围内，但也可采用较大重复数目。堆叠中的顶部栅极电极和底部栅极电极可充当选择栅极电极。在一个实施例中，交替堆叠(32、42)中的每一字线层级牺牲材料层42可具有在每一相应字线层级牺牲材料层42内大体上不变的均匀厚度。绝缘层32当中的最顶部层在本文中被称为最顶部绝缘层32T。交替堆叠(32、42)可以最顶部绝缘层32终止。
虽然描述采用如下实施例的本发明：字线层级间隔物材料层为随后用导电层替换的字线层级牺牲材料层42，但本文中明确地涵盖字线层级牺牲材料层形成为导电层的实施例。在此情况下，可省略用于用导电层替换字线层级间隔物材料层的步骤。
参考图3A和3B，漏极选择层级牺牲材料层142和漏极选择层级绝缘层132可形成于交替堆叠(32、42)上方。如本文中所使用，“漏极选择层级”元件指代形成于漏极选择层级中的任一个，即随后将形成漏极选择栅极电极的层级中的任一个处或附近的元件。漏极选择层级绝缘层132当中的最顶部层在本文中被称为最顶部漏极选择层级绝缘层132T。漏极选择层级牺牲材料层142由漏极选择层级绝缘层132竖直地间隔开。在一个实施例中，漏极选择层级绝缘层132可包含与绝缘层32相同的材料，且漏极选择层级牺牲材料层142可包含与字线层级牺牲材料层42相同的材料。在一个实施例中，漏极选择层级绝缘层132和绝缘层32可包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，且漏极选择层级牺牲材料层142和字线层级牺牲材料层42可包含氮化硅。漏极选择层级绝缘层132和漏极选择层级牺牲材料层142中的每一个的厚度可在20nm到50的范围内，但也可采用较小和较大的厚度。最顶部漏极选择层级绝缘层132T可具有在从40nm到200nm的范围内的厚度，但也可采用较小和较大的厚度。所有漏极选择层级绝缘层132和所有漏极选择层级牺牲材料层142的集合在本文中被称为漏极选择层级交替堆叠(132、142)。
参考图4，阶梯式腔可形成于触点区300内，所述触点区位于存储器阵列区100与包含用于周边电路的至少一个半导体装置的周边装置区200之间。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤而形成。这一组处理步骤可包含例如将腔的深度竖直地增大一或多个层级的第一类型的蚀刻过程，和横向地扩展将在第一类型的后续蚀刻过程中竖直地蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替多重结构的结构的“层级”被界定为结构内的一对第一材料层与第二材料层的相对位置。
通过阶梯式腔的形成在交替堆叠(32、42)的周边部分处形成阶梯式表面。如本文中所使用，“阶梯式表面”指代包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接到从水平表面的第一边缘向上延伸的第一竖直表面，且邻接到从水平表面的第二边缘向下延伸的第二竖直表面的一组表面。“阶梯式腔”指代具有阶梯式表面的腔。
通过图案化漏极选择层级交替堆叠(132、142)和交替堆叠(32、42)来形成阶台区。除了交替堆叠(32、42)内的最顶部字线层级牺牲材料层42以外的每一字线层级牺牲材料层42都比交替堆叠(32、42)内的任何上覆字线层级牺牲材料层42横向地延伸更远。每一漏极选择层级牺牲材料层142可具有小于最顶部字线层级牺牲材料层42的横向范围。阶台区包含从交替堆叠(32、42)内的最底部层连续延伸到交替堆叠(32、42)内的最顶部层的交替堆叠(32、42)的阶梯式表面。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在腔中沉积电介质材料而形成于阶梯式腔中。例如，例如氧化硅的电介质材料可沉积于阶梯式腔中。可例如通过化学机械平坦化(CMP)从交替堆叠(32、42)的最顶部表面上方去除所沉积电介质材料的多余部分。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面积的元件，所述横截面积根据与上面存在元件的衬底的顶部表面的竖直距离单调地增大。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可或可不掺杂有例如B、P和/或F的掺杂剂。
参考图5A和5B，可形成沿着第一水平方向hd1延伸的漏极选择层级牺牲线型结构73。例如，可形成穿过漏极选择层级牺牲材料层142中的每一个的线型沟槽，其沿着第一水平方向hd1横向地延伸，且具有沿着垂直于第一水平方向hd1的第二水平方向hd2的均匀宽度。线型沟槽可填充有例如非晶硅、多晶硅、硅锗合金、含硅聚合物、非晶碳、类金刚石碳或有机硅酸盐玻璃的牺牲材料。可通过采用凹部蚀刻和/或化学机械平坦化(CMP)的平坦化过程从最顶部漏极选择层级绝缘层132T上方去除牺牲材料的多余部分。牺牲材料的剩余部分构成漏极选择层级牺牲线型结构73。每一漏极选择层级牺牲线型结构73的宽度小于随后将形成的成行存储器开口的行间间距。
参考图6A和6B，形成穿过漏极选择层级交替堆叠(132、142)、交替堆叠(32、42)，以及漏极选择层级牺牲线型结构73的多行平行存储器开口49。每一行内的存储器开口49沿着第一水平方向hd1布置，所述方向平行于漏极选择层级牺牲线型结构73的纵向方向。多行平行开口沿着第二水平方向hd2横向地间隔开。两行(R1、R2)存储器开口49可穿过漏极选择层级牺牲线型结构73的第一子集S1内的每一漏极选择层级牺牲线型结构73。相应行R1或R2的存储器开口49穿过漏极选择层级牺牲线型结构73的第一子集S1内的每一漏极选择层级牺牲线型结构73的每一纵向侧壁。单行R3存储器开口49可穿过漏极选择层级牺牲线型结构73的第二子集S2内的每一漏极选择层级牺牲线型结构73。一行R3存储器开口49穿过漏极选择层级牺牲线型结构73的第二子集内的每一漏极选择层级牺牲线型结构73的一个纵向侧壁，而存储器开口49并不穿过漏极选择层级牺牲线型结构73的第二子集S2内的每一漏极选择层级牺牲线型结构73的相对纵向侧壁。在一个实施例中，由漏极选择层级牺牲线型结构73的第二子集S2内的一对漏极选择层级牺牲线型结构73横向定界的区域79A可不含存储器开口49，且所述区域可随后用以形成穿过其中的背侧沟槽。
漏极选择层级牺牲线型结构73中的每一个的分段在形成多行平行开口49期间被蚀刻。漏极选择层级牺牲线型结构73的第一子集S1内的漏极选择层级牺牲线型结构73中的每一个可在形成存储器开口49期间被图案化，以包含平坦竖直侧壁分段73P与凹入竖直侧壁分段73C的相应一对横向交替序列。漏极选择层级牺牲线型结构73的第二子集S2内的漏极选择层级牺牲线型结构73中的每一个可在形成存储器开口49期间被图案化，以包含平坦竖直侧壁分段73P与凹入竖直侧壁分段73C的一个横向交替序列。如本文中所使用，“平坦竖直侧壁分段”指代竖直侧壁的具有具零曲率的水平横截面形状的分段。如本文中所使用，“凹入竖直侧壁分段”指代竖直侧壁的具有具凹入形状的水平横截面形状的分段。存储器开口可延伸到半导体材料层10的顶部表面。
可在形成存储器开口49的同时在触点区300中形成额外开口。此类额外开口在本文中被称为支撑开口，所述支撑开口可用以在其中形成支撑柱结构。
参考图7A和7B，存储器开口填充结构58形成于存储器开口49中。每一存储器开口填充结构58可包含例如存储器膜50、竖直半导体通道60、任选的电介质芯62、漏极区63，以及电介质存储器开口顶盖部分64。每一存储器膜50可包含阻挡电介质52、电荷存储层54，以及隧穿电介质56。阻挡电介质52包含例如氧化硅和/或电介质金属氧化物(例如氧化铝)的电介质材料。电荷存储层54包含例如氮化硅的电介质电荷存储材料。隧穿电介质56包含例如ONO堆叠的隧穿电介质材料。
竖直半导体通道60可包含单层半导体材料或多层半导体材料，例如多晶硅。竖直半导体通道60可通过存储器膜50中的开口接触下伏于交替堆叠(32、42)的半导体材料层10，所述开口可通过去除包含存储器膜50内的各种组件层的保形地沉积的电介质材料层的水平部分的各向异性蚀刻而形成。任选地，可在每一存储器膜50的底部处形成开口的各向异性蚀刻过程期间采用覆盖材料衬里以保护存储器膜50。覆盖材料衬里可为随后去除的牺牲材料衬里，或并入到竖直半导体通道60中的半导体材料衬里。竖直半导体通道60可具有第一导电性类型的掺杂，其可为p型或n型。竖直半导体通道60中的第一导电性类型的掺杂剂的原子浓度可在1.0x 1014/cm3到1.0x 1018/cm3的范围内，但也可采用较小和较大的原子浓度。
在形成竖直半导体通道60之后存储器开口中具有圆柱形腔的情况下，例如氧化硅的电介质材料可沉积于圆柱形腔中以形成电介质芯62。包含具有第二导电性类型的掺杂的半导体材料(例如，多晶硅或非晶硅)的漏极区63可形成于包含最顶部漏极选择层级牺牲材料层142的顶部表面的水平平面上方，和竖直半导体通道60的上端上。第二导电性类型与第一导电性类型相反。漏极区63内的第二导电性类型的掺杂剂的原子浓度可在5.0x 1019/cm3到2.0x 1021/cm3的范围内，但也可采用较小和较大的原子浓度。电介质存储器开口顶盖部分64形成于漏极区63的顶部上。电介质存储器开口顶盖部分64的顶部表面可与最顶部漏极选择层级绝缘顶盖层132T的顶部表面共面。
存储器膜50与竖直半导体通道60的每一连续组合构成存储器堆叠结构55。存储器堆叠结构55形成于穿过交替堆叠、漏极选择层级交替堆叠(132、142)，以及漏极选择层级牺牲线型结构73的多行平行存储器开口49中。
参考图8A和8B，光致抗蚀剂层(未示出)可被涂覆于最顶部漏极选择层级绝缘层132T上方，且可被光刻图案化以在漏极选择层级牺牲线型结构73的第二子集S2内的一对漏极选择层级牺牲线型结构73之间的区域79A中形成开口。可采用各向异性蚀刻将光致抗蚀剂层中的图案转移穿过漏极选择层级交替堆叠(132、142)和交替堆叠(32、42)，以形成背侧沟槽79。每一背侧沟槽79可从最顶部漏极选择层级绝缘层132T的顶部表面至少竖直地延伸到衬底(9、10)的顶部表面，并横向地延伸穿过存储器阵列区100和触点区300。
在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向地延伸，且可沿着垂直于第一水平方向的第二水平方向hd2彼此横向地间隔开。存储器堆叠结构55(包含于存储器开口填充结构58中)可成行布置，所述行沿着第一水平方向hd1延伸。每一背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。多行存储器堆叠结构55可位于相邻的一对背侧沟槽79与漏极选择层级牺牲线型结构73之间，或相邻的一对漏极选择层级牺牲线型结构73之间。在一个实施例中，背侧沟槽79可包含其中随后可形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。漏极选择层级牺牲线型结构73的第二子集内的漏极选择层级牺牲线型结构73的侧壁可物理地暴露于背侧沟槽79。
参考图9A和9B，字线层级背侧凹部43可通过采用各向同性蚀刻剂各向同性地蚀刻字线层级牺牲材料层42而形成。所述蚀刻剂可相对于绝缘层32的第一材料选择性地蚀刻字线层级牺牲材料层42的第二材料。可例如在漏极选择层级牺牲线型结构73的剩余部分保护漏极选择层级牺牲材料层142时采用蚀刻过程将蚀刻剂引入到背侧沟槽79中。具体来说，最顶部漏极选择层级绝缘层132T与漏极选择层级牺牲线型结构73的组合防止蚀刻剂接近漏极选择层级牺牲材料层142。
字线层级背侧凹部43形成于去除其中的字线层级牺牲材料层42的体积中。同样地，一或多个源极选择层级凹部(未示出)形成于字线层级背侧凹部43下方。可相对于绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料，以及存储器膜50的最外层的材料，选择性去除字线层级牺牲材料层42的第二材料。在一个实施例中，字线层级牺牲材料层42可包含氮化硅，且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
相对于第一材料和存储器膜50的最外层选择性去除第二材料的蚀刻过程可为采用湿式蚀刻解决方案的湿式蚀刻过程，或可为将呈气相的蚀刻剂引入背侧沟槽79中的气相(干式)蚀刻过程。例如，如果字线层级牺牲材料层42包含氮化硅，则蚀刻过程可为将第一示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻过程，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性蚀刻氮化硅。存储器开口填充结构58、形成于触点区300中的支撑开口中的支撑柱结构(未示出)，以及逆向阶梯式电介质材料部分65在字线层级背侧凹部43存在于先前由字线层级牺牲材料层42占用的体积内时提供结构支撑。
每一字线层级背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每一字线层级背侧凹部43的横向尺寸可大于字线层级背侧凹部43的高度。多个字线层级背侧凹部43可形成于去除其中的字线层级牺牲材料层42的第二材料的体积中。相比于字线层级背侧凹部43，其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单片三维NAND串阵列。在此情况下，每一字线层级背侧凹部43可界定用于收纳单片三维NAND串阵列的相应字线的空间。
多个字线层级背侧凹部43中的每一个可大体上平行于衬底(9、10)的顶部表面，例如衬底半导体层9的表面7延伸。字线层级背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，每一字线层级背侧凹部43可始终具有均匀高度。
参考图10A和10B，背侧阻挡电介质层(未明确示出)可通过保形沉积过程任选地形成于字线层级背侧凹部43和背侧沟槽79的周边部分处。背侧阻挡电介质层(如果存在)包括电介质材料，其充当用于随后将形成于字线层级背侧凹部43中的控制栅极的控制栅极电介质。在阻挡电介质层52存在于每一存储器开口内的情况下，背侧阻挡电介质层是任选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层。例如，背侧阻挡电介质层可包含例如氧化铝的电介质金属氧化物。
至少一种导电材料可保形地沉积于字线层级背侧凹部43中，和位于字线层级背侧凹部43下方的一或多个源极选择层级凹部(未示出)中。例如，金属屏障层与金属填充材料的组合可沉积于字线层级背侧凹部43中。金属屏障层包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层可包含例如TiN、TaN、WN或其堆叠的导电金属氮化物材料。在一个实施例中，金属屏障层可通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层的厚度可在2nm到8nm的范围内，例如从3nm到6nm，但也可采用较小和较大的厚度。在一个实施例中，金属屏障层可主要由例如TiN的导电金属氮化物组成。
金属填充材料可沉积在金属屏障层上以填充字线层级背侧凹部43的剩余体积。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料可主要由至少一种元素金属组成。金属填充材料层的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层可主要由单种元素金属组成。
可例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合来回蚀在背侧沟槽79中和最顶部漏极选择层级绝缘层132T上方的所沉积金属材料的多余部分。字线层级背侧凹部43中的所沉积金属材料的剩余部分包括字线层级导电层46(例如，字线/控制栅极电极)。一或多个源极选择层级凹部(未示出)中的所沉积金属材料的剩余部分包括源极选择层级导电层(例如，源极选择栅极电极)。每一字线层级导电层46可为导电线型结构。因此，字线层级牺牲材料层42可用字线层级导电层46来替换。每一字线层级导电层46可包含金属屏障层的一部分和金属填充材料的一部分。
参考图11A和11B，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的电介质材料可沉积于背侧沟槽79中。可通过例如凹部蚀刻过程或化学机械平坦化过程的平坦化过程从包含最顶部漏极选择层级绝缘层132T的顶部表面的水平平面上方去除所沉积电介质材料的多余部分。背侧沟槽中的电介质材料的每一剩余部分包括电介质分隔物结构76，其可为沿着第一水平方向hd1横向地延伸，且竖直地延伸穿过绝缘层32与字线层级导电层46的交替堆叠，并穿过漏极选择层级绝缘层132与漏极选择层级牺牲材料层142的交替堆叠的电介质壁结构。在一个实施例中，电介质分隔物结构76可例如通过保形电介质材料衬里的沉积和各向异性蚀刻过程而形成为管状形状，且导电触点通孔结构(例如，图44A中所示的源极电极或局部互连件81)可形成于管状电介质分隔物结构76中的腔内。在此情况下，源极区(图44A中所示的元件61)可形成于半导体材料层10的下伏于背侧沟槽79且接触导电触点通孔结构的上部部分中。
在一个实施例中，每一电介质分隔物结构76包含一对纵向侧壁，其沿着第一水平方向hd1横向地延伸，且竖直地延伸穿过绝缘层32与字线层级导电层46的交替堆叠，并穿过漏极选择层级牺牲材料层142的每一层级。
参考图12A和12B，可随后通过选择性蚀刻过程去除漏极选择层级牺牲线型结构73的剩余部分，所述蚀刻过程相对于电介质存储器开口顶盖部分64、最顶部漏极选择层级绝缘层132T，以及电介质分隔物结构76的材料，选择性蚀刻漏极选择层级牺牲线型结构73的材料。例如，如果漏极选择层级牺牲线型结构73包含非晶硅或多晶硅，则采用热三甲基-2羟乙基氢氧化铵(“热TMY”)、氢氧化四甲基铵(TMAH)或氢氧化铵的湿式蚀刻过程可用以去除漏极选择层级牺牲线型结构73。漏极选择层级隔离沟槽71可形成于去除其中的漏极选择层级牺牲线型结构73的体积中。因此，在所述过程的此步骤处，漏极选择层级牺牲线型结构73被完全去除。
参考图13A和13B，通过选择性蚀刻过程去除漏极选择层级牺牲材料层142，所述蚀刻过程通过穿过漏极选择层级隔离沟槽71提供蚀刻剂来蚀刻漏极选择层级牺牲材料层142的材料，而不蚀刻漏极选择层级绝缘层132或电介质分隔物结构76的材料。例如，如果漏极选择层级牺牲材料层142包含氮化硅，且如果漏极选择层级绝缘层132或电介质分隔物结构76包含氧化硅材料，则可通过采用热磷酸的湿式蚀刻过程去除漏极选择层级牺牲材料层142。漏极选择层级背侧凹部143形成于穿过漏极选择层级隔离沟槽71去除其中的漏极选择层级牺牲材料层142的体积中。
参考图14A和14B，至少一种金属填充材料通过至少一个保形沉积过程穿过漏极选择层级隔离沟槽71，和漏极选择层级隔离沟槽71的周边部分沉积于漏极选择层级背侧凹部143中。至少一种金属填充材料可包含例如包括导电金属氮化物材料(例如TiN、TaN或WN)的金属屏障衬里，和/或例如钨、钴、钼和/或钌的金属填充材料。至少一种金属材料的厚度可选择为使得漏极选择层级隔离沟槽71未完全填充有至少一种金属填充材料。
执行各向异性蚀刻过程以从最顶部漏极选择层级绝缘层132T上方，并从每一漏极选择层级隔离沟槽71的底部部分去除至少一种金属填充材料的水平部分。至少一种金属填充材料的填充漏极选择层级背侧凹部143的每一剩余部分构成漏极选择层级导电层446H的条带。至少一种金属填充材料的邻接到相应一组漏极选择层级导电层446H的每一剩余竖直部分构成竖直连接部分446V。连续的每一组漏极选择层级导电层446H与至少一个竖直连接部分446V构成漏极选择层级电极446，所述竖直连接部分接触漏极选择层级导电层446H，并将其彼此电连接。在一个实施例中，漏极选择层级电极446可包含邻接到两个或更多个，例如三个到六个漏极选择层级导电层446H的两个竖直连接部分446V。
大体上沿着第一水平方向hd1延伸的漏极选择层级腔71′可位于每一漏极选择层级隔离沟槽71内。竖直金属间隔物446′可形成于电介质分隔物结构76的沿着第一水平方向hd1横向地延伸的每一侧壁上。每一漏极选择层级导电层446H可形成于由漏极选择层级腔71′横向地间隔开的多个部分中。每一漏极选择层级导电层446H可形成于去除其中的相应漏极选择层级牺牲材料层142的体积中。
参考图15A到15D，通过在最顶部漏极选择层级绝缘层132T上方和漏极选择层级腔71′中沉积例如氧化硅材料的电介质材料来形成电介质顶盖层80。电介质顶盖层80的填充相应漏极选择层级腔71′的每一部分在本文中被称为漏极选择层级隔离结构80S。因此，漏极选择层级隔离结构80S形成于去除其中的漏极选择层级牺牲线型结构73的剩余部分的体积内。
如图15C中所示，每一漏极选择层级电极446可包含第一金属屏障衬里446A，其从漏极选择层级电极446的最底部表面连续地延伸到漏极选择层级电极446的最顶部表面。例如，每一漏极选择层级电极446的第一金属屏障衬里446A可从竖直连接部分446V的底部表面(其接触最顶部绝缘层32T的凹陷水平表面)连续地延伸到竖直连接部分446V的顶部表面(其接触漏极选择层级隔离结构80S的阶梯式表面)。
每一漏极选择层级电极446可包含主要由元素金属或金属间合金组成的第一金属填充材料部分446B。第一金属填充材料部分446B可接触漏极选择层级隔离结构80S的非竖直表面NVS(例如水平阶梯式表面)，所述表面例如在位于竖直连接部分446V的顶端处的最顶部表面处。非竖直表面NVS邻接漏极选择层级隔离结构80S的第一竖直表面VS1的底部边缘，且邻接漏极选择层级隔离结构80S的第二竖直表面VS2的顶部边缘。
如图15D中所示，每一竖直金属间隔物446′可包含第二金属屏障衬里446A′，其具有与漏极选择层级电极446的第一金属屏障衬里446A相同的组成和厚度。此外，每一竖直金属间隔物446′可包含第二金属填充材料部分446B'，其具有与漏极选择层级电极446的竖直连接部分446V内的第一金属填充材料部分446B的一部分相同的组成和横向厚度。每一竖直金属间隔物446'接触电介质分隔物结构76的侧壁和漏极选择层级隔离结构80S。因此，竖直金属间隔物446'中的每一个可包括具有与第一金属屏障层446A相同的组成和厚度的相应第二金属屏障层446A'，且可包括具有与第一金属填充材料部分446B相同的组成的相应第二金属填充材料部分446B'。
参考图16A和16B，示出处于第一实施例的图3A和3B的处理步骤处的根据本发明的第二实施例的第二示例性结构。图16A和16B的第二示例性结构可与图3A和3B的第一示例性结构相同。
参考图17A和17B，示出处于图5A和5B的处理步骤处的第二示例性结构。图4、5A和5B的处理步骤可被修改，以仅在第一示例性结构的漏极选择层级牺牲线型结构73的第一子集S1的位置处形成漏极选择层级牺牲线型结构73，而不在漏极选择层级牺牲线型结构73的第二子集S2所在的位置处的区域79A附近形成任何漏极选择层级牺牲线型结构73。换句话说，从漏极选择层级牺牲线型结构73的图案修改第二示例性结构中的漏极选择层级牺牲线型结构73的图案，使得仅第一示例性结构中的漏极选择层级牺牲线型结构73的第一子集S1的图案存在于第二示例性结构中。
参考图18A和18B，形成穿过漏极选择层级交替堆叠(132、142)、交替堆叠(32、42)，以及漏极选择层级牺牲线型结构73的多行平行存储器开口49。每一行内的存储器开口49沿着第一水平方向hd1布置，所述方向平行于漏极选择层级牺牲线型结构73的纵向方向。多行平行开口沿着第二水平方向hd2横向地间隔开。两行(R1、R2)存储器开口49可穿过每一漏极选择层级牺牲线型结构73。相应行R1或R2的存储器开口49穿过每一漏极选择层级牺牲线型结构73的每一纵向侧壁。
漏极选择层级牺牲线型结构73中的每一个的分段在形成多行平行开口49期间被蚀刻。漏极选择层级牺牲线型结构73中的每一个可在形成存储器开口49期间被图案化，以包含平坦竖直侧壁分段73P与凹入竖直侧壁分段73C的相应一对横向交替序列。存储器开口可延伸到半导体材料层10的顶部表面。可在形成存储器开口49的同时在触点区300中形成额外开口。此类额外开口在本文中被称为支撑开口，所述支撑开口可用以在其中形成支撑柱结构。
参考图19A和19B，可对第二示例性结构执行图7A和7B的处理步骤。存储器开口填充结构58形成于每一存储器开口49内。每一存储器开口填充结构58可包含存储器膜50、竖直半导体通道60、任选的电介质芯62、漏极区63，以及电介质存储器开口顶盖部分64。存储器膜50与竖直半导体通道60的每一连续组合构成存储器堆叠结构55。存储器堆叠结构55形成于穿过交替堆叠、漏极选择层级交替堆叠(132、142)，以及漏极选择层级牺牲线型结构73的多行平行存储器开口49中。
参考图20A和20B，光致抗蚀剂层(未示出)可被涂覆于最顶部漏极选择层级绝缘层132T上方，且可被光刻图案化以在区域79A中形成开口。可采用各向异性蚀刻将光致抗蚀剂层中的图案转移穿过漏极选择层级交替堆叠(132、142)和交替堆叠(32、42)，以形成背侧沟槽79。每一背侧沟槽79可从最顶部漏极选择层级绝缘层132T的顶部表面至少竖直地延伸到衬底(9、10)的顶部表面，并横向地延伸穿过存储器阵列区100和触点区300。
在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向地延伸，且可沿着垂直于第一水平方向的第二水平方向hd2彼此横向地间隔开。存储器堆叠结构55(包含于存储器开口填充结构58中)可成行布置，所述行沿着第一水平方向hd1延伸。每一背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。多行存储器堆叠结构55可位于相邻的一对背侧沟槽79与漏极选择层级牺牲线型结构73之间，或相邻的一对漏极选择层级牺牲线型结构73之间。在一个实施例中，背侧沟槽79可包含其中随后可形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。
参考图21A和21B，可通过采用各向同性蚀刻过程各向同性地蚀刻字线层级牺牲材料层42，和漏极选择层级牺牲材料层142中的每一个的物理地暴露于背侧沟槽79的第一分段来同时(即，在同一处理步骤内同时)形成字线层级背侧凹部43、源极选择层级背侧凹部，以及第一漏极选择层级背侧凹部143。相对于绝缘层32和漏极选择层级绝缘层132的材料，选择性地蚀刻字线层级牺牲材料层42和漏极选择层级牺牲材料层142的材料的各向同性蚀刻剂可用于各向同性蚀刻过程中。在各向同性蚀刻过程期间，各向同性蚀刻剂可在漏极选择层级牺牲线型结构73的剩余部分保护漏极选择层级牺牲材料层142中的每一个的第二分段(即，额外分段)时被引入到背侧沟槽79中。具体来说，最顶部漏极选择层级绝缘层132T与漏极选择层级牺牲线型结构73的组合防止蚀刻剂接近漏极选择层级牺牲材料层142中的每一个的第二分段。因此，漏极选择层级牺牲线型结构73保护漏极选择层级牺牲材料层142的第二分段免受各向同性蚀刻剂的影响。
字线层级背侧凹部43形成于去除其中的字线层级牺牲材料层42的体积中。第一漏极选择层级背侧凹部143形成于去除其中的漏极选择层级牺牲材料层142的第一分段的体积中。可相对于绝缘层32的第一材料、漏极选择层级隔离层132的材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料，以及存储器膜50的最外层的材料，选择性去除字线层级牺牲材料层42和漏极选择层级牺牲材料层142的第一分段的材料。在一个实施例中，字线层级牺牲材料层42和漏极选择层级牺牲材料层142可包含氮化硅，且绝缘层32、漏极选择层级隔离层132，以及逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。可采用与第一实施例的图9A和9B的处理步骤中的蚀刻过程相同的蚀刻过程。
每一字线层级背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。每一第一漏极选择层级背侧凹部143可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。多个字线层级背侧凹部43可形成于去除其中的字线层级牺牲材料层42的第二材料的体积中。多个第一漏极选择层级背侧凹部143可形成于去除其中的漏极选择层级牺牲材料层142的材料的体积中。相比于字线层级背侧凹部43，其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单片三维NAND串阵列。在此情况下，每一字线层级背侧凹部43可界定用于收纳单片三维NAND串阵列的相应字线的空间。
参考图22A和22B，背侧阻挡电介质层(未明确示出)可通过保形沉积过程任选地形成于字线层级背侧凹部43、第一漏极选择层级背侧凹部143，以及背侧沟槽79的周边部分处。背侧阻挡电介质层(如果存在)包括电介质材料，其充当用于随后将形成于字线层级背侧凹部43中的控制栅极的控制栅极电介质。在阻挡电介质层52存在于每一存储器开口内的情况下，背侧阻挡电介质层是任选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层。例如，背侧阻挡电介质层可包含例如氧化铝的电介质金属氧化物。
字线层级导电层46、源极选择栅极电极，以及漏极选择层级导电层的第一分段同时形成于字线层级背侧凹部43、源极选择层级凹部，以及第一漏极选择层级背侧凹部143中。漏极选择层级导电层的第一分段在本文中被称为第一漏极选择层级导电层146。
例如，至少一种导电材料可保形地沉积于字线层级背侧凹部43和第一漏极选择层级背侧凹部143中。例如，金属屏障层与金属填充材料的组合可沉积于字线层级背侧凹部43和第一漏极选择层级背侧凹部143中。金属屏障层包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层可包含例如TiN、TaN、WN或其堆叠的导电金属氮化物材料。在一个实施例中，金属屏障层可通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层的厚度可在2nm到8nm的范围内，例如从3nm到6nm，但也可采用较小和较大的厚度。在一个实施例中，金属屏障层可主要由例如TiN的导电金属氮化物组成。
金属填充材料可沉积在金属屏障层上，以填充字线层级背侧凹部43和第一漏极选择层级背侧凹部143的剩余体积。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料可主要由至少一种元素金属组成。金属填充材料层的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层可主要由单种元素金属组成。
可例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合来回蚀在背侧沟槽79中和最顶部漏极选择层级绝缘层132T上方的所沉积金属材料的多余部分。字线层级背侧凹部43中的所沉积金属材料的剩余部分包括字线层级导电层46。第一漏极选择层级背侧凹部143中的所沉积金属材料的剩余部分包括第一漏极选择层级导电层146H。每一字线层级导电层46可为导电线型结构。因此，字线层级牺牲材料层42可用字线层级导电层46来替换。每一字线层级导电层46可包含金属屏障层的一部分和金属填充材料的一部分。每一第一漏极选择层级导电层146H可为导电线型结构。因此，漏极选择层级牺牲材料层142的第一分段可用第一漏极选择层级导电层146H来替换。每一第一漏极选择层级导电层146H可包含金属屏障层的一部分和金属填充材料的一部分。
参考图23A和23B，可执行图11A和11B的处理步骤，以在每一背侧沟槽79内形成电介质分隔物结构76。在一个实施例中，每一电介质分隔物结构76可为电介质壁结构，其沿着第一水平方向hd1横向地延伸，且竖直地延伸穿过绝缘层32与字线层级导电层46的交替堆叠，并穿过漏极选择层级绝缘层132与第一漏极选择层级导电层146H的交替堆叠。在一个实施例中，电介质分隔物结构76可例如通过保形电介质材料衬里的沉积和各向异性蚀刻过程而形成为管状形状，且导电触点通孔结构可形成于管状电介质分隔物结构76中的腔内。在此情况下，源极区(未示出)可形成于半导体材料层10的下伏于背侧沟槽79的上部部分中。
在一个实施例中，每一电介质分隔物结构76包含一对纵向侧壁，其沿着第一水平方向hd1横向地延伸，且竖直地延伸穿过绝缘层32与字线层级导电层46的交替堆叠，并穿过第一漏极选择层级导电层146H的对应于漏极选择层级牺牲材料层142的层级的层级。
参考图24A和24B，可随后通过选择性蚀刻过程去除漏极选择层级牺牲线型结构73的剩余部分，所述蚀刻过程相对于电介质存储器开口顶盖部分64、最顶部漏极选择层级绝缘层132T，以及电介质分隔物结构76的材料，选择性蚀刻漏极选择层级牺牲线型结构73的材料。例如，如果漏极选择层级牺牲线型结构73包含非晶硅或多晶硅，则采用热三甲基-2羟乙基氢氧化铵(“热TMY”)、氢氧化四甲基铵(TMAH)或氢氧化铵的湿式蚀刻过程可用以去除漏极选择层级牺牲线型结构73。漏极选择层级隔离沟槽71可形成于去除其中的漏极选择层级牺牲线型结构73的体积中。
参考图25A和25B，通过选择性蚀刻过程去除漏极选择层级牺牲材料层142的第二分段(即，剩余分段)，所述蚀刻过程蚀刻漏极选择层级牺牲材料层142的第二分段的材料，而不蚀刻漏极选择层级绝缘层132、第一漏极选择层级导电层146H或电介质分隔物结构76的材料。例如，如果漏极选择层级牺牲材料层142包含氮化硅，且如果漏极选择层级绝缘层132或电介质分隔物结构76包含氧化硅材料，则可通过湿式蚀刻过程去除漏极选择层级牺牲材料层142的第二分段，所述蚀刻过程采用提供到漏极选择层级隔离沟槽71中的热磷酸。第二漏极选择层级背侧凹部243形成于穿过漏极选择层级隔离沟槽71去除其中的漏极选择层级牺牲材料层142的第二分段的体积中。
参考图26A和26B，至少一种金属填充材料通过至少一个保形沉积过程穿过漏极选择层级隔离沟槽71，和漏极选择层级隔离沟槽71的周边部分沉积于第二漏极选择层级背侧凹部243中。至少一种金属填充材料可包含例如包括导电金属氮化物材料(例如TiN、TaN或WN)的金属屏障衬里，和例如钨、钴、钼和/或钌的金属填充材料。至少一种金属材料的厚度可选择为使得漏极选择层级隔离沟槽71未完全填充有至少一种金属填充材料。
执行各向异性蚀刻过程以从最顶部漏极选择层级绝缘层132T上方，并从每一漏极选择层级隔离沟槽71的底部部分去除至少一种金属填充材料的水平部分。至少一种金属填充材料的填充第二漏极选择层级背侧凹部243的每一剩余部分构成漏极选择层级导电层的条带，其在本文中被称为第二漏极选择层级隔离导电层246H。至少一种金属填充材料的邻接到相应一组第一漏极选择层级导电层146H的每一剩余竖直部分构成第一竖直连接部分146V。连续的每一组第一竖直连接部分146V与第一漏极选择层级导电层146H构成第一漏极选择层级电极146。至少一种金属填充材料的邻接到相应一组第二漏极选择层级导电层246H的每一剩余竖直部分构成第二竖直连接部分246V。连续的每一组至少一个第二竖直连接部分246V与第二漏极选择层级导电层246H构成第二漏极选择层级电极246。在一个实施例中，第二漏极选择层级电极246可包含邻接到两个或更多个第二漏极选择层级导电层246H的两个第二竖直连接部分246V。
大体上沿着第一水平方向hd1延伸的漏极选择层级腔71′可位于每一漏极选择层级隔离沟槽71内。每一第一漏极选择层级导电层146可接触沿着第一水平方向hd1横向地延伸的电介质分隔物结构76中的相应一个的侧壁。每一第二漏极选择层级导电层246H可形成于去除其中的漏极选择层级牺牲材料层142的第二分段的体积中。
参考图27A到27E，通过在最顶部漏极选择层级绝缘层132T上方和漏极选择层级腔71′中沉积例如氧化硅材料的电介质材料来形成电介质顶盖层80。电介质顶盖层80的填充相应漏极选择层级腔71′的每一部分在本文中被称为漏极选择层级隔离结构80S。因此，漏极选择层级隔离结构80S形成于去除其中的漏极选择层级牺牲线型结构73的剩余部分的体积内。
每一第一漏极选择层级电极146可包含位于相邻的一对漏极选择层级绝缘层132之间，或最底部漏极选择层级绝缘层132与最顶部绝缘层32之间的多个第一金属屏障衬里146A。每一第一漏极选择层级电极146可包含主要由元素金属或金属间合金组成的多个第一金属填充材料部分146B。每一第一金属填充材料部分146B可嵌入于第一金属屏障衬里146A中的相应一个内。每一第一金属屏障衬里146A和每一第一金属填充材料部分146B可接触电介质分隔物结构76中的相应一个的侧壁。
每一第一漏极选择层级电极146包含第一金属屏障衬里146A，其从第一漏极选择层级电极146的最底部表面连续地延伸到第一漏极选择层级电极146的最顶部表面。例如，每一第一漏极选择层级电极146的第一金属屏障衬里146A可从第一竖直连接部分146V的底部表面(其接触最顶部绝缘层32T的凹陷水平表面)连续地延伸到第一竖直连接部分146V的顶部表面(其接触漏极选择层级隔离结构80S的阶梯式表面)。
每一第一漏极选择层级电极146可包含主要由元素金属或金属间合金组成的第一金属填充材料部分146B。第一金属填充材料部分146B可接触漏极选择层级隔离结构80S的非竖直表面NVS(例如阶梯式表面)，所述表面例如在位于第一竖直连接部分146V的顶端处的最顶部表面处。非竖直表面NVS邻接漏极选择层级隔离结构80S的第一竖直表面VS1的底部边缘，且邻接漏极选择层级隔离结构80S的第二竖直表面VS2的顶部边缘。
每一第二漏极选择层级电极246包含第二金属屏障衬里246A，其从第二漏极选择层级电极246的最底部表面连续地延伸到第二漏极选择层级电极246的最顶部表面。例如，每一第二漏极选择层级电极246的第二金属屏障衬里246A可从第二竖直连接部分246V的底部表面(其接触最顶部绝缘层32T的凹陷水平表面)连续地延伸到第二竖直连接部分246V的顶部表面(其接触漏极选择层级隔离结构80S的阶梯式表面)。
每一第二漏极选择层级电极246可包含主要由元素金属或金属间合金组成的第二金属填充材料部分246B。第二金属填充材料部分246B可接触漏极选择层级隔离结构80S的非竖直表面NVS(例如阶梯式表面)，所述表面例如在位于第二竖直连接部分246V的顶端处的最顶部表面处。非竖直表面NVS邻接漏极选择层级隔离结构80S的第一竖直表面VS1的底部边缘，且邻接漏极选择层级隔离结构80S的第二竖直表面VS2的顶部边缘。
第二金属屏障层246A是在与第一金属屏障层146A不同的沉积步骤中进行沉积。因而，第二金属屏障层246A的厚度和/或材料组成可不同于第一金属屏障层146A。例如，第二金属屏障层246A和第一金属屏障层146A可包含其中钛原子与氮原子的原子比率不同的氮化钛，或一个包含氮化钛而另一个包含氮化钽或氮化钨。
参考第一实施例和第二实施例的所有图式，第一和第二示例性结构中的每一个可包含三维存储器装置。三维存储器装置可包含：位于衬底(9、10)上方的绝缘层32(即，字线层级绝缘层)与字线层级导电层46的交替堆叠；多个多层级漏极选择电极{446、(146、246)}，所述电极各自包括接触且电连接到相应一组漏极选择层级导电层{446H、(146H、246H)}的相应竖直连接部分{446V、(146V、246V)}，所述导电层彼此竖直地间隔开且位于交替堆叠(32、46)上方；包括相应竖直半导体通道60和相应存储器膜50的存储器堆叠结构55，其中每一存储器膜50具有延伸穿过交替堆叠(32、46)和多层级漏极选择电极{446、(146、246)}的每一层级的相应侧壁；以及第一漏极选择层级隔离结构80S，其上覆于交替堆叠(32、46)，沿着第一水平方向hd1横向地延伸且位于相邻的一对多层级漏极选择电极{446、(146、246)}之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，其中多个多层级漏极选择电极{446、(146、246)}的至少一个多层级漏极选择电极(446、246)接触第一漏极选择层级隔离结构80S的侧壁。
在一个实施例中，多个多层级漏极选择电极{446、(146、246)}的至少一个多层级漏极选择电极(446、246)包括金属屏障层(446A、146A、246A)和金属填充材料部分(446B、146B、246B)。
在一个实施例中，存储器堆叠结构55中的每一个由多个多层级漏极选择电极{446、(146、246)}中的相应一个完全环绕。在一个实施例中，多层级漏极选择电极{446、(146、246)}的每一竖直连接部分{446V、(146V、246V)}包括包含位于一对存储器堆叠结构55之间的凹入竖直侧壁分段的侧壁。每一侧壁可包含凹入竖直金属侧壁分段与平坦竖直金属侧壁分段的横向交替序列，或一组彼此邻接的凹入竖直金属侧壁分段。
在一个实施例中，可提供包含一对笔直侧壁的电介质分隔物结构76，所述笔直侧壁沿着第一水平方向hd1横向地延伸且竖直地延伸穿过交替堆叠(32、46)。在一个实施例中，电介质分隔物结构76与漏极选择层级隔离结构80S横向地间隔开。
在一个实施例中，竖直金属间隔物446′可接触电介质分隔物结构76的侧壁，和与第一漏极选择层级隔离结构80S横向地间隔开的第二漏极选择层级隔离结构80S。
在一个实施例中，竖直金属间隔物446′包括具有与多层级漏极选择电极446的金属屏障层446A相同的组成和厚度的额外金属屏障层446A′，且包括具有与多层级漏极选择电极446的金属填充材料部分446B相同的组成的额外金属填充材料部分446B′。
在一个实施例中，第二漏极选择层级隔离结构80S上覆于交替堆叠(32、42)，沿着第一水平方向hd1横向地延伸，且在一侧上包含包括一组凹入竖直侧壁分段的侧壁，并在另一侧上包含沿着第一水平方向hd1横向地延伸且接触竖直金属间隔物446′的竖直侧壁。在一个实施例中，电介质分隔物结构76接触多个多层级漏极选择电极{446、(146、246)}的一对多层级漏极选择电极{446、(146、246)}的侧壁。
在第二实施例中，多个多层级漏极选择电极(146、246)的第二多层级漏极选择电极246接触第一漏极选择层级隔离结构80S的侧壁。在此实施例中，第一多层级漏极选择电极146被称作“额外”多层级漏极选择电极146，以指示除了第二多层级漏极选择电极246之外还存在所述第一多层级漏极选择电极。多个多层级漏极选择电极(146，246)的额外多层级漏极选择电极146内的每一漏极选择层级导电层146H包括第一金属屏障层146A和第一金属填充材料部分146B，所述第一金属屏障层和第一金属填充材料部分接触电介质分隔物结构76且并不接触第一漏极选择层级隔离结构80S。在第二实施例中，额外多层级漏极选择电极146的竖直连接部分146V包括第二金属屏障层246A，其接触额外多层级漏极选择电极146内的每一漏极选择层级导电层146H的侧壁；和第二金属填充材料部分246B，其由第一金属屏障层146A和第二金属屏障层246A与额外多层级漏极选择电极146的漏极选择层级导电层146H的第一金属填充材料部分146B横向地间隔开，如图27D中所示。
在一个实施例中，三维存储器装置可包括选自以下的至少一个特征：第二金属屏障层246A的厚度或材料组成不同于额外多层级漏极选择电极146的漏极选择层级导电层146H的第一金属屏障层146A的第一特征；和/或第二金属填充材料部分246B的材料组成不同于额外多层级漏极选择电极146的漏极选择层级导电层146H的第一金属填充材料部分146B的第二特征。
参考图28A和28B，可通过省略图3A和3B的处理步骤、执行图4的处理步骤、省略图5A和5B的处理步骤，并执行图6A、6B、7A以及7B的处理步骤从图2的第一示例性结构导出第三示例性结构。因此，绝缘层32与字线层级间隔物材料层42的交替堆叠形成于衬底(9、10)上方，而不在此步骤处形成第一和第二实施例的漏极选择层级层(132、142)。字线层级间隔物材料层可形成为字线层级导电层46，或可随后用所述字线层级导电层来替换。
在第三实施例的处理步骤处形成延伸穿过交替堆叠(32、42)的字线层级存储器开口，所述处理步骤对应于第一实施例的图6A和6B的处理步骤。在第三实施例的处理步骤处在字线层级存储器开口中形成字线层级存储器开口填充结构(50、601、62、602)(其也被称为下部存储器开口填充结构)，所述处理步骤对应于第一实施例的图7A和7B的处理步骤。字线层级存储器开口填充结构(50、601、62、602)可成行形成，所述行沿着第一水平方向hd1横向地延伸。邻近行的字线层级存储器开口填充结构(50、601、62、602)沿着第二水平方向hd2横向地间隔开。
具体来说，存储器膜50可形成于每一字线层级存储器开口内。第三实施例的存储器膜50的每一组件可具有与第一和第二实施例的存储器膜50的对应组件相同的组成和厚度。代替第一和第二实施例的竖直半导体通道60，第三实施例中形成字线层级半导体通道部分601。字线层级半导体通道部分601可具有与第一和第二实施例的竖直半导体通道60相同的组成和厚度。第三实施例的电介质芯62可与第一和第二实施例的电介质芯62相同。代替第一和第二实施例的漏极区63，在对应于图7A和7B的形成漏极区63的处理步骤的处理步骤处可形成具有第一导电性类型的掺杂的连接通道部分602。在此情况下，连接通道部分602可具有与字线层级半导体通道部分60相同类型的掺杂。字线层级半导体通道部分601中的第一导电性类型的掺杂剂的原子浓度可在1.0x 1014/cm3到1.0x 1018/cm3的范围内，但也可采用较小和较大的原子浓度。连接通道部分602中的第一导电性类型的掺杂剂的原子浓度可在1.0x 1018/cm3到2.0x 1021/cm3的范围内，但也可采用较小和较大的原子浓度。最顶部绝缘层32T的顶部表面在平坦化过程期间可用作平坦化表面。可省略电介质存储器开口顶盖部分64的形成。因此，连接通道部分602的顶部表面可与最顶部绝缘层32T的顶部表面共面。
在一个实施例中，字线层级间隔物材料层形成为字线层级牺牲材料层42，且随后通过形成背侧沟槽79和字线层级背侧凹部43，并在字线层级背侧凹部43中沉积至少一种导电材料来用字线层级导电层46进行替换，如在第一和第二实施例中。在此情况下，字线层级背侧凹部43可通过采用提供到背侧沟槽79中的各向同性蚀刻剂来各向同性地蚀刻字线层级牺牲材料层42而形成。字线层级导电层46形成于字线层级背侧凹部43中。
电介质分隔物结构176可通过用电介质材料填充背侧沟槽79而形成于每一背侧沟槽79内。电介质分隔物结构176可包含一对纵向侧壁，其沿着第一水平方向hd1横向地延伸，且可竖直地延伸穿过绝缘层(即，字线层级绝缘层)32与字线层级导电层46的交替堆叠。在此情况下，电介质分隔物结构的顶部表面可与最顶部绝缘层32T的顶部表面共面。
参考图29A和29B，绝缘顶盖层70和电介质蚀刻终止材料层170可任选地形成于交替堆叠(32、46)和字线层级存储器开口填充结构(50、601、62、602)上方。绝缘顶盖层70可包含例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的电介质材料。电介质蚀刻终止材料层170包含不同于绝缘顶盖层70的材料的材料，例如氧化铝。电介质蚀刻终止材料层170可在形成漏极选择层级存储器开口的后续各向异性蚀刻过程期间充当蚀刻终止层。绝缘顶盖层70的厚度可在20nm到200nm的范围内，但也可采用较小和较大的厚度。电介质蚀刻终止材料层170的厚度可在10nm到100nm的范围内，但也可采用较小和较大的厚度。
参考图30A和30B，漏极选择层级绝缘层132与漏极选择层级牺牲材料层242的交替堆叠可形成于电介质蚀刻终止材料层170上方，所述电介质蚀刻终止材料层上覆于电介质分隔物结构。漏极选择层级牺牲材料层242由漏极选择层级绝缘层132间隔开。漏极选择层级绝缘层132包含例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的电介质材料。漏极选择层级牺牲材料层242包含可相对于漏极选择层级绝缘层132选择性去除的牺牲材料。例如，漏极选择层级牺牲材料层242可包含例如非晶硅、多晶硅或硅锗合金的半导体材料。漏极选择层级绝缘层132和漏极选择层级牺牲材料层242可通过在漏极选择层级绝缘层132与漏极选择层级牺牲材料层242的交替堆叠内依序沉积每一层的化学气相沉积过程的交替序列而沉积成。漏极选择层级绝缘层132与漏极选择层级牺牲材料层242的交替堆叠内的每一层的厚度可在20nm到50nm的范围内，但也可采用较小和较大的厚度。最顶部漏极选择层级绝缘层132T的厚度可在40nm到200nm的范围内，但也可采用较小和较大的厚度。
参考图31A和31B，可形成穿过漏极选择层级绝缘层132与漏极选择层级牺牲材料层242的交替堆叠的漏极选择层级线型沟槽172。例如，例如图案化光致抗蚀剂层的蚀刻掩模可形成于最顶部漏极选择层级绝缘层132T上方。电介质蚀刻终止材料层170可在用以形成漏极选择层级线型沟槽172的各向异性蚀刻过程期间用作蚀刻终止层。随后可例如通过灰化去除蚀刻掩模层。漏极选择层级线型沟槽172可沿着第一水平方向hd1横向地延伸。在一个实施例中，漏极选择层级线型沟槽172可形成为使得每一漏极选择层级线型沟槽172在区域上与相邻的两行字线层级存储器开口填充结构(50、601、62、602)部分重叠，所述存储器开口填充结构在平面图中沿着第一水平方向hd1，即在透视图中沿着垂直于衬底(9、10)的顶部表面的方向横向地延伸。
参考图32A和32B，牺牲材料被沉积于漏极选择层级线型沟槽172中以形成漏极选择层级牺牲线型结构173。漏极选择层级牺牲线型结构173的牺牲材料可与漏极选择层级牺牲材料层242的牺牲材料相同或可不同。在一个实施例中，漏极选择层级牺牲线型结构173可包含与漏极选择层级牺牲材料层242的牺牲材料相同的材料。在另一实施例中，漏极选择层级牺牲线型结构173可包含与漏极选择层级牺牲材料层242的牺牲材料不同的牺牲材料。在说明性实例中，漏极选择层级牺牲线型结构173可包含氮化硅，且漏极选择层级牺牲材料层242的牺牲材料可包含例如非晶硅、多晶硅或硅锗合金的半导体材料。每一漏极选择层级牺牲线型结构173竖直地延伸穿过漏极选择层级牺牲材料层242和漏极选择层级绝缘层132中的每一个。
参考图33A和33B，光致抗蚀剂层(未示出)可被涂覆于最顶部漏极选择层级绝缘层132T上方，且可被光刻图案化以形成图案与字线层级存储器开口填充结构(50、601、62、602)，即字线层级存储器开口的图案相同的开口。在一个实施例中，先前用以对光致抗蚀剂层(其充当用于图案化字线层级存储器开口的蚀刻掩模)进行光刻曝光的相同光刻掩模可再次用于此处理步骤处以图案化光致抗蚀剂层。光致抗蚀剂层中的开口的图案可被转移穿过漏极选择层级交替堆叠(132、242)和漏极选择层级牺牲线型结构173以形成穿过其中的开口，所述开口在本文中被称为漏极选择层级存储器开口149。每一漏极选择层级开口149(其在本文中也被称为上部存储器开口)上覆于下伏字线层级存储器开口填充结构(50、601、62、602)中的一个，且在平面图中与所述下伏存储器开口填充结构中的一个具有区域重叠。
漏极选择层级开口149可形成为穿过漏极选择层级牺牲线型结构173的周边部分。多行平行漏极选择层级开口149可布置成沿着第一水平方向hd1穿过漏极选择层级间隔物材料层242和漏极选择层级牺牲线型结构173。第一水平方向hd1平行于漏极选择层级牺牲线型结构173的纵向方向。漏极选择层级牺牲线型结构173中的每一个的分段在形成多行平行漏极选择层级开口149期间被蚀刻。在一个实施例中，漏极选择层级牺牲线型结构173中的每一个可在形成漏极选择层级开口149期间被图案化，以包含平坦竖直侧壁分段173P与凹入竖直侧壁分段173C的相应一对横向交替序列。
参考图34A和34B，栅极电介质层可随后通过例如氧化硅和/或电介质金属氧化物的栅极电介质材料的保形沉积而形成。栅极电介质层在本文中被称为漏极选择层级栅极电介质层150L。漏极选择层级栅极电介质层150L的厚度可在1nm到10nm的范围内，但也可采用较小和较大的厚度。覆盖材料层613L可通过保形沉积过程而沉积于漏极选择层级栅极电介质层150L上方。覆盖材料层613L可包含例如非晶碳的牺牲材料，或例如掺杂半导体材料的非牺牲材料，例如多晶硅或非晶硅，所述材料具有第一导电性类型的掺杂且随后被并入到漏极选择层级半导体通道部分中。覆盖材料层613L的厚度可在1nm到20nm的范围内，但也可采用较小和较大的厚度。
参考图35A和35B，漏极选择层级开口149通过各向异性蚀刻过程竖直地延伸穿过蚀刻终止电介质层170和绝缘顶盖层70。各向异性蚀刻过程去除覆盖材料层613L和漏极选择层级栅极电介质层150L的水平部分。覆盖材料层613L的每一剩余部分形成覆盖材料间隔物613，其可具有管状形状。随着通过各向异性蚀刻过程竖直地延伸，连接通道部分602的顶部表面在每一漏极选择层级开口149的底部处物理地暴露出来。漏极选择层级栅极电介质层150L的图案化部分存在于每一漏极选择层级开口149的上部周边处，所述图案化部分在本文中被称为漏极选择层级栅极电介质150。每一漏极选择层级开口149内的覆盖材料间隔物613在覆盖材料间隔物613包含牺牲材料的情况下可随后被去除，或在覆盖材料间隔物613包含例如多晶硅或非晶硅的半导体材料的情况下可保留在漏极选择层级栅极电介质150的内部侧壁上。
参考图36A和36B，具有第一导电性类型的掺杂的掺杂半导体材料可沉积在每一漏极选择层级开口149的未填充体积的周边处。掺杂半导体材料中的第一导电性类型的掺杂剂的原子浓度可在1.0x 1014/cm3到1.0x 1018/cm3的范围内，但也可采用较小和较大的原子浓度。在漏极选择层级开口149未完全填充有掺杂半导体材料的情况下，可沉积例如氧化硅的电介质材料以填充漏极选择层级开口149的未填充体积。可通过凹部蚀刻过程使电介质材料在包含最顶部漏极选择层级绝缘层132T的顶部表面的水平平面下方竖直地凹陷。电介质材料的每一剩余部分形成漏极选择层级电介质芯162。
具有第二导电性类型的掺杂的掺杂半导体材料形成于上覆于漏极选择层级电介质芯162的凹部中。具有第二导电性类型的掺杂的掺杂半导体材料可通过沉积具有第二导电性类型的掺杂的半导体材料而形成，或可通过沉积未掺杂半导体材料且通过第二导电性类型的掺杂剂的离子植入而形成。可通过平坦化过程从包含最顶部漏极选择层级绝缘层132T的顶部表面的水平平面上方去除具有第一导电性类型的掺杂的掺杂半导体材料，和具有第二导电性类型的掺杂的掺杂半导体材料的多余部分，所述平坦化过程可采用凹部蚀刻和/或化学机械平坦化过程。具有第一导电性类型的掺杂的掺杂半导体材料的每一剩余部分构成漏极选择层级半导体通道部分603。具有第二导电性类型的掺杂的掺杂半导体材料的每一剩余部分构成漏极区63。漏极区63中的第二导电性类型的掺杂剂的原子浓度可在5.0x 1019/cm3到2.0x 1021/cm3的范围内，但也可采用较小和较大的原子浓度。
填充漏极选择层级开口149的所有组件的集合在本文中被称为漏极选择层级结构(150、603、162、63)。每一漏极选择层级结构(150、603、162、63)包含栅极电介质，即漏极选择层级栅极电介质150和漏极选择层级半导体通道部分603。每一漏极选择层级结构(150、603、162、63)穿过漏极选择层级牺牲材料层242的部分形成于存储器堆叠结构55中的每一个上。漏极选择层级结构(150、603、162、63)的子集直接形成于漏极选择层级牺牲线型结构173上。在形成漏极选择层级结构(150、603、162、63)后，漏极选择层级结构(150、603、162、63)可接触漏极选择层级牺牲线型结构173的凸出侧壁。
连续的每一组字线层级半导体通道部分601、连接通道部分602与漏极选择层级半导体通道部分603构成竖直半导体通道60。连续的每一组竖直半导体通道60与存储器膜50构成存储器堆叠结构55，其包含配置成将电荷存储在其中的存储器元件的竖直堆叠。存储器堆叠结构55可形成于多行平行开口中，所述开口中的每一个包含字线层级开口与漏极选择层级开口的堆叠。存储器堆叠结构55延伸穿过绝缘层32与字线层级导电层46的交替堆叠(32、46)、漏极选择层级牺牲材料层242，以及漏极选择层级牺牲线型结构173。漏极选择层级牺牲线型结构173中的每一个可在形成存储器堆叠结构55期间被图案化，以包含平坦竖直侧壁分段与凹入竖直侧壁分段的相应一对横向交替序列。
参考图37A和37B，第一电介质顶盖层270可形成于漏极选择层级交替堆叠(132、242)和漏极选择层级结构(150、603、162、63)上方。第一电介质顶盖层270可包含例如氧化硅的电介质材料，且可具有在20nm到200nm的范围内的厚度，但也可采用较小和较大的厚度。
参考图38A和38B，光致抗蚀剂层(未示出)可被涂覆于第一电介质顶盖层270上方，且可被光刻图案化以在上覆于漏极选择层级牺牲线型结构173的区域中形成开口。在一个实施例中，可对光致抗蚀剂层进行图案化以在漏极区63的区域外部形成开口，从而使得漏极区63在穿过光致抗蚀剂层形成开口之后不会物理地暴露出来。可执行例如各向异性蚀刻过程的蚀刻过程，以将光致抗蚀剂层中的开口的图案转移穿过第一电介质顶盖层270。开口形成为穿过第一电介质顶盖层270，且每一漏极选择层级牺牲线型结构173的顶部表面可物理地暴露于穿过第一电介质顶盖层270的开口内。
参考图39A和39B，可通过各向同性蚀刻过程相对于漏极选择层级绝缘层132选择性去除漏极选择层级牺牲线型结构173。例如，如果漏极选择层级牺牲线型结构173包含氮化硅，且如果漏极选择层级绝缘层132包含氧化硅，则可执行采用热磷酸的湿式蚀刻过程以去除漏极选择层级牺牲线型结构173，而不去除漏极选择层级绝缘层132。漏极选择层级隔离沟槽71可形成于去除其中的漏极选择层级牺牲线型结构173的体积中。
光致抗蚀剂层(未示出)在去除漏极选择层级牺牲线型结构173之后或之前可被涂覆于第三示例性结构上方。与电介质分隔物结构176中的相应一个具有区域重叠的矩形开口可通过光刻曝光和显影形成于光致抗蚀剂层中。可采用各向异性蚀刻过程将光致抗蚀剂层中的图案转移穿过漏极选择层级绝缘层132与漏极选择层级牺牲材料层242的交替堆叠，以形成漏极选择层级分隔物沟槽279。蚀刻终止电介质层170在各向异性蚀刻过程期间可用作蚀刻终止结构。每一漏极选择层级分隔物沟槽279可具有沿着第一水平方向hd1横向地延伸的一对纵向侧壁。在一个实施例中，每一漏极选择层级分隔物沟槽279的区域的至少50％(其可为至少80％)可与下伏电介质分隔物结构176具有区域重叠。随后可例如通过灰化去除光致抗蚀剂层。
参考图40A和40B，通过选择性蚀刻过程去除漏极选择层级牺牲材料层242，所述蚀刻过程蚀刻漏极选择层级牺牲材料层242的材料，而不蚀刻漏极选择层级绝缘层132、第一电介质顶盖层270或电介质蚀刻终止材料层170的材料。例如，如果漏极选择层级牺牲材料层242包含非晶硅，且如果漏极选择层级绝缘层132和第一电介质顶盖层270包含氧化硅材料，则可通过湿式蚀刻过程去除漏极选择层级牺牲材料层242，所述湿式蚀刻过程采用提供到漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279中的热三甲基-2羟乙基氢氧化铵(“热TMY”)、氢氧化四甲基铵(TMAH)或氢氧化铵。漏极选择层级背侧凹部143形成于穿过漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279去除其中的漏极选择层级牺牲材料层242的体积中。漏极选择层级背侧凹部143可邻接到多个漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279中的相邻的一对沟槽。
参考图41A和41B，至少一种金属填充材料可通过至少一个保形沉积过程穿过漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279，以及漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279的周边部分同时沉积于漏极选择层级背侧凹部143中。至少一种金属填充材料可包含例如包括导电金属氮化物材料(例如TiN、TaN或WN)的金属屏障衬里，和例如钨、钴、钼和/或钌的金属填充材料。至少一种金属材料的厚度可选择为使得漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279未完全填充有至少一种金属填充材料。连续导电材料层346L可形成于漏极选择层级背侧凹部143中的每一个内，漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279的周边区处，以及第一电介质顶盖层270上方。漏极选择层级腔71′可形成于每一漏极选择层级隔离沟槽71的未填充体积内。
参考图42A和42B，执行各向异性蚀刻过程以从第一电介质顶盖层270上方，并从漏极选择层级隔离沟槽71和漏极选择层级分隔物沟槽279的底部区去除连续导电材料层346L的水平部分。至少一种金属填充材料的填充漏极选择层级背侧凹部143的每一剩余部分构成漏极选择层级导电层346H。至少一种金属填充材料的邻接到相应一组漏极选择层级导电层346H的每一剩余竖直部分构成竖直连接部分346V。
每一漏极选择层级电极346可为多层级漏极选择电极346，其包含位于多个漏极选择层级处的多个漏极选择层级导电层346H。每一多层级漏极选择电极346可包含相应竖直连接部分346V，其接触且电连接到位于漏极选择层级背侧凹部的体积内的相应一组漏极选择层级导电层346H。竖直连接部分346V可位于漏极选择层级隔离沟槽71内。连续的每一组至少一个竖直连接部分346V与漏极选择层级导电层346H构成多层级漏极选择层级电极346。在一个实施例中，多层级漏极选择层级电极346可包含邻接到两个或更多个漏极选择层级导电层346H的两个竖直连接部分346V。
大体上沿着第一水平方向hd1延伸的漏极选择层级腔71′可位于每一漏极选择层级隔离沟槽71内。漏极选择层级处的每一漏极选择层级导电层346H可形成为由漏极选择层级腔71′和漏极选择层级分隔物沟槽279的未填充部分横向地间隔开的多个部分。每一漏极选择层级导电层346H可形成于去除其中的相应漏极选择层级牺牲材料层242的体积中。
参考图43A到43F，第二电介质材料可沉积于第一电介质顶盖层270上方，以及漏极选择层级腔71′和漏极选择层级分隔物沟槽279的未填充部分中，以形成第二电介质顶盖层280。第二电介质顶盖层280的填充相应漏极选择层级腔71′的每一部分在本文中被称为漏极选择层级隔离结构280S。因此，漏极选择层级隔离结构280S形成于去除其中的漏极选择层级牺牲线型结构73的剩余部分的体积内。第二电介质顶盖层280的填充相应漏极选择层级分隔物沟槽279的剩余体积的每一部分在本文中被称为漏极选择层级分隔物结构276。因此，漏极选择层级分隔物结构276形成于电介质分隔物结构176中的相应一个上方的漏极选择层级绝缘层132和漏极选择层级导电层346H的层级处的体积内。
漏极选择层级隔离结构280S在形成多层级漏极选择电极346之后形成于漏极选择层级隔离沟槽71的每一剩余体积内。漏极选择层级分隔物结构276可横向地接触多个多层级漏极选择电极346的一对多层级漏极选择电极346，且可在与电介质分隔物结构176的区域具有至少部分重叠的区域内形成于相应电介质分隔物结构176上方。
在一个实施例中，每一漏极选择层级电极346可包含金属屏障衬里346A，其从漏极选择层级电极346的最底部表面连续地延伸到漏极选择层级电极346的最顶部表面。例如，每一漏极选择层级电极346的金属屏障衬里346A可从竖直连接部分346V的底部表面(其接触最顶部绝缘层32T的凹陷水平表面)连续地延伸到竖直连接部分346V的顶部表面(其接触漏极选择层级隔离结构280S的阶梯式表面)。
每一漏极选择层级电极346可包含主要由元素金属或金属间合金组成的金属填充材料部分346B。金属填充材料部分346B可接触漏极选择层级隔离结构280S的非竖直表面NVS(例如水平阶梯式表面)，所述表面例如在位于竖直连接部分346V的顶端处的最顶部表面处。非竖直表面NVS邻接漏极选择层级隔离结构280S的竖直表面VS1的底部边缘，且邻接漏极选择层级隔离结构280S的竖直表面VS2的顶部边缘。
参考第三示例性结构的所有图式，第三示例性结构可包含三维存储器装置。三维存储器装置可包含：位于衬底(9、10)上方的绝缘层32与字线层级导电层46的交替堆叠；多个多层级漏极选择电极346，其包括接触且电连接到相应一组漏极选择层级导电层346H的相应竖直连接部分346V，所述导电层彼此竖直地间隔开且位于交替堆叠(32、46)上方；包括相应竖直半导体通道60的存储器堆叠结构55，所述半导体通道由延伸穿过交替堆叠(32、46)的相应存储器膜50横向地环绕，且由延伸穿过多层级漏极选择电极346中的相应一个的相应栅极电介质150横向地环绕；以及漏极选择层级隔离结构280S，其上覆于交替堆叠(32、46)，沿着第一水平方向hd1横向地延伸且位于相邻的一对多层级漏极选择电极346之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，其中多层级漏极选择电极346中的每一个接触栅极电介质150的子集的侧壁。
在一个实施例中，存储器堆叠结构55中的每一个的上部部分由多个多层级漏极选择电极346中的相应一个完全环绕，所述上部部分包含半导体通道60的上部部分和栅极电介质150。
在一个实施例中，每一竖直半导体通道60包括：竖直地延伸穿过字线层级导电层46中的每一个的字线层级半导体通道部分601；和漏极选择层级半导体通道部分603，其竖直地延伸穿过漏极选择层级导电层346H的每一层级，且电连接到字线层级半导体通道部分601的上部部分。在一个实施例中，每一竖直半导体通道60包括连接通道部分602，其接触字线层级半导体通道部分601的顶端和漏极选择层级半导体通道部分603的底端，且由存储器膜50中的相应一个横向地环绕。
在一个实施例中，三维存储器装置包括：绝缘顶盖层70，其位于交替堆叠(32、46)上方且下伏于多层级漏极选择电极346；和蚀刻终止电介质层170，其包括与绝缘顶盖层不同的材料，上覆于绝缘顶盖层70且下伏于多层级漏极选择电极346，其中漏极选择层级半导体通道部分603竖直地延伸穿过绝缘顶盖层70和蚀刻终止电介质层170。
在一个实施例中，每一多层级漏极选择电极346包括金属屏障层346A和金属填充材料部分346B。金属屏障层346A接触栅极电介质150的子集。在一个实施例中，多层级漏极选择电极346的每一竖直连接部分346V包括包含凹入竖直侧壁分段的侧壁。凹入竖直侧壁分段可彼此邻接，或可通过平坦竖直侧壁分段邻接。
在一个实施例中，相比包含漏极选择层级导电层346H的最顶部表面的水平平面与包含漏极选择层级导电层346H的最底部表面的水平平面之间的竖直距离，多层级漏极选择电极346的每一竖直连接部分346V具有较大竖直范围。
在一个实施例中，多层级漏极选择电极346的竖直连接部分346V接触栅极电介质150的子集的侧壁的第一区域(如图43D中所示)；且漏极选择层级导电层346H接触栅极电介质150的子集的侧壁的第二区域(如图43F中所示)。
在一个实施例中，竖直连接部分346V中的每一个包括：平坦竖直内部侧壁分段(其接触漏极选择层级绝缘层132的侧壁)与接触相应栅极电介质150的凹入竖直内部侧壁分段的横向交替序列；和平坦竖直外部侧壁分段与接触漏极选择层级隔离结构280S中的相应一个的侧壁的凸出竖直外部侧壁分段的横向交替序列。
在一个实施例中，三维存储器装置包括漏极选择层级绝缘层132，其位于多个漏极选择层级导电层346H的竖直相邻的每一对导电层之间。
在一个实施例中，金属填充材料部分346B接触漏极选择层级隔离结构280S的非竖直表面NVS，其中非竖直表面NVS邻接漏极选择层级隔离结构280S的第一竖直表面VS1的底部边缘，且邻接漏极选择层级隔离结构280S的第二竖直表面VS2的顶部边缘，如图43E中所示。
参考图44A和44B，可通过形成各种触点通孔结构和额外互连件层级电介质材料层对图15A到15D、27A到27E以及43A到43F中所示的第一、第二以及第三示例性结构中的每一个进行适当布线。例如，漏极触点通孔结构88形成于漏极区63中的相应一个的顶部表面上。台阶区触点通孔结构86形成于台阶区触点通孔腔中，和各种导电层(46、146、246、346、446)中的相应一个的顶部表面上。台阶区触点通孔结构86可包含接触多层级漏极选择电极(146、246、346、446)的漏极选择层级触点通孔结构。此外，台阶区触点通孔结构86可包含字线触点通孔结构，其接触充当用于存储器堆叠结构55的字线的字线层级导电层46。周边区触点通孔结构8P可形成于周边装置区200中。在一个实施例中，源极区61可在形成电介质分隔物结构76之前形成于每一背侧沟槽79下面。在此情况下，半导体材料层10的表面部分可充当水平半导体通道59。电介质分隔物结构76可形成为管状配置，且源极触点通孔结构81可形成于每一电介质分隔物结构76内。包含与存储器开口填充结构58相同的一组结构组件的支撑柱结构20可形成于触点区300中。支撑柱结构20为电惰性组件，其在存在字线层级背侧凹部43时提供结构支撑。
参考图45，示出第一、第二以及第三示例性结构的替代性配置，代替半导体材料层10，所述配置包含平坦绝缘间隔物层768、平坦导电材料层6(其可包括金属板)以及源极层级材料层110的堆叠。在此情况下，内埋源极带连接形成于竖直半导体通道60与源极层级材料层110内的源极触点层114之间。在一个实施例中，源极层级材料层110可从下到上包含下部源极层级材料层112、源极触点层114、上部源极层级材料层116、源极层级绝缘层117，以及任选的源极选择层级导电层118。在此情况下，源极触点层114可充当用于竖直半导体通道60的源极区。
示例性结构中的每一个可包含三维存储器装置。在一个实施例中，三维存储器装置包括单片三维NAND存储器装置。导电层46可包括或可电连接到单片三维NAND存储器装置的相应字线。衬底(9、10)可包括硅衬底。竖直NAND存储器装置可包括在硅衬底上方的单片三维NAND串阵列。单片三维NAND串阵列的第一装置层级中的至少一个存储器单元(如体现为字线层级导电层46的层级处的电荷存储层54的一部分)可位于单片三维NAND串阵列的第二装置层级中的另一存储器单元(如体现为另一字线层级导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，所述集成电路包括用于位于其上的存储器装置的驱动器电路(如体现为至少一个半导体装置700的子集)。字线层级导电层46可包括多个控制栅极电极，其具有大体上平行于衬底(9、10)的顶部表面，例如在一对背侧沟槽79之间延伸的条带形状。多个控制栅极电极包括位于第一装置层级中的至少第一控制栅极电极，和位于第二装置层级中的第二控制栅极电极。单片三维NAND串阵列可包括：多个半导体通道(59、60)，其中多个半导体通道(59、60)中的每一个的至少一个末端部分大体上垂直于衬底(9、10)的顶部表面延伸且包括竖直半导体通道60中的相应一个；和多个电荷存储元件(如体现为存储器膜50的部分，即电荷存储层54的部分)。每一电荷存储元件可位于多个半导体通道(59、60)中的相应一个附近。
尽管前述内容指代特定的优选实施例，但应理解，本发明不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作出各种修改且此类修改意图在本发明的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由…组成”或词“由…组成”替换词“包括”或“包含”的所有实施例。在本发明中示出采用特定结构和/或配置的实施例的情况下，应理解，可用在功能上等效的任何其它兼容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (40)

1.一种三维存储器装置，其包括：
绝缘层与字线层级导电层的交替堆叠，其位于衬底上方；
多个多层级漏极选择电极，其各自包括接触且电连接到相应一组漏极选择层级导电层的相应竖直连接部分，所述导电层彼此竖直地间隔开且位于所述交替堆叠上方；
存储器堆叠结构，其包括相应竖直半导体通道和相应存储器膜，其中每一存储器膜具有延伸穿过所述交替堆叠和所述多个多层级漏极选择电极的每一层级的相应侧壁；以及
第一漏极选择层级隔离结构，其上覆于所述交替堆叠，沿着第一水平方向横向地延伸，且位于所述多个多层级漏极选择电极中的相邻的一对电极之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，
其中所述多个多层级漏极选择电极的至少一个多层级漏极选择电极接触所述第一漏极选择层级隔离结构的侧壁。
2.根据权利要求1所述的三维存储器装置，其中：
所述多层级漏极选择电极包括金属屏障层和金属填充材料部分；
所述存储器堆叠结构中的每一个由所述多个多层级漏极选择电极中的相应一个完全环绕；且
所述多层级漏极选择电极的每一竖直连接部分包括包含凹入竖直侧壁分段的侧壁，所述分段位于所述存储器堆叠结构中的一对结构之间。
3.根据权利要求2所述的三维存储器装置，其进一步包括电介质分隔物结构，所述结构包含一对笔直侧壁，所述笔直侧壁沿着所述第一水平方向横向地延伸且竖直地延伸穿过所述交替堆叠。
4.根据权利要求3所述的三维存储器装置，其中所述电介质分隔物结构与所述漏极选择层级隔离结构横向地间隔开。
5.根据权利要求4所述的三维存储器装置，其进一步包括接触所述电介质分隔物结构的侧壁的竖直金属间隔物，和与所述第一漏极选择层级隔离结构横向地间隔开的第二漏极选择层级隔离结构。
6.根据权利要求5所述的三维存储器装置，其中所述竖直金属间隔物包括：
额外金属屏障层，其具有与所述多层级漏极选择电极的所述金属屏障层相同的组成和厚度；以及
额外金属填充材料部分，其具有与所述多层级漏极选择电极的所述金属填充材料部分相同的组成。
7.根据权利要求5所述的三维存储器装置，其中所述第二漏极选择层级隔离结构上覆于所述交替堆叠，沿着第一水平方向横向地延伸，且在一侧上包含包括一组凹入竖直侧壁分段的侧壁，并在另一侧上包含沿着所述第一水平方向延伸且接触所述竖直金属间隔物的竖直侧壁。
8.根据权利要求3所述的三维存储器装置，其中所述电介质分隔物结构接触所述多个多层级漏极选择电极中的一对多层级漏极选择电极的侧壁。
9.根据权利要求8所述的三维存储器装置，其中所述多个所述多层级漏极选择电极的额外多层级漏极选择电极内的每一漏极选择层级导电层包括第一金属屏障层和第一金属填充材料部分，所述第一金属屏障层和第一金属填充材料部分接触所述电介质分隔物结构且并不接触所述第一漏极选择层级隔离结构。
10.根据权利要求9所述的三维存储器装置，其中所述额外多层级漏极选择电极的竖直连接部分包括：
第二金属屏障层，其接触所述额外多层级漏极选择电极内的每一漏极选择层级导电层的侧壁；以及
第二金属填充材料部分，其由所述第一金属屏障层和所述第二金属屏障层与所述额外多层级漏极选择电极的所述漏极选择层级导电层的所述第一金属填充材料部分横向地间隔开。
11.根据权利要求10所述的三维存储器装置，其进一步包括选自以下的至少一个特征：
所述第二金属屏障层的厚度或材料组成不同于所述额外多层级漏极选择电极的所述漏极选择层级导电层的所述第一金属屏障层；或
所述第二金属填充材料部分的材料组成不同于所述额外多层级漏极选择电极的所述漏极选择层级导电层的所述第一金属填充材料部分。
12.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层与字线层级间隔物材料层的交替堆叠，其中所述字线层级间隔物材料层形成为字线层级导电层，或随后用字线层级导电层进行替换；
在所述交替堆叠上方形成由漏极选择层级绝缘层竖直地间隔开的漏极选择层级牺牲材料层；
在所述交替堆叠上方且穿过所述漏极选择层级牺牲材料层形成漏极选择层级牺牲线型结构；
形成穿过所述交替堆叠、所述漏极选择层级间隔物材料层以及所述漏极选择层级牺牲线型结构的存储器堆叠结构，其中每一存储器堆叠结构包括相应竖直半导体通道和相应存储器膜；
通过去除所述漏极选择层级牺牲线型结构和所述漏极选择层级牺牲材料层的剩余部分，形成邻接到漏极选择层级隔离沟槽的漏极选择层级背侧凹部；以及
在所述漏极选择层级背侧凹部和所述漏极选择层级隔离沟槽的体积内形成多个多层级漏极选择电极，其包括接触且电连接到相应一组漏极选择层级导电层的相应竖直连接部分。
13.根据权利要求12所述的方法，其进一步包括：
在所述漏极选择层级背侧凹部和所述漏极选择层级隔离沟槽的周边区中同时沉积至少一种导电材料；以及
各向异性地蚀刻所述至少一种导电材料，其中所述至少一种导电材料的剩余部分构成所述多个多层级漏极选择电极。
14.根据权利要求13所述的方法，其进一步包括在形成所述多个多层级漏极选择电极之后，在所述漏极选择层级隔离沟槽的每一剩余体积内形成漏极选择层级隔离结构。
15.根据权利要求12所述的方法，其中在形成所述存储器堆叠结构期间图案化所述漏极选择层级牺牲线型结构中的每一个，以包含平坦竖直侧壁分段与凹入竖直侧壁分段的相应一对横向交替序列。
16.根据权利要求15所述的方法，其进一步包括形成穿过所述漏极选择层级牺牲材料层和所述漏极选择层级牺牲线型结构的多行平行开口，所述开口沿着第一水平方向布置，
其中：
所述第一水平方向平行于所述漏极选择层级牺牲线型结构的纵向方向；
所述漏极选择层级牺牲线型结构中的每一个的分段在形成所述多行平行开口期间被蚀刻；且
所述存储器堆叠结构形成于所述多行平行开口中。
17.根据权利要求12所述的方法，其中：
所述字线层级间隔物材料层形成为字线层级牺牲材料层，且随后用所述字线层级导电层进行替换；且
所述漏极选择层级牺牲线型结构的所述剩余部分的去除是在形成所述字线层级导电层之后执行。
18.根据权利要求17所述的方法，其进一步包括：
形成穿过所述漏极选择层级牺牲材料层，且穿过所述绝缘层与所述字线层级牺牲材料层的所述交替堆叠的背侧沟槽；
通过在所述漏极选择层级牺牲线型结构的剩余部分保护所述至少一个漏极选择层级牺牲材料层时，采用提供到所述背侧沟槽中的各向同性蚀刻剂来各向同性地蚀刻所述字线层级牺牲材料层而形成字线层级背侧凹部；
在所述字线层级背侧凹部中形成所述字线层级导电层；以及
通过用电介质材料填充所述背侧沟槽形成电介质分隔物结构，
其中：
所述电介质分隔物结构包含一对纵向侧壁，其沿着第一水平方向横向地延伸，且竖直地延伸穿过所述绝缘层与所述字线层级导电层的交替堆叠，且穿过所述至少一个漏极选择层级牺牲材料层的每一层级；且
在形成所述电介质分隔物结构之后穿过所述漏极选择层级隔离沟槽去除所述漏极选择层级牺牲线型结构的所述剩余部分。
19.根据权利要求17所述的方法，其进一步包括：
形成穿过至少一个漏极选择层级牺牲材料层，且穿过所述绝缘层与所述字线层级牺牲材料层的所述交替堆叠的背侧沟槽；
通过在所述漏极选择层级牺牲线型结构保护所述至少一个漏极选择层级牺牲材料层中的每一个的另一分段免受各向同性蚀刻剂影响时，采用提供到所述背侧沟槽中的所述各向同性蚀刻剂来各向同性地蚀刻所述字线层级牺牲材料层，和所述至少一个漏极选择层级牺牲材料层中的每一个的物理地暴露于所述背侧沟槽的分段，同时形成字线层级背侧凹部和所述漏极选择层级背侧凹部的额外部分；以及
同时在所述字线层级背侧凹部中形成所述字线层级导电层，且在所述漏极选择层级背侧凹部中形成至少一个漏极选择层级导电层的额外分段；以及
通过用电介质材料填充所述背侧沟槽形成电介质分隔物结构。
20.根据权利要求19所述的方法，其中：
所述至少一个漏极选择层级导电层的所述额外分段是在所述漏极选择层级背侧凹部的体积内形成所述相应一组漏极选择层级导电层之前形成；
所述电介质分隔物结构包含一对纵向侧壁，其沿着第一水平方向横向地延伸，且竖直地延伸穿过所述绝缘层与所述字线层级导电层的交替堆叠，且穿过至少一个漏极选择层级导电层的所述额外分段的每一层级；且
在形成所述电介质分隔物结构之后穿过所述漏极选择层级隔离沟槽去除所述漏极选择层级牺牲线型结构的所述剩余部分。
21.一种三维存储器装置，其包括：
绝缘层与字线层级导电层的交替堆叠，其位于衬底上方；
多个多层级漏极选择电极，其包括邻接到相应一组漏极选择层级导电层的相应竖直连接部分，所述导电层彼此竖直地间隔开且位于所述交替堆叠上方；
存储器堆叠结构，其包括相应竖直半导体通道，所述半导体通道由延伸穿过所述交替堆叠的相应存储器膜横向地环绕，且由延伸穿过所述多个多层级漏极选择电极中的相应一个的相应栅极电介质横向地环绕；以及
漏极选择层级隔离结构，其上覆于所述交替堆叠，沿着第一水平方向横向地延伸，且位于所述多层级漏极选择电极中的相邻的一对电极之间，且包含包括相应一组凹入竖直侧壁分段的一对侧壁，
其中所述多个多层级漏极选择电极的每一多层级漏极选择电极接触所述栅极电介质的子集的侧壁。
22.根据权利要求21所述的三维存储器装置，其中每一竖直半导体通道包括：
字线层级半导体通道部分，其竖直地延伸穿过所述字线层级导电层中的每一个；以及
漏极选择层级半导体通道部分，其竖直地延伸穿过所述漏极选择层级导电层的每一层级，且电连接到所述字线层级半导体通道部分的上部部分。
23.根据权利要求22所述的三维存储器装置，其进一步包括：
绝缘顶盖层，其位于所述交替堆叠上方且下伏于所述多个多层级漏极选择电极；以及
蚀刻终止电介质层，其包括与所述绝缘顶盖层不同的材料，上覆于所述绝缘顶盖层且下伏于所述多个多层级漏极选择电极，
其中所述漏极选择层级半导体通道部分竖直地延伸穿过所述绝缘顶盖层和所述蚀刻终止电介质层。
24.根据权利要求22所述的三维存储器装置，每一竖直半导体通道包括连接通道部分，其接触所述字线层级半导体通道部分的顶端和所述漏极选择层级半导体通道部分的底端，且由所述存储器膜中的相应一个横向地环绕。
25.根据权利要求21所述的三维存储器装置，其中：
所述存储器堆叠结构中的每一个由所述多个多层级漏极选择电极中的相应一个完全环绕；
每一多层级漏极选择电极包括金属屏障层和金属填充材料部分；且
所述金属屏障层接触所述栅极电介质的子集。
26.根据权利要求25所述的三维存储器装置，其中所述金属填充材料部分接触所述漏极选择层级隔离结构的非竖直表面，其中所述非竖直表面邻接所述漏极选择层级隔离结构的第一竖直表面的底部边缘，且邻接所述漏极选择层级隔离结构的第二竖直表面的顶部边缘。
27.根据权利要求21所述的三维存储器装置，其中所述多个多层级漏极选择电极的每一竖直连接部分包括包含凹入竖直侧壁分段的侧壁。
28.根据权利要求27所述的三维存储器装置，其中相比包含所述漏极选择层级导电层的最顶部表面的水平平面与包含所述漏极选择层级导电层的最底部表面的水平平面之间的竖直距离，所述多个多层级漏极选择电极的每一竖直连接部分具有较大竖直范围。
29.根据权利要求21所述的三维存储器装置，其中：
所述多层级漏极选择电极的所述竖直连接部分接触所述栅极电介质的子集的侧壁的第一区域；且
所述漏极选择层级导电层接触所述栅极电介质的所述子集的所述侧壁的第二区域。
30.根据权利要求29所述的三维存储器装置，其中所述竖直连接部分中的每一个包括：
平坦竖直内部侧壁分段与接触相应栅极电介质的凹入竖直内部侧壁分段的横向交替序列；以及
平坦竖直外部侧壁分段与接触所述漏极选择层级隔离结构中的相应一个的侧壁的凸出竖直外部侧壁分段的横向交替序列。
31.根据权利要求21所述的三维存储器装置，其进一步包括位于所述一组所述漏极选择层级导电层的竖直相邻的每一对导电层之间的漏极选择层级绝缘层。
32.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘层与字线层级间隔物材料层的交替堆叠，其中所述字线层级间隔物材料层形成为字线层级导电层，或随后用字线层级导电层进行替换；
形成穿过所述交替堆叠的存储器堆叠结构，其中每一存储器堆叠结构包括相应字线层级半导体通道部分和相应存储器膜；
在所述交替堆叠上方形成由漏极选择层级绝缘层间隔开的漏极选择层级牺牲材料层；
形成穿过所述漏极选择层级牺牲材料层和所述漏极选择层级绝缘层的漏极选择层级牺牲线型结构；
通过去除所述漏极选择层级牺牲线型结构和所述漏极选择层级牺牲材料层的部分，形成邻接到漏极选择层级隔离沟槽的漏极选择层级背侧凹部；以及
在所述漏极选择层级背侧凹部和所述漏极选择层级隔离沟槽的体积内形成多个多层级漏极选择电极，其包括邻接到相应一组漏极选择层级导电层的相应竖直连接部分。
33.根据权利要求32所述的方法，其进一步包括：
在所述漏极选择层级背侧凹部和所述漏极选择层级隔离沟槽的周边区中同时沉积至少一种导电材料；以及
各向异性地蚀刻所述至少一种导电材料，其中所述至少一种导电材料的剩余部分构成所述多层级漏极选择电极。
34.根据权利要求33所述的方法，其进一步包括在形成所述多个多层级漏极选择电极之后，在所述漏极选择层级隔离沟槽的每一剩余体积内形成漏极选择层级隔离结构。
35.根据权利要求32所述的方法，其进一步包括穿过所述漏极选择层级牺牲材料层在所述存储器堆叠结构中的每一个上形成漏极选择层级结构，其包含相应栅极电介质和相应漏极选择层级半导体通道部分，其中所述漏极选择层级结构的子集形成为穿过所述漏极选择层级牺牲线型结构。
36.根据权利要求35所述的方法，其中在形成所述漏极选择层级结构期间图案化所述漏极选择层级牺牲线型结构中的每一个，以包含平坦竖直侧壁分段与凹入竖直侧壁分段的相应一对横向交替序列。
37.根据权利要求32所述的方法，其进一步包括：
在所述交替堆叠上方形成绝缘顶盖层，和包括与所述绝缘顶盖层不同的材料的蚀刻终止电介质层；以及
形成穿过所述漏极选择层级牺牲材料层、所述蚀刻终止电介质层和所述绝缘顶盖层的漏极选择层级开口，
其中所述漏极选择层级结构形成于所述漏极选择层级开口中。
38.根据权利要求37所述的方法，其中：
所述漏极选择层级开口形成为穿过所述漏极选择层级牺牲线型结构的周边部分；且
在形成所述漏极选择层级结构后，所述漏极选择层级结构接触所述漏极选择层级牺牲线型结构的凸出侧壁。
39.根据权利要求32所述的方法，其进一步包括：
形成穿过所述漏极选择层级牺牲材料层，且穿过所述绝缘层与包括字线层级牺牲材料层的所述字线层级间隔物材料层的所述交替堆叠的背侧沟槽；
通过在所述漏极选择层级牺牲线型结构的剩余部分保护至少一个漏极选择层级牺牲材料层时，采用提供到所述背侧沟槽中的各向同性蚀刻剂来各向同性地蚀刻所述字线层级牺牲材料层而形成字线层级背侧凹部；以及
在所述字线层级背侧凹部中形成所述字线层级导电层；
通过用电介质材料填充所述背侧沟槽形成电介质分隔物结构；以及
在与所述电介质分隔物结构的区域具有至少部分重叠的区域内在所述电介质分隔物结构上方形成漏极选择层级分隔物结构，其横向地接触所述多个所述多层级漏极选择电极中的一对多层级漏极选择电极。
40.根据权利要求39所述的方法，其中：
所述电介质分隔物结构包含一对纵向侧壁，其沿着第一水平方向横向地延伸，且竖直地延伸穿过所述绝缘层与所述字线层级导电层的交替堆叠；且
所述漏极选择层级牺牲材料层形成于所述电介质分隔物结构上方。
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