CN110120393A - 三维半导体存储器件 - Google Patents

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Abstract

一种三维(3D)半导体存储器件包括：源极导电图案，在衬底上并平行于衬底的顶表面延伸；以及电极结构，包括在垂直于衬底的顶表面的第一方向上顺序地堆叠在源极导电图案上的擦除控制栅电极、地选择栅电极、单元栅电极和串选择栅电极。

Description

三维半导体存储器件
技术领域
本发明构思的实施方式涉及三维(3D)半导体存储器件，更具体地，涉及具有提高的可靠性和集成密度的3D半导体存储器件。
背景技术
半导体器件已被高度集成以提供优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可主要由单位存储单元所占据的面积决定。因此，2D或平面半导体器件的集成密度会受到形成精细图案的技术极大影响。然而，因为会需要极昂贵的装置来形成精细图案，所以2D半导体器件的集成密度继续增大但仍受到限制。因此，已经开发了3D半导体存储器件以克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施方式可以提供能够提高可靠性和集成密度的3D半导体存储器件。
在本发明构思的一方面，一种3D半导体存储器件可以包括：源极导电图案，在衬底上并平行于衬底的顶表面延伸；以及电极结构，包括在垂直于衬底的顶表面的第一方向上顺序地堆叠在源极导电图案上的擦除控制栅电极、地选择栅电极、单元栅电极和串选择栅电极。
在本发明构思的一方面，一种3D半导体存储器件可以包括：源极导电图案，平行于衬底的顶表面延伸；以及多个NAND单元串，提供在源极导电图案上并沿垂直于衬底的顶表面的第一方向延伸。所述多个NAND单元串的每个可以包括：单元串，包括彼此串联连接的多个存储单元晶体管；地选择晶体管，连接到单元串的第一端；以及擦除控制晶体管，连接在地选择晶体管与源极导电图案之间。
在本发明构思的一方面，一种3D半导体存储器件可以包括：电极结构，包括在垂直于衬底的顶表面的第一方向上堆叠的多个电极，电极结构沿平行于衬底的顶表面的第二方向延伸；源极导电图案，在衬底与电极结构之间并且平行于电极结构延伸；竖直半导体图案，穿透电极结构和源极导电图案，竖直半导体图案的侧壁的一部分与源极导电图案接触；以及数据存储图案，在竖直半导体图案与电极结构之间沿第一方向延伸。源极导电图案可以包括：水平部分，在电极结构下方并沿第二方向延伸；以及侧壁部分，沿第一方向从水平部分延伸并且在竖直半导体图案的侧壁的所述部分上。
在本发明构思的一方面，一种3D半导体存储器件可以包括：衬底，包括外围电路区和单元阵列区；外围电路结构，包括在衬底的外围电路区上的外围栅极堆叠；源极结构，包括在衬底的单元阵列区上的源极导电图案；下电极结构，包括竖直且交替地堆叠在源极结构上的下绝缘层和下电极；下平坦化绝缘层，在下电极结构的下电极中最上面的下电极以及外围电路结构上；上电极结构，包括竖直且交替地堆叠在单元阵列区上的下平坦化绝缘层上的上电极和上绝缘层；以及竖直半导体图案，在单元阵列区上竖直地延伸，竖直半导体图案的侧壁的一部分与源极导电图案接触。
附图说明
本发明构思将由附图和所附详细描述变得更加明显。
图1是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列的示意性电路图。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。
图3A和3B分别是沿图2的线I-I'和II-II'截取的剖视图，示出根据本发明构思的一些实施方式的3D半导体存储器件。
图4A是示出根据本发明构思的一些实施方式的源极结构的俯视图。
图4B是示出根据本发明构思的一些实施方式的电极结构中可包括的单元栅电极和擦除控制栅电极的俯视图。
图4C是示出根据本发明构思的一些实施方式的电极结构中包括的地选择栅电极的俯视图。
图5A和5B是图3A的部分“A”的放大图。
图6是示出根据本发明构思的一些实施方式的3D半导体存储器件的一部分的放大图。
图7A是沿图2的线I-I'截取的剖视图，示出根据本发明构思的一些实施方式的3D半导体存储器件。
图7B是图7A的部分“A”的放大图。
图8A是沿图2的线I-I'截取的剖视图，示出根据本发明构思的一些实施方式的3D半导体存储器件。
图8B是图8A的部分“A”的放大图。
图9A至20A是沿图2的线I-I'截取的剖视图，示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。
图9B至20B是沿图2的线II-II'截取的剖视图，示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。
图21A至26A是示出根据本发明构思的一些实施方式的形成3D半导体存储器件的源极结构的方法的剖视图。
图21B至26B分别是图21A至26A的部分“A”的放大图。
图24C是图24A的部分“A”的放大图，示出根据本发明构思的一些实施方式的形成源极结构的方法。
图25C是图25A的部分“A”的放大图，示出根据本发明构思的一些实施方式的形成源极结构的方法。
具体实施方式
将参照附图在下文中详细描述本发明构思的实施方式。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。
参照图1，3D半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及设置在公共源极线CSL与位线BL0至BL2中的相应位线之间的多个单元串CSTR。
单元串CSTR可以沿第一方向D1和第二方向D2二维地布置，并且可以沿第三方向D3延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开并且可以沿第二方向D2延伸。
所述多个单元串CSTR中的相应单元串可以并联连接到位线BL0至BL2之一。单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以设置在一个公共源极线CSL与多个位线BL0至BL2之间。公共源极线CSL可以提供成多个，并且多个公共源极线CSL可以被二维地布置。在一些实施方式中，相同的电压可以被施加到所述多个公共源极线CSL。在某些实施方式中，公共源极线CSL可以彼此独立地被电控制。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元晶体管MCT、地选择晶体管GST以及擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以连接到位线BL0至BL2之一。在一些实施方式中，每个单元串CSTR可以包括单个串选择晶体管。在某些实施方式中，在每个单元串CSTR中，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，地选择晶体管GST可以包括彼此串联连接的多个MOS晶体管。
一个单元串CSTR可以包括分别设置在距公共源极线CSL不同的距离处的多个存储单元晶体管MCT。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。擦除控制晶体管ECT可以连接在地选择晶体管GST与公共源极线CSL之间。此外，每个单元串CSTR还可以包括虚设单元晶体管DMC，虚设单元晶体管DMC分别连接在第一串选择晶体管SST1与存储单元晶体管MCT中最上面的存储单元晶体管之间和/或在地选择晶体管GST与存储单元晶体管MCT中最下面的存储单元晶体管之间。
在一些实施方式中，第一串选择晶体管SST1可以受第一串选择线SSL1控制，第二串选择晶体管SST2可以受第二串选择线SSL2控制。存储单元晶体管MCT可以分别受字线WL0至WLn控制，虚设单元晶体管DMC可以分别受虚设字线DWL控制。地选择晶体管GST可以受地选择线GSL0、GSL1或GSL2控制，擦除控制晶体管ECT可以受擦除控制线ECL控制。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。
设置在距公共源极线CSL基本相同的水平(或距离)处的存储单元晶体管MCT(或虚设单元晶体管DMC)的栅电极可以共同连接到字线WL0至WLn和DWL之一从而处于等电位状态。在一些实施方式中，即使存储单元晶体管MCT的栅电极设置在距公共源极线CSL基本相同的水平处，设置在一个行(或一个列)中的栅电极也可以独立于设置在另一行(或另一列)中的栅电极被控制。
地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以沿第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。设置在距公共源极线CSL基本相同的水平处的地选择线GSL0至GSL2可以彼此电隔离，设置在距公共源极线CSL基本相同的水平处的串选择线SSL1或SSL2可以彼此电隔离。此外，彼此不同的单元串CSTR的擦除控制晶体管ECT可以共同受擦除控制线ECL控制。擦除控制晶体管ECT可以在单元阵列的擦除操作中产生栅诱导漏极泄漏(GIDL)。
图1所示的元件数量是为了便于描述，但本发明构思不限于此。例如，虽然图1示出了三个位线BL0至BL2，但是将理解，可以使用更多或更少的位线而不偏离本发明构思。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。图3A和3B分别是沿图2的线I-I'和II-II'截取的剖视图，示出根据本发明构思的一些实施方式的3D半导体存储器件。图4A是示出根据本发明构思的一些实施方式的源极结构的俯视图。图4B是示出根据本发明构思的一些实施方式的电极结构中包括的单元栅电极和擦除控制栅电极的俯视图，图4C是示出根据本发明构思的一些实施方式的地选择栅电极的俯视图。图5A和5B是图3A的部分“A”的放大图。图6是示出根据本发明构思的一些实施方式的3D半导体存储器件的一部分的放大图。
参照图2、3A和3B，衬底10可以包括单元阵列区CAR、连接区CNR和外围电路区PCR。连接区CNR可以位于单元阵列区CAR与外围电路区PCR之间。衬底10可以包括具有半导体特性的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、和/或覆盖有绝缘材料的半导体或导体。例如，衬底10可以是具有第一导电类型的硅晶片。
根据本发明构思的一些实施方式的3D半导体存储器件可以包括提供在衬底10的外围电路区PCR上的外围电路结构、提供在衬底10的单元阵列区CAR上的电极结构ST、提供在电极结构ST与衬底10之间的源极结构SC、穿透电极结构ST和源极结构SC并电连接到源极结构SC的竖直半导体图案VS、以及在电极结构ST与每个竖直半导体图案VS之间的数据存储图案DSP。此外，将存储单元连接到外围电路结构(例如外围逻辑电路)的互连结构可以提供在连接区CNR上。
在一些实施方式中，外围电路结构可以包括行解码器和列解码器、页缓冲器和/或控制电路。例如，外围电路结构可以包括高电压晶体管和低电压晶体管、电阻器和/或电容器。更详细地，外围电路区PCR可以包括低电压区LVR和高电压区HVR，低电压晶体管可以提供在低电压区LVR上，高电压晶体管可以提供在高电压区HVR上。
器件隔离层13可以设置在衬底10的外围电路区PCR中，以限定有源区ACT。外围栅极堆叠PGS可以在外围电路区PCR上被设置为交叉有源区ACT。较薄的第一栅极绝缘层11a可以设置在衬底10的低电压区LVR与外围栅极堆叠PGS之间，较厚的第二栅极绝缘层11b可以设置在衬底10的高电压区HVR与外围栅极堆叠PGS之间。源极掺杂区和漏极掺杂区可以提供在每个外围栅极堆叠PGS两侧的有源区ACT中。每个外围栅极堆叠PGS可以包括顺序地堆叠在第一栅极绝缘层11a和/或第二栅极绝缘层11b上的外围多晶硅图案PCP、栅极金属图案PMP和外围硬掩模图案HMP，外围多晶硅图案PCP掺杂有掺杂剂。间隔物GSP可以在每个外围栅极堆叠PGS的两个侧壁上，并且在一些实施方式中覆盖每个外围栅极堆叠PGS的两个侧壁。
虚设牺牲图案DP可以共形地设置在外围电路区PCR的衬底10的顶表面和外围栅极堆叠PG上，并且在一些实施方式中覆盖外围电路区PCR的衬底10的顶表面和外围栅极堆叠PGS。例如，虚设牺牲图案DP可以由硅氮化物形成。
阱掺杂区10W可以提供在单元阵列区CAR和连接区CNR的衬底10中。阱掺杂区10W可以包括具有与衬底10的第一导电类型相反的第二导电类型的掺杂剂。例如，阱掺杂区10W可以包括磷(P)和/或砷(As)。在某些实施方式中，阱掺杂区10W可以被省略。
根据一些实施方式，源极结构SC可以设置在阱掺杂区10W上。源极结构SC可以平行于衬底10的顶表面，并且可以沿第一方向D1与电极结构ST平行地延伸。源极结构SC可以包括顺序堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1可以与阱掺杂区10W接触，第二源极导电图案SCP2可以与第一源极导电图案SCP1的顶表面接触。在某些实施方式中，栅极绝缘层11可以设置在第一源极导电图案SCP1与阱掺杂区10W之间。第一源极导电图案SCP1的底表面可以位于比外围栅极堆叠PGS的底表面低的水平处(例如，比外围栅极堆叠PGS的底表面更靠近衬底10的底表面)。
第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有掺杂剂(例如磷(P)和/或砷(As))的半导体材料形成，所述掺杂剂具有与衬底10的第一导电类型相反的第二导电类型。在一些实施方式中，第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有N型掺杂剂的多晶硅形成，并且第一源极导电图案SCP1中的N型掺杂剂的浓度可以大于第二源极导电图案SCP2中的N型掺杂剂的浓度。在一些实施方式中，第二源极导电图案SCP2可以包括与外围栅极堆叠PGS的外围多晶硅图案PCP相同的材料。
如图2、3A和4A所示，第一源极导电图案SCP1可以包括具有凹陷侧壁SW的部分。换言之，第一源极导电图案SCP1可以包括具有第一宽度W1的第一部分和具有大于第一宽度W1的第二宽度W2的第二部分。第二源极导电图案SCP2可以从第一源极导电图案SCP1的顶表面延伸到第一源极导电图案SCP1的凹陷侧壁SW上。第二源极导电图案SCP2的一部分可以与设置在衬底10和/或阱掺杂区10W上的栅极绝缘层11接触。在一些实施方式中，第二源极导电图案SCP2的一部分可以与衬底10和/或阱掺杂区10W接触。
在一些实施方式中，第一源极导电图案SCP1可以与竖直半导体图案VS的部分侧壁接触。更详细地，参照图5A，第一源极导电图案SCP1可以包括侧壁部分SP和水平部分HP。侧壁部分SP可以与竖直半导体图案VS的所述部分侧壁接触，并且可以围绕竖直半导体图案VS的所述部分侧壁。水平部分HP可以在电极结构ST下方基本上平行于衬底10的顶表面。第一源极导电图案SCP1的水平部分HP的顶表面可以与第二源极导电图案SCP2的底表面接触，并且第一源极导电图案SCP1的水平部分HP的底表面可以与阱掺杂区10W接触。第一源极导电图案SCP1的侧壁部分SP可以在第二源极导电图案SCP2的一部分侧壁和衬底10的一部分上，并且在一些实施方式中覆盖第二源极导电图案SCP2的一部分侧壁和衬底10的一部分。
参照图5A和5B，第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于比擦除控制栅电极EGE的底表面低的水平处(例如，比擦除控制栅电极EGE的底表面更靠近衬底10的底表面)。在一些实施方式中，如图5A所示，第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于第二源极导电图案SCP2的顶表面和底表面之间的水平处。在一些实施方式中，如图5B所示，第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于比第二源极导电图案SCP2的顶表面高的水平处。
在一些实施方式中，电极结构ST可以沿第一方向D1从单元阵列区CAR延伸到连接区CNR上，并且可以在连接区CNR上具有台阶结构。电极结构ST可以设置在沿第一方向D1延伸的源极接触插塞CSPLG之间。由绝缘材料形成的绝缘间隔物SS可以设置在电极结构ST与源极接触插塞CSPLG之间。
电极结构ST可以包括在交叉(在一些实施方式中垂直于)第一方向D1和第二方向D2的第三方向D3(例如竖直方向)上堆叠的电极EGE、GGE、CGE和SGE。电极结构ST的电极EGE、GGE、CGE和SGE在第一方向D1上的长度可以随着距衬底10的竖直距离增大而依次减小，并且电极结构ST的高度可以随着距单元阵列区CAR的水平距离增大而减小。电极EGE、GGE、CGE和SGE的每个可以在连接区CNR上具有垫部分，并且电极EGE、GGE、CGE和SGE的垫部分可以位于彼此水平地且竖直地不同的位置处。
在一些实施方式中，电极结构ST可以包括下电极结构LST、上电极结构UST以及提供在下电极结构LST与上电极结构UST之间的下平坦化绝缘层50。这里，下电极结构LST可以包括交替地堆叠在源极结构SC上的下绝缘层ILDa及下电极EGE和GGE。下平坦化绝缘层50可以在单元阵列区CAR上的下电极结构LST上，并在一些实施方式中覆盖单元阵列区CAR上的下电极结构LST，并且可以在外围电路区PCR上的外围电路结构上，并在一些实施方式中覆盖外围电路区PCR上的外围电路结构。上电极结构UST可以包括交替地堆叠在下平坦化绝缘层50上的上电极CGE和SGE及上绝缘层ILDb。例如，下电极EGE、GGE和上电极CGE、SGE可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、铜和/或铝)、导电金属氮化物(例如钛氮化物和/或钽氮化物)和过渡金属(例如钛或钽)中的至少一种。下绝缘层ILDa和上绝缘层ILDb可以包括硅氧化物层和/或低k电介质层。
在一些实施方式中，下电极EGE和GGE可以包括擦除控制栅电极EGE和设置在擦除控制栅电极EGE上的多个地选择栅电极GGE。擦除控制栅电极EGE可以与源极结构SC相邻，并且可以用作控制存储单元阵列的擦除操作的擦除控制晶体管ECT(见图1)的栅电极。如图4B所示，擦除控制栅电极EGE可以包括沿第一方向D1延伸的线部分LP和连接线部分LP的连接部分CNP。擦除控制栅电极EGE可以用作用于产生栅诱导漏极泄漏(GIDL)的擦除控制晶体管ECT(见图1)的栅电极。如图4C所示，所述多个地选择栅电极GGE可以具有沿第一方向D1延伸的线形状。所述多个地选择栅电极GGE可以设置在距衬底10的顶表面的相同水平处，并且可以彼此间隔开。地选择栅电极GGE可以用作控制公共源极线CSL(见图1)与竖直半导体图案VS之间电连接的地选择晶体管GST(见图1)的栅电极。
上电极CGE和SGE可以包括单元栅电极CGE和串选择栅电极SGE。单元栅电极CGE可以相对于衬底10的顶表面设置在彼此不同的水平处。单元栅电极CGE可以用作存储单元晶体管MCT和虚设单元晶体管DMC的控制栅电极(例如图1的WL0至WLn和DWL)。串选择栅电极SGE可以通过设置在最上面的单元栅电极CGE上的隔离绝缘图案105而彼此横向地间隔开。在电极结构ST中，与最上面的层对应的串选择栅电极SGE可以用作控制位线BL与竖直半导体图案VS之间电连接的串选择晶体管SST2(见图1)的栅电极。在本实施方式中，图1的第一串选择晶体管SST1被省略。在一些实施方式中，电极结构ST还可以包括用作图1的第一串选择晶体管SST1的栅电极的串选择栅电极SGE。在一些实施方式中，如图4B所示，每个单元栅电极CGE可以包括沿第一方向D1延伸的线部分LP和连接线部分LP的连接部分CNP。
在一些实施方式中，下平坦化绝缘层50可以比每个下绝缘层ILDa和/或每个上绝缘层ILDb厚。也就是，彼此相邻的下电极GGE和上电极CGE之间的距离S3可以大于彼此相邻的下电极EGE和GGE之间的距离S1和/或彼此相邻的上电极CGE和SGE之间的距离S2。换言之，地选择栅电极GGE与最下面的单元栅电极CGE之间的距离S3可以大于彼此相邻的单元栅电极CGE之间的距离S2和/或可以大于彼此相邻的擦除控制栅电极EGE和地选择栅电极GGE之间的距离S1。下平坦化绝缘层50可以从单元阵列区CAR延伸到外围电路区PCR上。下平坦化绝缘层50可以在外围电路区PCR上的外围栅极堆叠PGS和虚设牺牲图案DP上，并且在一些实施方式中覆盖外围电路区PCR上的外围栅极堆叠PGS和虚设牺牲图案DP。下平坦化绝缘层50可以包括单个绝缘层或多个堆叠的绝缘层。例如，下平坦化绝缘层50可以包括硅氧化物层和/或低k电介质层。
上平坦化绝缘层110可以在衬底10上设置为位于电极结构ST和外围电路区PCR的下平坦化绝缘层50上，并且在一些实施方式中覆盖电极结构ST和外围电路区PCR的下平坦化绝缘层50。上平坦化绝缘层110可以具有基本上平坦的顶表面，并且可以在外围电路区PCR上具有最大厚度。上平坦化绝缘层110可以包括单个绝缘层或多个堆叠的绝缘层。例如，上平坦化绝缘层110可以包括硅氧化物层和/或低k电介质层。
竖直半导体图案VS可以设置在衬底10的单元阵列区CAR上，虚设半导体图案DVS可以设置在衬底10的连接区CNR上。竖直半导体图案VS和虚设半导体图案DVS可以沿与衬底10的顶表面基本上垂直的第三方向D3延伸，以穿透电极结构ST和源极结构SC。
在一些实施方式中，竖直半导体图案VS和虚设半导体图案DVS的下部的侧壁可以与源极结构SC接触。更详细地，竖直半导体图案VS可以与第一源极导电图案SCP1的侧壁部分SP接触。
竖直半导体图案VS可以在一个方向上布置成排，或者可以在一个方向上布置成Z字形形式。虚设半导体图案DVS可以穿透电极的端部。在一些实施方式中，每个竖直半导体图案VS可以具有其底端闭合的管形状或通心粉形状。竖直半导体图案VS可以包括例如半导体材料，诸如硅(Si)、锗(Ge)或其组合。在一些实施方式中，竖直半导体图案VS可以包括掺杂有掺杂剂的半导体材料或不掺杂掺杂剂的本征半导体材料。竖直半导体图案VS可以包括例如多晶半导体材料。绝缘材料VI可以形成在竖直半导体图案VS的内侧壁上，以位于由竖直半导体图案VS形成的内部空间内，并且在一些实施方式中填充由竖直半导体图案VS形成的内部空间。包括半导体材料的竖直半导体图案VS可以用作参照图1描述的擦除控制晶体管ECT、串选择晶体管SST2、地选择晶体管GST和存储单元晶体管MCT的沟道区。位线导电垫BLPAD可以形成在每个竖直半导体图案VS的顶端上。位线导电垫BLPAD可以是掺杂有掺杂剂的掺杂区和/或可以由导电材料形成。位线导电垫BLPAD可以连接到位线BL。根据一些实施方式，在存储单元阵列的擦除操作中，擦除电压可以被施加到位线BL和源极结构SC，以在串选择晶体管SST2(见图1)和擦除控制晶体管ECT(见图1)处产生栅诱导泄漏电流。
虚设半导体图案DVS可以穿透连接区CNR上的电极的垫部分。虚设半导体图案DVS的宽度可以大于竖直半导体图案VS的宽度。在一些实施方式中，虚设半导体图案DVS的宽度可以基本上等于竖直半导体图案VS的宽度。此外，虚设半导体图案DVS可以具有与竖直半导体图案VS基本相同的堆叠结构和材料。
数据存储图案DSP可以设置在电极结构ST与每个竖直半导体图案VS之间。数据存储图案DSP可以沿第三方向D3延伸，并且可以在每个竖直半导体图案VS的侧壁上，并在一些实施方式中可以围绕每个竖直半导体图案VS的侧壁。换言之，数据存储图案DSP可以具有其顶端和底端敞开的管形状或通心粉形状。
在一些实施方式中，如图5A所示，数据存储图案DSP的底表面可以设置在比擦除控制栅电极EGE的底表面低的水平处，并且可以与第一源极导电图案SCP1的侧壁部分SP接触。在一些实施方式中，数据存储图案DSP的下部可以设置在竖直半导体图案VS与第二源极导电图案SCP2之间。
数据存储图案DSP可以设置在第一源极导电图案SCP1的侧壁部分SP上。竖直半导体图案VS的侧壁上的数据存储图案DSP的厚度可以基本上等于第一源极导电图案SCP1的侧壁部分SP的厚度。
如图5A所示，数据存储图案DSP的底表面可以设置在比第二源极导电图案SCP2的顶表面低的水平处。在一些实施方式中，如图5B所示，数据存储图案DSP的底表面可以设置在第二源极导电图案SCP2的顶表面与擦除控制栅电极EGE的底表面之间的水平处。
数据存储图案DSP可以包括单个层或多个层。在一些实施方式中，数据存储图案DSP可以是NAND闪速存储器件的数据存储层，并且可以包括顺序地堆叠在竖直半导体图案VS的侧壁上的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以包括陷阱绝缘层、浮置栅电极和/或包括导电纳米点的绝缘层。更详细地，电荷存储层CIL可以包括例如硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶硅层和层叠陷阱层中的至少一个。隧道绝缘层TIL可以包括具有比电荷存储层CIL的能带隙大的能带隙的材料中的至少一种，阻挡绝缘层BLK可以包括诸如铝氧化物层和/或铪氧化物层的高k电介质层。
根据一些实施方式，虚设数据存储图案DSPa可以与数据存储图案DSP竖直地间隔开，并且可以设置在衬底10中。虚设数据存储图案DSPa可以具有拥有基本上U形的剖面，并且竖直半导体图案VS可以通过虚设数据存储图案DSPa与衬底10间隔开。换言之，部分虚设数据存储图案DSPa可以设置在竖直半导体图案VS的底表面与衬底10之间。在一些实施方式中，虚设数据存储图案DSPa的顶表面可以设置在比衬底10的顶表面低的水平处。虚设数据存储图案DSPa可以具有与数据存储图案DSP基本相同的层结构。换言之，虚设数据存储图案DSPa可以包括顺序地堆叠在竖直半导体图案VS的底表面和侧壁上的隧道绝缘层TILa、电荷存储层CILa和阻挡绝缘层BLKa。
水平绝缘图案HL可以提供在数据存储图案DSP与电极EGE、GGE、CGE和SGE的每个的一个侧壁之间。水平绝缘图案HL可以从电极EGE、GGE、CGE和SGE的每个的所述一个侧壁延伸到电极EGE、GGE、CGE和SGE的每个的顶表面和底表面上。水平绝缘图案HL可以是NAND闪速存储器件的数据存储层的一部分。例如，水平绝缘图案HL可以包括电荷存储层和阻挡绝缘层。在一些实施方式中，水平绝缘图案HL可以包括阻挡绝缘层的至少一部分。
参照图2和5A，公共源极区CSR可以平行于电极结构ST沿第一方向D1延伸，并且可以提供在衬底10中。公共源极区CSR可以包括导电类型与衬底10的导电类型相反的掺杂剂。例如，公共源极区CSR可以包括N型掺杂剂(例如砷(As)和/或磷(P))。如图5A所示，源极接触插塞CSPLG可以连接到公共源极区CSR。在一些实施方式中，如图5B所示，公共源极区CSR可以被省略，并且源极接触插塞CSPLG可以连接到阱掺杂区10W。
根据图6所示的实施方式，第一源极导电图案SCP1的侧壁可以从电极结构ST的电极EGE、GGE、CGE和SGE的侧壁横向凹入。此外，衬底10可以具有与源极接触插塞CSPLG相邻的衬底凹陷区RS。衬底凹陷区RS可以由相对于衬底10的顶表面倾斜的侧壁限定。
再参照图2、3A和3B，第一层间绝缘层121、第二层间绝缘层123和第三层间绝缘层125可以顺序地堆叠在上平坦化绝缘层110上，并且可以在电极结构ST、竖直半导体图案VS和虚设半导体图案DVS上，并在一些实施方式中覆盖电极结构ST、竖直半导体图案VS和虚设半导体图案DVS。子位线SBL可以设置在单元阵列区CAR的第二层间绝缘层123上，并且可以通过位线接触插塞BPLG1电连接到竖直半导体图案VS。位线接触插塞BPLG1可以连接到位线导电垫BLPAD。位线BL可以设置在第三层间绝缘层125上，并且可以在电极结构ST上沿第二方向D2延伸。位线BL可以通过位线接触插塞BPLG2连接到子位线SBL。第一互连线CL1和第二互连线CL2可以分别设置在连接区CNR的第二层间绝缘层123和第三层间绝缘层125上，并且可以电连接到单元接触插塞CPLG。外围电路互连线PCL可以设置在外围电路区PCR的第二层间绝缘层123和第三层间绝缘层125上，并且可以电连接到外围接触插塞PPLG。
根据本发明构思的一些实施方式，存储单元(即存储单元晶体管)的擦除操作可以通过在单元串的擦除控制晶体管ECT(见图1)处产生栅诱导漏极泄漏(GIDL)来执行。擦除操作将被简要描述。擦除电压(Vera)可以被施加到第一源极导电图案SCP1，以在擦除控制栅电极EGE与第一源极导电图案SCP1之间产生电位差。此时，0V或负电压可以被施加到擦除控制栅电极EGE。因此，在第一源极导电图案SCP1的邻近擦除控制栅电极EGE的侧壁部分SP附近可以产生GIDL现象。换言之，在第一源极导电图案SCP1的邻近擦除控制栅电极EGE的侧壁部分SP附近可以产生耗尽层，并且该耗尽层中可以产生电子-空穴对。此时，因为高擦除电压被施加到第一源极导电图案SCP1，所以电子可以被吸引到第一源极导电图案SCP1，并且空穴可以被提供到竖直半导体图案VS中从而在邻近电极结构ST的竖直半导体图案VS中累积。因为空穴在竖直半导体图案VS中累积，所以捕获在存储单元中的电荷可以被释放到竖直半导体图案VS。结果，存储在存储单元中的数据可以被擦除。
图7A和8A是沿图2的线I-I'截取的剖视图，示出根据本发明构思的一些实施方式的3D半导体存储器件。图7B和8B分别是图7A和8A的部分“A”的放大图。为了说明的容易和方便，将省略或简要提及对与上述实施方式相同的技术特征的描述，并且在下文中将主要描述本实施方式与上述实施方式之间的区别。
参照图7A和7B，与电极结构ST的电极中最下面的电极对应的擦除控制栅电极EGE可以比电极结构ST的其它电极厚。更详细地，擦除控制栅电极EGE可以具有第一厚度T1，地选择栅电极GGE可以具有小于第一厚度T1的第二厚度T2，上电极CGE和SGE可以具有小于第一厚度T1的第三厚度T3。此外，擦除控制栅电极EGE与地选择栅电极GGE之间的距离可以大于彼此相邻的单元栅电极CGE之间的距离。换言之，擦除控制栅电极EGE与地选择栅电极GGE之间的下绝缘层ILDa的厚度可以大于彼此相邻的单元栅电极CGE之间的上绝缘层ILDb的厚度。
根据图8A和8B所示的实施方式，第一源极导电图案SCP1可以在源极接触插塞CSPLG下方水平地延伸。源极接触插塞CSPLG可以与第一源极导电图案SCP1接触并且可以与衬底10间隔开。
图9A至20A(例如图9A、10A、11A、……、20A)是沿图2的线I-I'截取的剖视图，示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法，图9B至20B(例如图9B、10B、11B、……、20B)是沿图2的线II-II'截取的剖视图，示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。
参照图2、9A和9B，第一栅极绝缘层11a可以在低电压区LVR和单元阵列区CAR的衬底10上形成，第二栅极绝缘层11b可以在高电压区HVR的衬底10上形成。第二栅极绝缘层11b可以比第一栅极绝缘层11a厚。
更详细地，高电压区HVR和单元阵列区CAR的衬底10的顶表面可以被凹入。因此，高电压区HVR和单元阵列区CAR的衬底10的凹入顶表面可以低于低电压区LVR的衬底10的顶表面。在一些实施方式中，如图9A和9B所示，连接区CNR的衬底10的顶表面也可以被凹入。随后，较厚的第二栅极绝缘层11b可以在凹入的衬底10的整个顶表面上形成。此后，覆盖高电压区HVR的掩模图案(未示出)可以被形成，并且第二栅极绝缘层11b的一部分可以使用该掩模图案作为蚀刻掩模被蚀刻，从而在低电压区LVR和单元阵列区CAR的衬底10上形成第一栅极绝缘层11a。
参照图2、10A和10B，暴露外围电路区PCR的第一下牺牲层LSL1可以在第一栅极绝缘层11a上形成。第一下牺牲层LSL1可以在单元阵列区CAR上具有暴露部分第一栅极绝缘层11a或部分衬底10的第一开口OP1。第一下牺牲层LSL1可以由相对于第一栅极绝缘层11a和第二栅极绝缘层11b具有蚀刻选择性的材料形成。例如，第一下牺牲层LSL1可以由硅氮化物层、硅氮氧化物层、硅碳化物层和硅锗层中的至少一种形成。
第一下牺牲层LSL1的形成可以包括在衬底10的整个表面上沉积下牺牲层、在下牺牲层上形成暴露外围电路区PCR和部分单元阵列区CAR的第一掩模图案MP1、以及使用第一掩模图案MP1作为蚀刻掩模蚀刻下牺牲层以暴露第一栅极绝缘层11a和/或衬底10。第一掩模图案MP1可以在形成第一下牺牲层LSL1之后被去除。
参照图2、11A和11B，缓冲绝缘层12和水平导电层HCL可以在衬底10的整个表面上以基本均匀的厚度沉积。在某些实施方式中，缓冲绝缘层12可以被省略，并且水平导电层HCL可以直接沉积在第一下牺牲层LSL1上。水平导电层HCL可以在单元阵列区CAR上的第一下牺牲层LSL1上，并在一些实施方式中覆盖单元阵列区CAR上的第一下牺牲层LSL1，并且可以在外围电路区PCR上的第一栅极绝缘层11a和第二栅极绝缘层11b的顶表面上，并在一些实施方式中覆盖外围电路区PCR上的第一栅极绝缘层11a和第二栅极绝缘层11b的顶表面。部分缓冲绝缘层12可以设置在水平导电层HCL与第一下牺牲层LSL1之间。缓冲绝缘层12和水平导电层HCL可以在第一下牺牲层LSL1的第一开口OP1内和/或填充第一下牺牲层LSL1的第一开口OP1。在一些实施方式中，当第一开口OP1暴露衬底10时，水平导电层HCL可以在第一开口OP1中与衬底10直接接触。例如，缓冲绝缘层12可以是硅氧化物层，水平导电层HCL可以是掺杂有N型掺杂剂的多晶硅层。
参照图2、12A和12B，器件隔离层13可以被形成，以在外围电路区PCR中限定有源区ACT。器件隔离层13的形成可以包括：图案化水平导电层HCL、缓冲绝缘层12、第一栅极绝缘层11a和第二栅极绝缘层11b及衬底10以形成沟槽，用绝缘材料填充沟槽，以及对绝缘材料执行平坦化工艺以暴露水平导电层HCL的顶表面。
因为器件隔离层13被形成，所以源极导电层SCP可以在单元阵列区CAR和连接区CNR上形成，并且外围导电层CP可以在外围电路区PCR上形成。当形成器件隔离层13时，绝缘材料的一部分可以留在设置于第一开口OP1中的源极导电层SCP上。
参照图2、13A和13B，下绝缘层ILDa和第二下牺牲层LSL2可以在设置于单元阵列区CAR和连接区CNR上的源极导电层SCP上顺序地堆叠。下绝缘层ILDa和第二下牺牲层LSL2可以暴露外围电路区PCR。这里，第二下牺牲层LSL2可以由相对于下绝缘层ILDa具有蚀刻选择性的材料形成。例如，第二下牺牲层LSL2可以由与第一下牺牲层LSL1相同的材料形成。
下绝缘层ILDa和第二下牺牲层LSL2的形成可以包括在衬底10上以均匀的厚度沉积绝缘层和牺牲层、在牺牲层上形成第二掩模图案MP2、以及使用第二掩模图案MP2作为蚀刻掩模各向异性地蚀刻牺牲层和绝缘层以暴露外围电路区PCR的外围导电层CP。
参照图2、14A和14B，在形成第二下牺牲层LSL2之后，低电压晶体管和高电压晶体管可以在外围电路区PCR上形成。
更详细地，外围栅极堆叠PGS可以在外围电路区PCR上形成。多晶硅层、金属层和硬掩模层可以在衬底10的整个表面上顺序地形成，并且可以对硬掩模层、金属层、多晶硅层和外围导电层CP执行图案化工艺以形成外围栅极堆叠PGS。外围栅极堆叠PGS可以分别形成在第一栅极绝缘层11a和第二栅极绝缘层11b上。
参照图2、15A和15B，栅极间隔物GSP可以在每个外围栅极堆叠PGS的两个侧壁上形成，并且源/漏区可以在每个外围栅极堆叠PGS两侧的有源区ACT中形成。在形成外围栅极堆叠PGS、栅极间隔物GSP和源/漏区之后，第二掩模图案MP2可以被去除以暴露第二下牺牲层LSL2。
仍参照图2、15A和15B，下绝缘层ILDa和下牺牲层LSL可以被顺序地形成，以覆盖具有外围栅极堆叠PGS的衬底10的整个表面。下绝缘层ILDa和下牺牲层LSL可以共形地覆盖第二下牺牲层LSL2的顶表面和外围栅极堆叠PGS。下牺牲层LSL可以具有基本均匀的厚度，并且可以从单元阵列区CAR延伸到外围电路区PCR上。在一些实施方式中，下牺牲层LSL的厚度可以小于外围栅极堆叠PGS的厚度。
下牺牲层LSL可以由相对于下绝缘层ILDa具有蚀刻选择性的材料形成。例如，下牺牲层LSL可以由与第一下牺牲层LSL1和第二下牺牲层LSL2相同的材料形成。
参照图2、16A和16B，下牺牲层LSL可以被图案化以形成第三下牺牲层LSL3和虚设牺牲图案DP。第三下牺牲层LSL3可以在连接区CNR上具有第二开口OP2，并且虚设牺牲图案DP可以在外围栅极堆叠PGS上，并在一些实施方式中覆盖外围栅极堆叠PGS。虚设牺牲图案DP可以与第三下牺牲层LSL3分开。
接着，下平坦化绝缘层50可以被形成为在衬底10的整个部分上(例如，覆盖衬底10的整个部分)。下平坦化绝缘层50可以在第三下牺牲层LSL3和虚设牺牲图案DP上，并在一些实施方式中覆盖第三下牺牲层LSL3和虚设牺牲图案DP，并且可以在连接区CNR上的第三下牺牲层LSL3的第二开口OP2内，并在一些实施方式中填充连接区CNR上的第三下牺牲层LSL3的第二开口OP2。下平坦化绝缘层50可以包括硅氧化物层，并且可以通过平坦化工艺(例如化学机械抛光(CMP)工艺)而具有基本上平坦的顶表面。
参照图2、17A和17B，模制结构100可以在下平坦化绝缘层50上形成。模制结构100可以包括在竖直方向上交替堆叠的上牺牲层USL和上绝缘层ILDb。在一些实施方式中，上牺牲层USL可以由与第一至第三下牺牲层LSL1、LSL2和LSL3相同的材料形成。例如，每个上牺牲层USL可以由硅氮化物层形成，每个上绝缘层ILDb可以由硅氧化物层形成。
可以对上牺牲层USL和上绝缘层ILDb执行图案化工艺，使得模制结构100具有从单元阵列区CAR朝外围电路区PCR向下的台阶结构。因此，模制结构100可以在连接区CNR上具有台阶结构。上平坦化绝缘层110可以在模制结构100的台阶结构和外围电路区PCR的下平坦化绝缘层50上形成，并且在一些实施方式中可以覆盖模制结构100的台阶结构和外围电路区PCR的下平坦化绝缘层50。
参照图2、18A和18B，隔离绝缘图案105可以被形成，以将上牺牲层USL中至少最上面的上牺牲层划分成线形区段。
接着，竖直结构可以被形成，以穿透单元阵列区CAR和连接区CNR上的模制结构100、第三下牺牲层LSL3、第二下牺牲层LSL2、源极导电层SCP和第一下牺牲层LSL1。
竖直结构的形成可以包括：形成穿透模制结构100、第一下牺牲层LSL1至第三下牺牲层LSL3、下绝缘层ILDa和源极导电层SCP以暴露衬底10的竖直孔，以及在每个竖直孔中顺序地形成数据存储层DSL和竖直半导体图案VS。竖直孔的内侧壁上的数据存储层DSL和竖直半导体图案VS的厚度之和可以小于竖直孔的上部宽度的约一半。换言之，数据存储层DSL和竖直半导体图案VS可以部分填充竖直孔。因此，绝缘材料VI可以在竖直孔的空的空间内，并在一些实施方式中填充竖直孔的空的空间，竖直孔的空的空间在形成数据存储层DSL和竖直半导体层之后保留。
数据存储层DSL可以具有基本均匀的厚度，并且可以共形地覆盖竖直孔的内侧壁。数据存储层DSL可以包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。竖直半导体层可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法在数据存储层DSL上以基本均匀的厚度沉积，并且可以对竖直半导体层执行平坦化工艺以形成竖直半导体图案VS。竖直半导体图案VS可以包括例如掺杂有掺杂剂的半导体材料或不掺杂掺杂剂的本征半导体材料。
随后，位线导电垫BLPAD可以在每个竖直半导体图案VS的顶端上形成。位线导电垫BLPAD可以是例如掺杂有掺杂剂的掺杂剂区，或者可以由导电材料形成。位线导电垫BLPAD的底表面可以设置在比上牺牲层USL中最上面的上牺牲层的顶表面高的水平处(例如，比上牺牲层USL中最上面的上牺牲层的顶表面更远离衬底10)。在形成位线导电垫BLPAD之后，第一层间绝缘层121可以在模制结构100、位线导电垫BLPAD和上平坦化绝缘层110上形成。
参照图2、19A和19B，用第一源极导电图案SCP1替换第一下牺牲层LSL1的工艺可以被执行。如上所述，第一源极导电图案SCP1可以形成为与竖直半导体图案VS的部分侧壁接触。当形成第一源极导电图案SCP1时，第一栅极绝缘层11a的在第一下牺牲层LSL1下方的部分可以被去除，因而第一源极导电图案SCP1可以与衬底10或阱掺杂区接触。在一些实施方式中，在形成第一源极导电图案SCP1之后，第一栅极绝缘层11a可以留在衬底10上。此外，第一源极导电图案SCP1的形成可以包括形成栅极隔离区GIR。栅极隔离区GIR可以在单元阵列区CAR和连接区CNR上沿第一方向D1延伸，并且可以暴露衬底10的顶表面。此外，栅极隔离区GIR可以在第一开口OP1内穿透源极导电层SCP。在一些实施方式中，多个栅极隔离区GIR可以沿第一方向D1彼此平行地延伸，并且栅极隔离区GIR中的至少一个的长度可以不同于栅极隔离区GIR中的其它栅极隔离区的长度。当在俯视图中看时，一些栅极隔离区GIR可以在第一方向D1上彼此间隔开，其间插置有第二开口OP2。
稍后将参照图21A至26A和图21B至26B更详细地描述根据本发明构思的一些实施方式的形成第一源极导电图案SCP1的方法。
参照图2、20A和20B，在形成第一源极导电图案SCP1之后，可以执行用电极替换第二下牺牲层LSL2和第三下牺牲层LSL3以及上牺牲层USL的工艺，以形成上述电极结构ST(例如电极EGE、GGE、CGE和SGE)。稍后将参照图25A、25B、25C、26A和26B更详细地描述形成电极结构ST的方法。
在形成电极结构ST之后，绝缘间隔物SS和源极接触插塞CSPLG可以在栅极隔离区GIR中形成。在一些实施方式中，绝缘间隔物SS的形成可以包括在具有电极结构ST的衬底10上以均匀的厚度沉积间隔物层、以及对间隔物层执行回蚀刻工艺以暴露第一源极导电图案SCP1或衬底10。接着，导电层可以被沉积，以位于具有绝缘间隔物SS的栅极隔离区GIR内，并在一些实施方式中填充具有绝缘间隔物SS的栅极隔离区GIR，并且沉积的导电层可以被平坦化直到暴露第一层间绝缘层121的顶表面，从而形成源极接触插塞CSPLG。源极接触插塞CSPLG可以连接到衬底10或第一源极导电图案SCP1。
此后，如参照图2、3A和3B所述，第二层间绝缘层123可以在衬底10上形成，然后，单元阵列区CAR的位线接触插塞BPLG1、连接区CNR的单元接触插塞CPLG和外围电路区PCR的外围接触插塞PPLG可以被形成。接着，子位线SBL、第一互连线CL1和外围电路互连线PCL可以被形成。第三层间绝缘层125可以在第二层间绝缘层123上形成，并且位线BL和第二互连线CL2可以在第三层间绝缘层125上形成。
图21A至26A(例如图21A、22A、……、26A)是示出根据本发明构思的一些实施方式的形成3D半导体存储器件的源极导电图案的方法的剖视图。图21B至26B(例如图21B、22B、……、26B)分别是图21A至26A的部分“A”的放大图。
参照图2、18A、18B、21A和21B，沟槽T可以被形成以穿透模制结构100。沟槽T可以暴露部分源极导电层SCP。沟槽T可以沿第一方向D1延伸。
牺牲间隔物层130可以在沟槽T的内表面上形成。牺牲间隔物层130可以在沟槽T的侧壁和底表面上具有基本均匀的厚度。牺牲间隔物层130可以由相对于模制结构100具有蚀刻选择性的材料形成。例如，牺牲间隔物层130可以由多晶硅层形成。牺牲间隔物层130的厚度可以小于沟槽T的宽度的约一半，并且牺牲间隔物层130可以通过沉积工艺以基本均匀的厚度沉积。
参照图2、22A和22B，可以对牺牲间隔物层130执行各向异性蚀刻工艺以形成覆盖沟槽T的侧壁的牺牲间隔物131。此外，穿透沟槽T下方的源极导电层SCP的通孔H可以在用于形成牺牲间隔物131的各向异性蚀刻工艺中形成。通孔H可以暴露第一下牺牲层LSL1。
接着，可以对由通孔H暴露的第一下牺牲层LSL1执行各向同性蚀刻工艺，以形成暴露部分数据存储层DSL的水平凹陷区HR。在各向同性蚀刻工艺中，水平凹陷区HR可以使用相对于牺牲间隔物131、第一栅极绝缘层11a和缓冲绝缘层12具有蚀刻选择性的蚀刻配方来形成。
水平凹陷区HR可以从通孔H横向延伸至源极导电层SCP与衬底10之间。换言之，水平凹陷区HR可以是源极导电层SCP与衬底10之间的空的空间。当形成水平凹陷区HR时，源极导电层SCP的填充第一下牺牲层LSL1的第一开口OP1的部分可以用作防止模制结构100倒塌的支撑物。
参照图2、23A和23B，数据存储层DSL的由水平凹陷区HR暴露的部分可以被各向同性地蚀刻，以暴露部分竖直半导体图案VS。因为对围绕每个竖直半导体图案VS的数据存储层DSL执行各向同性蚀刻工艺，所以数据存储层DSL可以被分成彼此竖直间隔开的数据存储图案DSP和虚设数据存储图案DSPa。
对数据存储层DSL执行的各向同性蚀刻工艺可以使用相对于衬底10、源极导电层SCP、竖直半导体图案VS和牺牲间隔物131具有蚀刻选择性的蚀刻配方。更详细地，对数据存储层DSL的各向同性蚀刻可以包括顺序且各向同性地蚀刻由水平凹陷区HR暴露的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。
在对数据存储层DSL的各向同性蚀刻工艺期间，由水平凹陷区HR暴露的第一栅极绝缘层11a和缓冲绝缘层12可以被蚀刻，从而通过水平凹陷区HR暴露源极导电层SCP的底表面和衬底10的顶表面。此外，底切区UC可以通过对数据存储层DSL的各向同性蚀刻工艺形成。底切区UC可以是从水平凹陷区HR竖直延伸的空的空间，并且可以被限定在源极导电层SCP的侧壁与竖直半导体图案VS之间。数据存储图案DSP的底表面和虚设数据存储图案DSPa的顶表面可以通过形成底切区UC来限定。数据存储图案DSP的底表面和虚设数据存储图案DSPa的顶表面可以具有逐渐变细的形状。数据存储图案DSP的底表面的水平和虚设数据存储图案DSPa的顶表面的水平可以根据对数据存储层DSL的各向同性蚀刻工艺的蚀刻程度而改变。
参照图2、24A、24B和24C，侧壁接触层SCL可以在底切区UC、水平凹陷区HR、通孔H和沟槽T中形成。侧壁接触层SCL可以使用CVD工艺或ALD工艺形成。侧壁接触层SCL可以是掺杂有掺杂剂的半导体层，例如掺杂有N型掺杂剂的多晶硅层。
侧壁接触层SCL可以通过沉积工艺以基本均匀的厚度形成在底切区UC、水平凹陷区HR、通孔H和沟槽T的内表面上。侧壁接触层SCL可以不完全填充沟槽T。参照图24B和24C，在侧壁接触层SCL的沉积期间，气隙AG和/或接缝可以在水平凹陷区HR中形成。如图24C所示，侧壁接触层SCL可以沉积为填充通孔H的至少一部分。
侧壁接触层SCL可以与竖直半导体图案VS的由水平凹陷区HR暴露的部分接触。此外，侧壁接触层SCL可以与衬底10(或形成在衬底10中的阱掺杂区)直接接触。
参照图2、25A、25B和25C，可以对侧壁接触层SCL执行各向同性蚀刻工艺，以在底切区UC和水平凹陷区HR中形成第一源极导电图案SCP1。此外，牺牲间隔物131也可以在对侧壁接触层SCL的各向同性蚀刻工艺中被蚀刻，以形成暴露模制结构100、第二下牺牲层LSL2和第三下牺牲层LSL3及下绝缘层ILDa的侧壁的栅极隔离区GIR。对侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺可以使用相对于模制结构100具有蚀刻选择性的蚀刻配方。对侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺可以使用湿蚀刻工艺，该湿蚀刻工艺使用例如标准清洁1(SC1)溶液或氨(NH4OH)水。
在一些实施方式中，栅极隔离区GIR可以限定第一源极导电图案SCP1的侧壁并且可以暴露衬底10。在一些实施方式中，当形成栅极隔离区GIR时，第一源极导电图案SCP1的侧壁可以横向凹入。此外，在对侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺中，衬底10的由栅极隔离区GIR暴露的部分可以被蚀刻以形成衬底凹陷区RS(见，例如，图25C)。这里，衬底凹陷区RS可以由相对于衬底10的顶表面倾斜的侧壁限定。
参照图2、26A和26B，由栅极隔离区GIR暴露的第二下牺牲层LSL2和第三下牺牲层LSL3及上牺牲层USL可以被去除，以在绝缘层ILDa和ILDb之间形成栅极区GR。
第二下牺牲层LSL2和第三下牺牲层LSL3以及上牺牲层USL可以使用相对于下绝缘层ILDa和上绝缘层ILDb、数据存储图案DSP以及第一源极导电图案SCP1和第二源极导电图案SCP2具有蚀刻选择性的蚀刻配方被各向同性地蚀刻，因而可以形成栅极区GR。栅极区GR可以从栅极隔离区GIR横向延伸，并且可以分别暴露数据存储图案DSP的部分侧壁。
水平绝缘图案HL可以被形成以共形地覆盖栅极区GR的内表面。水平绝缘图案HL可以在栅极区GR的内表面上以基本均匀的厚度形成。
电极EGE、GGE、CGE和SGE可以被形成为位于具有水平绝缘图案HL的栅极区GR内，并在一些实施方式中填充具有水平绝缘图案HL的栅极区GR。电极EGE、GGE、CGE和SGE可以部分填充栅极区GR或者可以完全填充栅极区GR。在一些实施方式中，电极EGE、GGE、CGE和SGE的形成可以包括顺序地沉积金属氮化物层(例如TiN、TaN和/或WN)和金属层(例如W、Al、Ti、Ta、Co和/或Cu)。随后，设置在栅极隔离区GIR中的金属氮化物层和金属层可以被去除，以分别在栅极区GR中局部地形成电极EGE、GGE、CGE和SGE。
在根据本发明构思的一些实施方式的3D半导体存储器件中，电极结构可以设置在与衬底的顶表面平行的源极导电图案上，并且源极导电图案可以与用作存储单元晶体管的沟道的竖直半导体图案的下部的侧壁直接接触。因此，可以省略用于竖直半导体图案与源极导电图案之间电连接的工艺。
源极导电图案的一部分可以在垂直于衬底的顶表面的方向上突出，以优化源极导电图案与对应于电极结构最下层的擦除控制栅电极之间的距离。因此，在存储单元阵列的擦除操作中可以优化栅诱导漏极泄漏(GIDL)的发生，从而改善3D半导体存储器件的操作特性。
在竖直堆叠的电极之间的绝缘层之一可以从单元阵列区延伸到外围电路区域上，以位于外围电路结构上并在一些实施方式中覆盖外围电路结构。换言之，因为单元阵列的一部分和外围电路的一部分同时形成，所以可以简化制造3D半导体存储器件的方法，并且可以降低3D半导体存储器件的制造成本。
将理解，虽然这里使用术语“第一”、“第二”等用来描述本发明构思的示例实施方式中的构件、区域、层、部分、区段、部件和/或元件，但是构件、区域、层、部分、区段、部件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、部分、区段、部件或元件与另一构件、区域、部分、区段、部件或元件区分开。因此，下面描述的第一构件、区域、部分、区段、部件或元件也可称为第二构件、区域、部分、区段、部件或元件而不脱离本发明构思的范围。例如，第一元件也可称为第二元件，类似地，第二元件也可称为第一元件而不脱离本发明构思的范围。
为了描述的容易，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等的空间关系术语可以在此用来描述如图中示出的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中描绘的取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向“在”所述另外的元件或特征“之上”。因此，示例性术语“在……下面”可涵盖上下两个方向。装置可以被另行取向(旋转90度或处于另外的取向)，且这里使用的空间关系描述语被相应地解释。
这里使用的术语仅出于描述具体实施方式的目的，不旨在限制示例实施方式。当在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地另有所指。还将理解，如果在此使用，则术语“包含”和/或“包括”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外规定，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与在本说明书和相关领域的背景下的它们的含义相一致的含义，且将不在理想化或过度形式化的意义上被解释，除非在此明确地如此界定。
当某个示例实施方式可以被不同地实施时，特定的工艺顺序可以与所描述的顺序不同地被执行。例如，两个连续描述的工艺可以基本上同时执行或者按照与所描述的顺序相反的顺序执行。
在附图中，将预期到作为例如制造技术和/或公差的结果的相对于图示形状的变化。因此，本发明构思的示例实施方式不应被解释为限于在此示出的区域的特定形状，而可以被解释为包括例如由制造工艺导致的形状的偏离。例如，被示为矩形的蚀刻区可以是圆形或某一弯曲形状。因此，图中示出的区域本质上是示意性的，并且图中示出的区域的形状不旨在示出器件的区域的具体形状，且不旨在限制本发明构思的范围。当在此使用时，术语“和/或”包括相关所列举项目中的一个或更多个的任何及所有组合。诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素，而不修饰该列中的个别元素。
将理解，当一元件被称为“连接”或“联接”到另外的元件时，它可直接连接或联接到所述另外的元件，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另外的元件时，不存在居间元件。用于描述元件或层之间关系的其它词语应以类似的方式被解释(例如“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”)。
同样的附图标记始终指同样的元件。因此，相同或相似的标记可以参照其它附图来描述，即使它们在对应附图中既未被提及也未被描述。而且，未由附图标记表示的元件可以参照其它附图来描述。
虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽可允许的解释来确定，并且不应受前面的描述约束或限制。
本申请要求享有2018年2月7日在韩国知识产权局提交的韩国专利申请第10-2018-0015259号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种三维半导体存储器件，包括：
源极导电图案，在衬底上并且平行于所述衬底的顶表面延伸；以及
电极结构，包括在垂直于所述衬底的所述顶表面的第一方向上顺序地堆叠在所述源极导电图案上的擦除控制栅电极、地选择栅电极、单元栅电极和串选择栅电极。
2.根据权利要求1所述的三维半导体存储器件，其中所述地选择栅电极与所述单元栅电极中最靠近所述衬底的单元栅电极之间的第一距离大于所述擦除控制栅电极与所述地选择栅电极之间的第二距离。
3.根据权利要求2所述的三维半导体存储器件，其中所述第一距离大于所述单元栅电极中相邻的单元栅电极之间的第三距离。
4.根据权利要求1所述的三维半导体存储器件，其中所述擦除控制栅电极在所述第一方向上的第一厚度大于所述地选择栅电极在所述第一方向上的第二厚度。
5.根据权利要求1所述的三维半导体存储器件，还包括：
沿所述第一方向延伸的竖直半导体图案，其中所述源极导电图案与所述竖直半导体图案的侧壁的一部分接触，
其中所述源极导电图案包括：
水平部分，在所述电极结构下方平行于所述电极结构延伸；以及
侧壁部分，沿所述第一方向从所述水平部分延伸并且围绕所述竖直半导体图案的所述侧壁的所述部分。
6.根据权利要求5所述的三维半导体存储器件，还包括：
数据存储图案，在所述竖直半导体图案与所述电极结构之间沿所述第一方向延伸，
其中所述数据存储图案的底表面与所述源极导电图案的所述侧壁部分接触。
7.根据权利要求6所述的三维半导体存储器件，其中所述数据存储图案在所述竖直半导体图案的所述侧壁上具有第一厚度，
其中所述源极导电图案的所述侧壁部分在所述竖直半导体图案的所述侧壁上具有第二厚度，以及
其中所述第二厚度等于所述第一厚度。
8.根据权利要求6所述的三维半导体存储器件，还包括：
虚设数据存储图案，在所述衬底与所述竖直半导体图案之间，并且与所述数据存储图案间隔开且其间插置有所述源极导电图案，
其中所述虚设数据存储图案的表面位于所述衬底的相反表面之间的水平处。
9.根据权利要求1所述的三维半导体存储器件，其中所述源极导电图案包括：
在所述衬底上的第一源极导电图案；以及
与所述第一源极导电图案的顶表面接触的第二源极导电图案，
其中所述第一源极导电图案和所述第二源极导电图案包括掺杂有第一导电类型的掺杂剂的半导体材料，以及
其中所述第一源极导电图案中的所述掺杂剂的第一浓度大于所述第二源极导电图案中的所述掺杂剂的第二浓度。
10.根据权利要求9所述的三维半导体存储器件，其中所述衬底包括阱掺杂区，所述阱掺杂区包括所述第一导电类型的掺杂剂，以及
其中所述第一源极导电图案在所述阱掺杂区上。
11.根据权利要求9所述的三维半导体存储器件，其中所述第二源极导电图案从所述第一源极导电图案的所述顶表面延伸到所述第一源极导电图案的侧壁的一部分上。
12.根据权利要求9所述的三维半导体存储器件，其中所述第一源极导电图案包括：
具有第一宽度的第一部分；以及
具有第二宽度的第二部分，所述第二宽度大于所述第一宽度。
13.根据权利要求1所述的三维半导体存储器件，还包括：
沿所述第一方向延伸的竖直半导体图案，其中所述源极导电图案与所述竖直半导体图案的侧壁的一部分接触；以及
源极接触插塞，与所述竖直半导体图案间隔开并且穿透所述电极结构，其中所述源极接触插塞连接到所述源极导电图案。
14.一种三维半导体存储器件，包括：
源极导电图案，平行于衬底的顶表面延伸；以及
多个NAND单元串，提供在所述源极导电图案上并且沿垂直于所述衬底的所述顶表面的第一方向延伸，
其中所述多个NAND单元串的每个包括：
单元串，包括彼此串联连接的多个存储单元晶体管；
地选择晶体管，连接到所述单元串的第一端；以及
擦除控制晶体管，连接在所述地选择晶体管与所述源极导电图案之间。
15.根据权利要求14所述的三维半导体存储器件，其中所述多个NAND单元串的每个还包括连接到所述单元串的第二端的串选择晶体管。
16.根据权利要求14所述的三维半导体存储器件，还包括：
擦除控制线、地选择线和多个字线，在所述第一方向上顺序地堆叠在所述源极导电图案上并且其间插置有绝缘层，
其中所述擦除控制线连接到所述擦除控制晶体管的第一栅电极，
其中所述地选择线连接到所述地选择晶体管的第二栅电极，以及
其中所述字线分别连接到所述存储单元晶体管的第三栅电极。
17.根据权利要求14所述的三维半导体存储器件，其中所述源极导电图案包括掺杂有第一导电类型的掺杂剂的多晶硅。
18.一种三维半导体存储器件，包括：
电极结构，包括在垂直于衬底的顶表面的第一方向上堆叠的多个电极，所述电极结构沿平行于所述衬底的所述顶表面的第二方向延伸；
源极导电图案，在所述衬底与所述电极结构之间并且平行于所述电极结构延伸；
竖直半导体图案，穿透所述电极结构和所述源极导电图案，其中所述竖直半导体图案的侧壁的一部分与所述源极导电图案接触；以及
数据存储图案，在所述竖直半导体图案与所述电极结构之间沿所述第一方向延伸，
其中所述源极导电图案包括：
水平部分，在所述电极结构下方并且沿所述第二方向延伸；以及
侧壁部分，沿所述第一方向从所述水平部分延伸，并且在所述竖直半导体图案的所述侧壁的所述部分上。
19.根据权利要求18所述的三维半导体存储器件，其中所述源极导电图案的所述水平部分在所述第一方向上的第一长度小于所述源极导电图案的所述侧壁部分在所述第一方向上的第二长度。
20.根据权利要求18所述的三维半导体存储器件，其中所述源极导电图案的所述侧壁部分在所述第二方向上的第一厚度等于所述数据存储图案在所述第二方向上的第二厚度。
21.根据权利要求18所述的三维半导体存储器件，其中所述数据存储图案的最靠近所述衬底的表面位于所述源极导电图案的所述水平部分与所述多个电极中最靠近所述衬底的电极之间的水平处。
22.根据权利要求18所述的三维半导体存储器件，其中所述源极导电图案的所述侧壁部分的底表面位于比所述衬底的所述顶表面低的水平处。
23.根据权利要求18所述的三维半导体存储器件，还包括：
虚设数据存储图案，在所述衬底与所述竖直半导体图案之间，并且在所述第一方向上与所述数据存储图案间隔开且其间插置有所述源极导电图案。
24.根据权利要求18所述的三维半导体存储器件，还包括：
水平绝缘图案，在所述电极的每个与所述数据存储图案之间以及在所述电极的每个的顶表面和底表面上延伸。
25.根据权利要求18所述的三维半导体存储器件，其中所述源极导电图案包括掺杂有第一导电类型的掺杂剂的半导体材料。
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