KR20210117392A - 3차원 반도체 메모리 장치 - Google Patents

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KR20210117392A
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이병일
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판의 상면 상에 배치된 수평 구조체로서, 상기 수평 구조체는 제1 수평 패턴 및 상기 제1 수평 패턴 상의 제2 수평 패턴을 포함하는 것; 상기 수평 구조체 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 접촉하는 수직 패턴들; 및 상기 적층 구조체 및 상기 수평 구조체를 가로지르며, 상기 기판의 상면에 삽입된 분리 구조체를 포함하되, 상기 복수 개의 전극들 중 최하부 전극은 상기 분리 구조체를 사이에 두고 제1 방향으로 서로 마주하는 제1 내측벽들을 갖고, 상기 제2 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제1 방향으로 서로 마주하는 제2 내측벽들을 갖고, 상기 제1 내측벽들 사이의 상기 제1 방향의 최대 거리는 상기 제2 내측벽들 사이의 상기 제1 방향의 최대 거리보다 작을 수 있다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면 상에 배치된 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것; 상기 수평 구조체 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 연결되는 수직 패턴들; 및 상기 적층 구조체 및 상기 수평 구조체를 가로지르며, 상기 기판의 상면에 삽입된 분리 구조체를 포함하되, 상기 복수 개의 전극들 중 최하부 전극은 상기 분리 구조체를 사이에 두고 서로 마주하는 제1 내측벽들을 갖고, 상기 제2 수평 패턴은 상기 분리 구조체를 사이에 두고 서로 마주하는 제2 내측벽들을 갖고, 상기 제1 내측벽들 사이의 거리는 상기 제2 내측벽들 사이의 거리보다 작을 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 상면에 리세스 영역을 갖는 기판; 상기 기판의 상면 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 적층 구조체와 상기 기판 사이의 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것; 및 상기 적층 구조체 및 상기 수평 구조체를 상기 기판의 상면과 평행한 제1 방향으로 가로지르며, 상기 기판의 상기 리세스 영역을 채우는 분리 구조체를 포함하되, 제1 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제1 방향과 수직한 제2 방향으로 마주하는 제1 내측벽들을 갖고, 상기 리세스 영역의 상기 제2 방향의 폭은 상기 제1 내측벽들 사이의 거리보다 클 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 하부 기판 상에 집적된 주변 로직 회로들; 상기 주변 로직 회로들을 덮는 하부 평탄 절연막; 상기 하부 평탄 절연막 상에 배치되며, 상면에 리세스 영역을 갖는 기판; 상기 기판의 상면 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 적층 구조체와 상기 기판 사이의 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것; 상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 연결되는 수직 패턴; 상기 적층 구조체 및 상기 수평 구조체를 상기 기판의 상면과 평행한 제1 방향으로 가로지르며, 상기 기판의 상기 리세스 영역을 채우는 분리 구조체; 상기 제1 수평 패턴과 상기 제2 수평 패턴의 사이의 계면막; 및 상기 리세스 영역 내에서 상기 기판과 상기 분리 구조체 사이의 제1 절연막을 포함하되, 상기 계면막은 상기 제1 수평 패턴의 상면의 일부를 덮고, 상기 제1 절연막은 상기 제1 수평 패턴의 상면의 다른 일부를 덮을 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제1 방향으로 서로 이격된 제1 리세스 영역 및 제2 리세스 영역이 형성된 상면을 갖는 기판; 상기 기판의 상면 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 상기 적층 구조체와 상기 기판 사이의 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것; 상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 연결되는 수직 패턴; 및 상기 적층 구조체 및 상기 수평 구조체를 관통하여 상기 제1 리세스 영역을 채우는 제1 분리 구조체; 상기 적층 구조체 및 상기 수평 구조체를 수직적으로 관통하여 상기 제2 리세스 영역을 채우는 제2 분리 구조체를 포함하되, 상기 제1 분리 구조체 및 상기 제2 분리 구조체는 상기 기판의 상면보다 낮은 수직적 레벨에서 서로 다른 제1 방향의 폭을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 동작 특성 및 신뢰성이 향상되고, 제조가 용이한 3차원 반도체 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a, 도 3b 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 각각 도 2의 A-A'선, B-B' 및 C-C'선을 따라 자른 단면도들이다.
도 4a 내지 도 4e는 도 3b의 AA 부분을 확대한 도면들이다.
도 5a 및 도 5b는 도 4a의 BB 부분을 확대한 확대 단면도들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 확대 단면도로 도 3b의 AA 부분에 대응된다.
도 7a은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로 도 2의 D-D 선을 따라 자른 단면도이다.
도 7b은 도 7a의 CC 부분을 확대한 확대단면도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 D-D’선을 따라 자른 단면도이다.
도 9는 도 8의 DD 부분 및 EE 부분을 확대한 확대 단면도들이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10의 E-E’선을 따라 자른 단면도이다.
도 12는 도 11의 FF 부분 및 GG 부분을 확대한 확대 단면도들이다.
도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 20a 는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서 도 2의 B-B'선을 따라 자른 단면과 대응된다.
도 13b 및 도 14b 는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서 도 2의 A-A'선을 따라 자른 단면과 대응된다.
도 15b 도 16b, 도 16c, 도 17b, 도 18, 도 19, 도 20b 및 도 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 각각 도 15a, 도 16a, 도 16a, 도 17a, 도 17a, 도 17a, 도 20a 및 도 20a의 AAA 부분과 대응된다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 및 제2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2)은 제1 방향(D1)으로 서로 이격되며, 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인(CSL) 사이에 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0, GSL1 또는 GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 공통 소스 라인(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a, 도 3b 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 각각 도 2의 A-A'선, B-B' 및 C-C'선을 따라 자른 단면도들이다. 도 4a 내지 도 4e는 도 3b의 A 부분을 확대한 도면들이다. 도 5a 및 도 5b는 도 4a의 BB 부분을 확대한 확대 단면도들이다.
도 2 및 도 3a 내지 도 3c를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
상세히 설명하면, 주변 로직 구조체(PS)는 하부 기판(10)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 절연막(50)을 포함할 수 있다.
하부 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 하부 기판(10)은 소자 분리막들(13)에 의해 정의되는 활성 영역들을 포함할 수 있다.
주변 로직 회로들(PTR)은 활성 영역들 상에 배치될 수 있다. 주변 로직 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 로직 회로들(PTR)은 하부 기판(10) 상의 주변 게이트 절연막, 주변 게이트 절연막 상의 주변 게이트 전극, 주변 게이트 전극 양측의 소스/드레인 영역들을 포함할 수 있다.
주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 절연막(50)이 하부 기판(10) 전면 상에 제공될 수 있다. 하부 절연막(50)은 하부 기판(10) 상에서 주변 로직 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)가 하부 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 수평 반도체층(100), 수평 구조체(SC), 적층 구조체들(ST), 수직 구조체들(VS)을 포함할 수 있다. 실시예들에 따르면, 수평 반도체층(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 적층 구조체들(ST) 및 수직 구조체들(VS)은 도 1에 도시된 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.
보다 상세하게, 수평 반도체층(100)이 하부 절연막(50)의 상면 상에 배치될 수 있다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(100)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 구조체(SC)가 적층 구조체(ST)와 수평 반도체층(100) 사이에 배치될 수 있다. 수평 구조체(SC)는 수평 반도체층(100)의 상면과 평행할 수 있으며, 적층 구조체(ST)와 나란하게 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 수평 구조체(SC)는 도 1을 참조하여 설명된 공통 소스 라인(CSL)일 수 있다. 수평 구조체(SC)는 제1 수평 패턴(SCP1) 및 제1 수팽 패턴(SCP2) 상의 제2 수평 패턴(SCP2)을 포함할 수 있다. 제1 및 제2 수평 패턴들(SCP1, SCP2)은 수평 단도체층(100) 상에 차례로 적측될 수 있다. 제1 및 제2 수평 패턴들(SCP1, SCP2)은 제1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 실시예들에서, 제1 및 제2 수평 패턴들(SCP1, SCP2)은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있으며, n형 도펀트들의 농도는 제2 수평 패턴(SCP2)에서보다 제1 수평 패턴(SCP1)에서 클 수 있다.
적층 구조체(ST)가 수평 반도체층(100) 상에 배치될 수 있다. 적층 구조체(ST)는 수평 구조체(SC)를 사이에 두고 수평 반도체층(100)과 이격될 수 있다. 수평 반도체 층(100)은 제1 방향(D1) 및 제2 방향(D1)과 수직한 제2 방향(D2)으로 연장된 상면을 가질 수 있다. 수평 반도체 층(100)은 제2 방향(D2)을 따라 형성된 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제2 방향(D2)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 적층 구조체(ST)는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3; 즉, 수직 방향)을 따라 적층된 전극들(EGE, GGE, CGE, SGE)을 포함할 수 있다. 적층 구조체(ST)의 전극들은 기판(10)으로부터 멀어질수록 제2 방향(D2)으로의 길이가 감소할 수 있으며, 적층 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 전극들 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 전극들의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
실시예들에서, 전극들(EGE, GGE, CGE, SGE)은 수평 구조체(SC)와 인접한 소거 제어 게이트 전극(EGE), 소거 제어 게이트 전극(EGE) 상의 접지 선택 게이트 전극(GGE), 접지 선택 게이트 전극(GGE) 상에 적층된 복수 개의 셀 게이트 전극들(CGE), 및 최상층 셀 게이트 전극(CGE) 상의 스트링 선택 게이트 전극(SGE)을 포함할 수 있다.
소거 제어 게이트 전극(EGE)은 수평 구조체(SC)와 인접하며, 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(도 1의 ECT)의 게이트 전극들로 이용될 수 있다. 소거 제어 게이트 전극(EGE)은 게이트 유도 드레인 누설(GIDL)을 발생시키는 소거 제어 트랜지스터(도 1의 ECT)의 게이트 전극으로 이용될 수 있다. 접지 선택 게이트 전극들(GGE)은 공통 소스 라인(도 1의 CSL)과 수직 패턴들(VC) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 1의 GST)의 게이트 전극들로 이용될 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀 트랜지스터들(도 1의 MCT)의 제어 게이트 전극들(도 1의 WL0-WL3, DWL)로 사용될 수 있다. 최상층의 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 수직 패턴들(VC) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 1의 SST1, SST2)의 게이트 전극으로 사용될 수 있다. 셀 게이트 전극들(CGE)) 사이의 절연막들(ILD)은 실질적으로 동일한 두께를 가질 수 있으며, 최하층 셀 게이트 전극(CGE)과 접지 선택 게이트 전극(GGE) 사이의 절연 패턴(ILD)은 다른 절연막들보다 두꺼울 수 있다.
수직 채널 구조체(VS)가 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있으며, 더미 채널 구조체(DVS)이 연결 영역(CNR)의 기판(10) 상에 배치될 수 있다. 수직 채널 구조체(VS) 및 더미 채널 구조체(DVS)는 기판(10)의 상면에 대해 실질적으로 수직한 제3 방향(D3)으로 연장되어 적층 구조체(ST) 및 수평 구조체(SC)를 관통할 수 있다.
수직 채널 구조체(VS)는, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 더미 채널 구조체(DVS)은 전극들의 단부들을 관통할 수 있다. 수직 채널 구조체(VS)는 채널 반도체 패턴(VC), 매립 절연 패턴(VI), 데이터 저장 패턴(DSP) 및 비트라인 도전 패드(PAD)를 포함할 수 있다.
채널 반도체 패턴(VC)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 매립 절연 패턴(VI)은 채널 반도체 패턴(VS) 사이의 빈 공간을 채울 수 있다. 채널 반도체 패턴(VC)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 채널 반도체 패턴(VC)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 채널 반도체 패턴(VC)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 채널 반도체 패턴(VS)은 도 1을 참조하여 설명된 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 채널 반도체 패턴(VC)은 비트라인 도전 패드(PAD)를 통하여 비트 라인(BL)과 전기적으로 연결될 수 있다.
데이터 저장 패턴(DSP)이 전극 구조체(ST)와 채널 반도체 패턴(VC)의 사이에 배치될 수 있다. 데이터 저장 패턴(DSP)은 제 3 방향(D3)으로 연장되며 각 채널 반도체 패턴(VC)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 데이터 저장 패턴(DSP)의 바닥면은 소거 제어 게이트 전극(EGE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 제1 소스 수평 패턴(SCP1)과 접촉할 수 있다.
더미 채널 구조체(DVS)기 수평 반도체 층(100)의 연결 영역(CNR) 상에 배치될 수 있다. 더미 채널 구조체(DVS)는 연결 영역(CNR) 상에 위치한 전극들의 패드부들을 관통할 수 있다. 실시예들에 따르면, 더미 채널 구조체(DVS)는 수직 채널 구조체(VS)보다 더 큰 폭을 수 있다. 또한, 더미 채널 구조체(DVS)은 수직 채널 구조체(VS)과 실질적으로 동일한 적층 구조 및 물질을 포함할 수 있다.
상부 평탄 절연막(150)이 기판(10) 전면에 배치되어 적층 구조체(ST)를 덮을 수 있다. 상부 평탄 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 상부 평탄 절연막(150)은, 예컨대, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 분리 구조체들(SS)이 수평 반도체막(100) 상에 제공될 수 있다. 분리 구조체들(SS)은 제1 방향(D1)으로 배열되어 적층 구조체(SS)를 제2 방향(D2)으로 가로지를 수 있다. 분리 구조체(SS)는 적층 구조체(ST) 및 수평 구조체(SC)를 관통하여 수평 반도체층(100)에 삽입될 수 있다. 이로써, 적층 구조체(ST) 내의 전극들(EGE, GGE, CGE, SGE)은 분리 구조체(SS)를 사이에 두고 제1 방향(D1)으로 분리될 수 있다. 분리 구조체(SS)는 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 연장될 수 있다. 분리 구조체(SS)는 셀 어레이 영역(CAR)에서 수직 채널 구조체들(VS)의 사이에 위치할 수 있다. 분리 구조체(SS)는 연결 영역(CNR)에서 셀 콘택 플러그들(CPLG)의 사이에 위치할 수 있다. 분리 구조체(SS)의 하단은 수평 반도체층(100)의 상면에 비해 낮은 레벨에 위치할 수 있고, 분리 구조체(SS)의 상단은 적층 구조체(ST)의 상면에 비해 높은 레벨에 위치할 수 있다.
보다 구체적으로, 도 2, 도 3a 내지 도 3c 및 도 4a를 참조하면, 데이터 저장 패턴(DSP)은 복수의 박막들을 포함할 수 있다. 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 채널 반도체 패턴(VS)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예컨대, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 하나를 포함할 수 있다. 블록킹 절연막(BLK)은, 예컨대, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다.
제1 수평 패턴(SCP1)이 데이터 저장 패턴(DSP)들을 관통하여 채널 반도체 패턴(VC)의 측벽과 연결될 수 있다. 제1 수평 패턴(SCP1)은 절연 패턴(VI)과 인접한 측벽부를 가질 수 있으며, 측벽부의 두께는 수평방향으로 연장된 제1 수평 패턴(SCP1)의 다른 부분에 비해 두꺼운 두께를 가질 수 있다. 제1 수평 패턴(SCP1)의 측벽부는 제2 수평 패턴(SCP1)의 측면의 일부를 덮을 수 있다.
수평 반도체층(100)는 그의 상면 상에 리세스 영역(RS)을 가질 수 있다. 리세스 영역(RS)은 수평 반도체층(100) 상면으로부터 하면을 향하여 오목한 형상을 가질 수 있다. 분리 구조체(SS)의 하부는 수평 반도체층(100)에 삽입되어, 리세스 영역(RS)을 채울 수 있다.
분리 구조체(SS)는, 도 3b에 도시된 바와 같이, 적층 구조체(ST) 및 수평 구조체(SC)를 수직적으로 관통할 수 있다. 이로써, 적층 구조체(ST)의 전극들(EGE, GGE, CGE, SGE) 및 수평 구조체(SC)는 분리 구조체(SS)를 사이에 두고 제1 방향(D1)으로 마주하는 내측벽들을 가질 수 있다.
도 4a에 도시된 바와 같이, 수평 구조체(SC)와 분리 구조체(SS)의 사이 및 수평 반도체 패턴(100)과 분리 구조체(SS)의 사이에 제1 절연막(ILL)이 제공될 수 있다. 제1 절연막(ILL)은 수평 구조체(SC)의 내측벽들 및 리세스 영역(RS)의 내부 표면들을 덮을 수 있다. 또한 제1 절연막(ILL)은 적층 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)과 절연막들(ILD)의 사이 및 전극들(EGE, GGE, CGE, SGE)과 데이터 저장층(DSL)의 사이에 개재될 수 있다. 제1 절연막(ILL)은, 예컨대, 알루미늄 산화물을 포함할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 복수 개의 전극들(EGE, GGE, CGE, SGE) 중 최하부 전극(EGE)은 분리 구조체를(SS) 사이에 두고 서로 마주하는 제1 내측벽들(sw1)을 가질 수 있다. 수평 구조체(SC)의 제2 수평 패턴(SCP2)은 분리 구조체를(SS) 사이에 두고 서로 마주하는 제2 내측벽들(sw2)을 가질 수 있다. 그리고, 수평 구조체(SC)의 제1 수평 패턴(SCP1)은 분리 구조체를(SS) 사이에 두고 서로 마주하는 제3 내측벽들(sw3)을 가질 수 있다. 제1 내지 제3 내측벽들(sw1, sw2, sw3)은, 도 2에 도시된 바와 같이, 셀 어레이 영역(CAR)에 위치할 수 있다.
최하부 전극(EGE)의 제1 내측벽들(sw1)은 수평 반도체층(100)의 상면과 수직한 방향(즉, 제3 방향(D3)에 대하여 비스듬하게 기울어질 수 있다. 제1 내측벽들(sw1) 사이의 제1 방향(D1)의 거리는 수평 구조체(SC)와 가까워질수록 작아질 수 있다. 도 4a에 도시된 바와 같이, 제1 내측벽들(sw1) 사이의 거리는 최하부 전극(EGE)의 상면과 동일한 수직적 레벨에서 최대 값을 가질 수 있다. 도 4b에 도시된 바와 같이, 제1 내측벽들(sw1) 사이의 거리는 최하부 전극(EGE)의 하면과 동일한 수직적 레벨에서 최소 값을 가질 수 있다.
제2 수평 패턴(SCP2)의 제2 내측벽들(sw2)은 제1 방향(D1)으로 오목하게 함몰된 형상을 가질 수 있다. 즉, 제2 내측벽(sw2)의 중앙 부분은 제2 내측벽(sw2)의 상단 및 하단에 비해 더 리세스 될 수 있다. 도 4a에 도시된 바와 같이, 제2 내측벽들(sw2) 사이의 거리는 제2 수평 패턴(SCP2)의 상면과 하면 사이의 수직적 레벨에서 최대 값을 가질 수 있다. 도 4b에 도시된 바와 같이, 제2 내측벽들(sw2) 사이의 거리는 제2 수평 패턴(SCP2)의 하면(또는 상면)과 동일한 수직적 레벨에서 최소 값을 가질 수 있다
제1 수평 패턴(SCP1)의 제3 내측벽들(sw3)은 제1 방향(D1)으로 오목하게 함몰된 형상을 가질 수 있다. 즉, 제3 내측벽(sw3)의 중앙 부분은 제3 내측벽(sw3)의 상단 및 하단에 비해 더 리세스 될 수 있다. 도 4a에 도시된 바와 같이, 제3 내측벽들(sw3) 사이의 거리는 제1 수평 패턴(SCP1)의 상면과 하면 사이의 수직적 레벨에서 최대 값을 가질 수 있다. 도 4b에 도시된 바와 같이, 제3 내측벽들(sw3) 사이의 거리는 제1 수평 패턴(SCP1)의 하면(또는 상면)과 동일한 수직적 레벨에서 최소 값을 가질 수 있다
제1 수평 패턴(SCP1) 및 제2 수평 패턴(SCP2)이 수평적으로 오목한 측벽들을 가짐에 따라, 분리 구조체(SS)는 제2 내측벽들(sw2) 및 제3 내측벽들(sw3) 상에서 수평적으로 볼록한 형상을 가질 수 있다.
제2 내측벽(sw2)은 제1 내측벽(sw1) 및 제3 내측벽(sw3)에 비해 수평적으로 더 리세스될 수 있다. 즉, 제2 내측벽들(sw2) 사이의 최대 거리(d2)는 제1 내측벽들(sw1) 사이의 최대 거리(d1) 및 제3 내측벽들(sw3) 사이의 최대 거리(d3)에 비해 클 수 있다. 제2 내측벽(sw2)이 제3 내측벽(sw3)에 비해 수평적으로 더 리세스됨에 따라, 제1 수평 패턴(SCP1)의 상면이 노출될 수 있다. 제1 절연막(ILL)은 제1 수평 패턴(SCP1)의 상면의 일부를 덮을 수 있다.
리세스 영역(RS)은, 도 4a 내지 도 4e에 도시된 바와 같이, 수평 반도체층(100)을 제1 방향(D1)으로 절취한 단면에서, 다각형의 형상을 가질 수 있다. 리세스 영역(RS)은 제1 방향(D1)으로 비대칭적인 형상을 가질 수 있다. 리세스 영역(RS)은 수평 반도체층(100)을 기준으로 비스듬한 바닥면을 가질 수 있다. 리세스 영역(RS) 내에 위치한 분리 구조체(SS)의 하부는 리세스 영역(RS)과 유사한 형상을 가질 수 있다. 분리 구조체(SS)의 하부는 그를 제1 방향(D1)으로 절취한 단면에서, 다각형의 형상을 가질 수 있다. 분리 구조체(SS)의 하부는 제1 방향(D1)으로 비대칭적인 형상을 가질 수 있다.
분리 구조체(SS)는 제1 수평 패턴(SCP1)의 하면보다 낮은 수직적 레벨에서 제1 방향(D1)의 최대폭을 가질 수 있다. 즉, 리세스 영역(RS) 내에 위치한 분리 구조체(SS)의 일부는 리세스 영역(RS)의 외부에 위치한 분리 구조체(SS)의 다른 일부에 비해 큰 제1 방향(D1)의 폭을 가질 수 있다.
리세스 영역(RS)의 폭(w1)은, 도 4a에 도시된 바와 같이, 제3 내측벽들(sw3) 사이의 거리(d3)에 비해 클 수 있다.
리세스 영역(RS)의 깊이(t1)는, 도 4c에 도시된 바와 같이, 제1 수평 패턴(SCP1)의 두께(t2) 및 제2 수평 패턴(SCP2)의 두께(t3)에 비해 클 수 있다.
리세스 영역(RS)은, 도 4d에 도시된 바와 같이, 바닥면(bs)의 일부가 수평 구조체(SC)를 향하여 돌출될 수 있다. 달리 말해서, 수평 반도체층(100)은 리세스 영역(RS) 내에 수평 구조체(SC)를 향하여 돌출된 돌출부(PP)를 가질 수 있다.
분리 구조체(SS)는, 도 4e에 도시된 바와 같이, 적층 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)과 수직적으로 중첩되는 부분을 가질 수 있다. 예컨대, 분리 구조체(SS)의 하단(SSb)은 적층 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)과 수직적으로 중첩될 수 있다.
다시 도 4a 내지 도 4e를 참조하면, 제1 수평 패턴(SCP1)을 부분적으로 둘러싸는 계면 막(IPL)이 제공될 수 있다. 계면 막(IPL)은 제1 수평 패턴(SCP1)과 제2 수평 패턴(SCP2)의 사이 및 제1 수평 패턴(SCP1)과 수평 반도체층(100)의 사이에 위치할 수 있다. 그리고, 계면 막(IPL)은 데이터 저장막(DSL)과 제1 수평 패턴(SCP1)의 사이 및 채널 반도체 패턴(VS)과 제1 수평 패턴(SCP1)의 사이에 위치할 수 있다. 계면 막(IPL)은 제3 내측벽들(sw3)을 덮지 않을 수 있다. 계면 막(IPL)은 도전성 물질을 포함할 수 있다. 계면 막(IPL)은, 예컨대, 탄소(C)를 포함할 수 있다. 계면 막(IPL)은, 예컨대, 질소(N) 및 산소(O)를 더 포함할 수 있다.
도 5a를 참조하면, 계면 막(IPL)이 제1 수평 패턴(SCP1)의 상면(SCP1t)의 일부를 덮을 수 있고, 제1 절연막(ILL)이 수평 패턴(SCP1)의 상면(SCP1t)의 다른 일부를 덮을 수 있다. 계면 막(IPL)이 제1 수평 패턴(SCP1)의 하면(SCP1b)의 일부를 덮을 수 있고, 제1 절연막(ILL)이 수평 패턴(SCP1)의 하면(SCP1b)의 다른 일부를 덮을 수 있다. 일 예에 따르면, 제1 절연막(ILL)은 제1 수평 패턴(SCP1)의 상면(SCP1t) 및 측면과 직접 접촉할 수 있다.
도 5b를 참조하면, 제1 절연막(ILL)과 수평 반도체층(100) 사이 및 제1 절연막과 수평 구조체(SC)의 사이에 제2 절연막(ILI)이 배치될 수 있다. 제2 절연막(ILI)은 수평 반도체층(100)의 리세스 영역(RS)의 내부 표면들과 직접 접촉할 수 있고, 수평 구조체(SC)의 측면들과 직접 접촉할 수 있다. 제2 절연막(ILI)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
다시 도 2 내지 도 3c를 참조하면, 제1 층간 절연막(121)이 적층 구조체(ST) 상에 배치될 수 있으며, 제2 층간 절연막(123)이 제1 층간 절연막(121) 상에 배치될 수 있다. 분리 구조체(SS)는 제1 층간 절연막(121)을 관통할 수 있다. 제2 층간 절연막(123)은 분리 구조체(SS)의 상면을 덮을 수 있다. 비트 라인들(BL)이 제2 층간 절연막(123) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 비트 라인 도전 패드들(PAD)에 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 확대 단면도로 도 3b의 AA 부분에 대응된다.
도 6을 참조하면, 제1 수평 패턴(SCP1)이 데이터 저장 패턴(DSP)들을 관통하여 채널 반도체 패턴(VC)의 측벽과 연결될 수 있다. 제1 수평 패턴(SCP1)은 도 4e를 참조하여 설명한 것과 달리 채널 반도체 패턴(VC)을 관통하지 않을 수 있다.
도 7a은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로 도 2의 D-D 선을 따라 자른 단면도이다. 도 7b은 도 7a의 CC 부분을 확대한 확대단면도이다.
도 7a 및 도 7b을 참조하면, 분리 구조체(SS)는 공통 소스 플러그(SCP) 및 측벽 스페이서(SL)를 포함할 수 있다. 공통 소스 플러그(CPLG)는 적층 구조체들(ST) 사이에서 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CPLG)는 수평 구조체(SC)와 전기적으로 연결될 수 있다. 공통 소스 플러그(CPLG)는 예를 들어, 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 예로, 공통 소스 플러그(CPLG)는 실질적으로 균일한 상부 폭을 가지며, 제2 방향(D2)으로 나란히 연장될 수 있다. 공통 소스 플러그들(CPLG)과 적층 구조체(ST) 사이에 절연 물질로 이루어진 측벽 스페이서(SL)가 배치될 수 있다. 공통 소스 영역(CSR)은 n형 도펀트들을 포함할 수 있으며, 적층 구조체들(ST)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 일부 실시예들에서, 공통 소스 영역들(CSR)은 생략될 수도 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 D-D’선을 따라 자른 단면도이다. 도 9는 도 8의 DD 부분 및 EE 부분을 확대한 확대 단면도들이다. 도 1 내지 도 7b을 참조하여 설명한 것과 동일 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 적층 구조체(ST)의 일 측벽 상에 제1 분리 구조체(SS1)가 제공될 수 있고, 적층 구조체(ST)의 타 측면 상에 제2 분리 구조체(SS2)가 제공될 수 있다. 제1 분리 구조체(SS1) 및 제2 분리 구조체(SS2)는 복수의 분리 구조체(SS)들 중 제1 방향(D1)으로 인접한 두 분리 구조체일 수 있다.
제1 분리 구조체(SS1)와 제2 분리 구조체(SS2)는 서로 다른 수직 방향의 길이를 가질 수 있다. 제1 분리 구조체(SS1)는 수평 반도체층(100)의 제1 리세스 영역(RS1)을 채울 수 있고, 제2 분리 구조체(SS2)는 수평 반도체층(100)의 제2 리세스 영역(RS2)을 채울 수 있다. 제1 리세스 영역(RS1)의 깊이(t4)는 제2 리세스 영역(RS2)의 깊이와 다를 수 있다. 제2 리세스 영역(RS2)은 제1 리세스 영역(RS1)에 비해 깊은 깊이를 가질 수 있고, 이로써, 제2 분리 구조체(SS2)는 제1 분리 구조체(SS1)에 비해 긴 수직 방향의 길이를 가질 수 있다.
제2 리세스 영역(RS2)의 폭(w3)은 제1 리세스 영역(RS1)의 폭(w2)에 비해 클 수 있다. 따라서, 제2 분리 구조체(SS2)의 하부의 폭은 제1 분리 구조체(SS1)의 하부의 폭에 비해 클 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10의 E-E’선을 따라 자른 단면도이다. 도 12는 도 11의 FF 부분 및 GG 부분을 확대한 확대 단면도들이다. 도 1 내지 도 11을 참조하여 설명한 것과 동일 유사한 구성들에 대한 구체적인 설명은 생략될 수 있다.
도 10 내지 도 12를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 관통 배선 구조체(THV)을 포함할 수 있다.
관통 배선 구조체(TVS)는 적층 구조체들(ST)의 일부분들 및 수평 반도체층(100)의 일부분을 관통할 수 있다. 실시예들에 따르면, 관통 배선 구조체(TVS)는 전극 구조체(ST)의 계단 구조와 이격되어 전극 구조체(ST)의 일부분을 관통할 수 있다. 즉, 관통 배선 구조체(TVS)는 셀 어레이 영역(CAR) 상에 배치될 수 있다. 관통 배선 구조체(TVS)는 절연 스페이서(SS)들 중 어느 하나와 제1 방향(D1)으로 인접할 수 있다. 절연 스페이서(SS)들 중 어느 하나와 관통 배선 구조체(TVS)의 사이에 수직 구조체들(VS)의 일부가 배치될 수 있다. 수직 구조체들(VS)의 일부는 셀 스트링들(도 1의 CSTR)을 구성하지 않는 더미 수직 구조체일 수 있다. 관통 배선 구조체(TVS)는 관통 절연 패턴(200), 관통 절연 패턴(200)을 관통하는 관통 플러그들(PPLG), 및 관통 플러그들(PPLG)에 연결되는 도전 라인들(DL)을 포함할 수 있다. 플러그들(PPLG)이 관통 절연 패턴(200)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(33)에 연결될 수 있다.
분리 구조체들 중 관통 배선 구조체(TVS)와 가장 인접한 제2 분리 구조체(SS2)는 제1 분리 구조체(SS1)에 비해 수직적 길이가 길 수 있다. 구체적으로, 제2 분리 구조체(SS2)에 의해 채워지는 제2 리세스 영역(RS2)의 깊이(t5) 제1 분리 구조체(SS1)에 의해 채워지는 제1 리세스 영역(RS1)의 깊이(t4)에 비해 깊을 수 있다. 이때, 제2 분리 구조체(SS2)의 폭(w3)은 제1 분리 구조체(SS1)의 폭(w2)에 비해 클 수 있다.
<제조 방법>
도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 20a 는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서 도 2의 B-B'선을 따라 자른 단면과 대응된다. 도 13b 및 도 14b 는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서 도 2의 A-A'선을 따라 자른 단면과 대응된다. 도 15b 도 16b, 도 16c, 도 17b, 도 18, 도 19, 도 20b 및 도 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 각각 도 15a, 도 16a, 도 16a, 도 17a, 도 17a, 도 17a, 도 20a 및 도 20a의 AAA 부분과 대응된다.
도 13a 및 도 13b를 참조하면, 하부 기판(10) 상에 주변 로직 구조체(PS)가 형성될 수 있다. 하부 기판(10)은 벌크 실리콘 기판일 수 있다. 하부 기판(10) 내에 활성 영역들(ACT)을 정의하는 소자 분리막(13)이 형성될 수 있다.
주변 로직 구조체(PS)를 형성하는 것은, 하부 기판(10) 상에 주변 로직 회로들(PTR)을 형성하는 것, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 로직 회로들(PTR)은 하부 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다. 일 예로, 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(13)을 하부 기판(10) 내에 형성하는 것, 하부 기판(10) 상에 차례로 주변 게이트 절연막(21) 및 주변 게이트 전극(23)을 형성하고, 주변 게이트 전극(23)의 양측의 하부 기판(10)에 불순물을 주입하여 소스/드레인 영역들(25)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다.
하부 절연막(50)은 주변 로직 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
주변 배선 구조체들(31, 33)을 형성하는 것은 하부 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다.
하부 절연막(50) 상에 반도체 물질을 증착하여 수평 반도체층(100)이 형성될 수 있다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체층(100) 상에 제1 버퍼 절연막(17)이 형성될 수 있으며, 제1 버퍼 절연막(17) 상에 하부 희생막(LSL)이 형성될 수 있다. 제1 버퍼 절연막(17)은 수평 반도체층(100)의 표면을 열 산화하여 형성하거나, 또는 실리콘 산화막을 증착하여 형성될 수 있다.
하부 희생막(LSL)은 제1 버퍼 절연막(17)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 희생막(LSL)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 하부 희생막(LSL)을 형성하는 것은, 수평 반도체층(100) 전면에 하부 희생막을 증착하는 것, 하부 희생막 일부분들을 노출시키는 제1 마스크 패턴(미도시)을 형성하는 것, 및 제1 마스크 패턴을 식각 마스크로 이용하여 하부 희생막을 식각하여 제1 버퍼 절연막(17) 또는 수평 반도체층(100)을 노출시키는 것을 포함할 수 있다.
하부 희생막(LSL) 상에 제2 버퍼 절연막(19) 및 제2 수평 패턴(SCP2)제2 수평 패턴(SCP2)이 균일한 두께로 증착될 수 있다. 제2 버퍼 절연막(19)은 생략될 수도 있으며, 하부 희생막(LSL) 상에 제2 수평 패턴(SCP2)제2 수평 패턴(SCP2)이 직접 증착될 수도 있다. 제2 버퍼 절연막(19)은 실리콘 산화막일 수 있으며, 제2 수평 패턴(SCP2)제2 수평 패턴(SCP2)은 n형 도펀트들 및/또는 카본(C)이 도핑된 폴리실리콘막일 수 있다.
도 14a 및 도 14b를 참조하면, 제2 수평 패턴(SCP2)제2 수평 패턴(SCP2) 상에 상부 희생막들(USL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 ㅇ몰드 구조체(ML)가 형성될 수 있다. 몰드 구조체(ML)에서, 상부 희생막들(USL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상부 희생막들(USL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 상부 희생막들(USL)은 하부 희생막(LSL)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 희생막들(USL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 상부 희생막들(USL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
도 15a 및 도 15b를 참조하면, 몰드 구조체(ML)를 관통하는 수직 구조체들을 형성할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(ML)를 수직적으로 관통하는 수직 홀들을 형성하는 것, 각각의 수직 홀들 내에 데이터 저장층(DSL) 및 수직 반도체층 패턴(VS)을 차례로 증착하는 것을 포함할 수 있다. 수직 홀의 내벽 상에서 데이터 저장층(DSL) 및 수직 패턴(VS)의 두께의 합은 수직 홀들의 상부 폭의 약 1/2보다 작을 수 있다. 즉, 데이터 저장층(DSL) 및 수직 패턴(VS)은 각 수직 홀 내에 빈 공간을 정의할 수 있으며, 빈 공간은 절연 패턴(VI)으로 채워질 수 있다.
이어서, 수직 패턴(VS)의 상단에 비트라인 도전 패드들(PAD)이 형성될 수 있다. 비트라인 도전 패드들(PAD)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 비트라인 도전 패드들(PAD)의 바닥면은 최상층 상부 희생막(USL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 도전 패드들(PAD)을 형성한 후, 몰드 구조체(ML) 상에 비트라인 도전 패드들(PAD)을 덮는 제1 층간 절연막이(121) 형성될 수 있다.
이어서, 몰드 구조체(ML)를 관통하는 트랜치를 형성하고, 트랜치 내에 예비 희생 스페이서 막(130p)을 형성할 수 있다.
트렌치들을 형성하는 것은, 수직 패턴들(VC)의 상면들을 덮는 제1 층간 절연막(121)을 형성한 후, 제1 층간 절연막(121) 상에 트렌치들의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(ML)를 이방성 식각하는 것을 포함할 수 있다. 트렌치들(T)을 형성함에 따라 상부 희생막들(USL) 및 절연막들(ILD)의 측벽들이 노출될 수 있다. 트렌치들을 형성하는 이방성 식각 공정에서 제2 버퍼 절연막(19)은 식각 정지막으로 이용될 수 있으며, 트렌치들은 제2 버퍼 절연막(19)의 일부를 노출시킬 수 있다.
이어서, 트렌치의 내벽들을 상에 예비 희생 스페이서막(130p)을 형성할 수 있다. 예비 희생 스페이서막(130p)은 트렌치들의 측벽들 및 바닥면들을 컨포말하게 덮을 수 있다. 다시 말해, 예비 희생 스페이서막(130p)은 트렌치들(T)에 노출된 상부 희생막들(USL)의 측벽들 및 절연막들(ILD)의 측벽들 및 제2 수평 패턴(SCP2)의 상면을 덮을 수 있다. 예비 희생 스페이서막(130p)은 몰드 구조체(ML) 및 하부 희생막(LSL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 폴리실리콘막으로 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 예비 희생 스페이서막(130p)에 대한 이방성 식각 공정을 수행하여 몰드 구조체(ML)의 측벽을 덮는 희생 스페이서 막(130)을 형성할 수 있다. 희생 스페이서 막(130)을 형성하는 이방성 식각 공정 동안, 트렌치들 아래의 제2 수평 패턴(SCP2)이 식각될 수 있다. 이에 따라 제2 수평 패턴(SCP2)을 관통하여 하부 희생막(LSL)을 노출시키는 관통 홀이 형성될 수 있다. 관통 홀은 하부 희생막(LSL)의 오프닝들 내에서 수평 반도체층(100)의 일부를 노출시킬 수도 있다.
도 16c를 참조하면, 관통 홀에 노출된 하부 희생막(LSL)에 대한 등방성 식각 공정을 수행하여 데이터 저장층(DSL)의 일부분을 노출시키는 수평 리세스 영역이 형성될 수 있다. 등방성 식각 공정에서 수평 리세스 영역은 희생 스페이서 막(130), 제1 및 제2 버퍼 절연막들(17, 19), 및 데이터 저장층(DSL) 에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 하부 희생막(LSL)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 하부 희생막(LSL)에 대한 식각 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
수평 리세스 영역은 관통 홀로부터 제2 수평 패턴(SCP2)과 수평 반도체층(100) 사이로 수평적으로 연장되며, 제2 수평 패턴(SCP2)과 수평 반도체층(100) 사이에 빈 공간일 수 있다. 수평 리세스 영역(HR)은 제2 수평 패턴(SCP2)과 수평 반도체층(100) 사이에서 데이터 저장층(DSL)의 일부분을 노출시킬 수 있다. 수평 리세스 영역을 형성시 하부 희생막(LSL)의 오프닝들(OP) 내에 채워진 제2 수평 패턴(SCP2)의 일부분들은 몰드 구조체(ML)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
수평 리세스 영역에 노출된 데이터 저장층(DSL)의 일부분을 등방성 식각하여 수직 패턴들(VC)의 일부분들을 노출시키는 언더 컷 영역이 형성될 수 있다. 언더컷 영역은 수평 리세스 영역으로부터 수직적으로 연장된 빈 공간일 수 있으며, 수직 패턴(VS)과 제2 수평 패턴(SCP2)의 측벽 사이에 정의될 수 있다.
데이터 저장층(DSL)에 대한 등방성 식각 공정을 수행함에 따라, 수직적으로 서로 이격된 데이터 저장 패턴(DSP) 및 더미 데이터 저장 패턴(DSPa)이 형성될 수 있다. 데이터 저장층(DSL)에 대한 등방성 식각 공정은 수평 반도체층(100), 제2 수평 패턴(SCP2), 수직 패턴(VS), 및 희생 스페이서 막(130)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다.
데이터 저장층(DSL)에 대한 식각 공정은 수평 리세스 영역에 노출된 블록킹 절연막(BLK), 전하 저장막(CIL), 및 터널 절연막(TIL)을 차례로 등방성 식각하는 것을 포함할 수 있다. 상세하게, 언더컷 영역(UC)을 형성하는 등방성 식각 공정은 블록킹 절연막(BLK)의 일부를 식각하는 1차 식각 공정, 전하 저장막(CIL)의 일부를 식각하는 2차 식각 공정, 및 터널 절연막(TIL)의 일부를 식각 하는 3차 식각 공정이 차례로 수행되는 것을 포함할 수 있다. 여기서, 1차 및 3차 식각 공정에서 불산 또는 황산을 포함하는 식각액이 사용될 수 있으며, 2차 식각 공정에서 인산을 포함하는 식각액이 사용될 수 있다. 이어서, 몰드 구조체(ML)의 측벽 상의 희생 스페이서 막(130)을 제거할 수 있다.
도 17a 및 도 17b를 참조하면, 언더컷 영역, 수평 리세스 영역(HR), 및 관통 홀(H) 내에 예비 수평 패턴(SCP1p)이 형성될 수 있다. 예비 수평 패턴(SCP1p)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 예비 수평 패턴(SCP1p)은 불순물이 도핑된 반도체막일 수 있으며, 일 예로 n형 도펀트들이 도핑될 수 있다.
예비 수평 패턴(SCP1p)은 증착 공정에 의해 언더컷 영역(UC), 수평 리세스 영역(HR), 및 관통 홀(H)의 내벽을 덮을 수 있으며, 관통 홀(H)을 완전히 채우지 않으며 갭 영역(G)을 정의할 수 있다. 예비 수평 패턴(SCP1p)은 제2 수평 패턴(SCP2) 아래에서 수직 패턴들(VC)의 일부분들과 직접 접촉할 수 있다.
보다 상세하게, 예비 수평 패턴(SCP1p)은 언더컷 영역(UC), 수평 리세스 영역(HR), 및 관통 홀(H) 내로 반도체 소스 가스를 공급함에 따라, 언더컷 영역(UC), 수평 리세스 영역(HR), 및 관통 홀(H) 표면 상에서부터 반도체 물질이 증착될 수 있다.
예비 수평 패턴(SCP1p)을 형성시 수평 리세스 영역(HR)에 노출된 표면의 따라 반도체 물질의 증착 속도가 다를 수 있다. 즉, 수평 반도체층(100)의 상면에서 증착 속도와 제2 수평 패턴(SCP2)의 바닥면에서의 증착 속도가 다를 수 있다. 또한, 예비 수평 패턴(SCP1p)을 형성시, 수평 리세스 영역(HR)에 노출된 표면의 결정 구조에 따라 반도체 물질의 결정 구조가 결정될 수 있다. 일 예로, 도 18b를 참조하면, 수평 반도체층(100)의 상면에서 반도체막의 증착 두께가 제2 수평 패턴(SCP2)의 바닥면에서 반도체막의 증착 두께(Tb)보다 작을 수 있다. 이와 달리, 반도체막의 증착 두께는 수평 반도체층(100)의 상면 및 제2 수평 패턴(SCP2)의 바닥면에서 실질적으로 동일할 수도 있다.
도 18 및 도 19를 참조하면, 예비 수평 패턴(SCP1p) 및 수평 반도체층(100)에 대한 식각 공정이 수행될 수 있다. 예비 수평 패턴(SCP1p) 및 수평 반도체층(100)에 대한 식각 공정은 ADM을 포함하는 식각 레서피를 이용하여 수행될 수 있다.
도 20a 및 도 20b를 참조하면, 상부 희생막들(USL)을 제거하기 위한 식각 공정이 수행될 수 있다. 이어서, 도 20c를 참조하면, 상부 희생막들이 제거된 공간에 제1 절연막(ILL)이 컨포멀하게 형성될 수 있다
다시 도 3a 및 도 3b를 참조하면, 상부 희생막들(USL)이 제거된 공간에 전극들(EGE, GGE, CGE, SGE)을 형성하는 공정들을 수행함으로써 앞서 설명한 적층 구조체(ST)가 형성될 수 있다.
적층 구조체(ST)를 형성한 후, 게이트 분리 영역들(GIR) 내에 절연 스페이서(SS) 및 공통 소스 플러그들(CPLG)이 형성될 수 있다. 일 예로, 절연 스페이서(SS)를 형성하는 것은, 적층 구조체(ST)가 형성된 수평 반도체층(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 제1 수평 패턴(SCP1) 또는 수평 반도체층(100) 노출시키는 것을 포함할 수 있다. 이어서, 절연 스페이서(SS)가 형성된 게이트 분리 영역들(GIR)을 채우는 도전막을 증착하고, 제1 층간 절연막(121)의 상면이 노출되도록 도전막을 평탄화하여 공통 소스 플러그들(CPLG)이 형성될 수 있다. 공통 소스 플러그들(CPLG)은 수평 반도체층(100) 또는 제1 수평 패턴(SCP1)과 연결될 수 있다.
이후, 제1 층간 절연막(121) 상에 공통 소스 플러그(CPLG)의 상면을 덮는 제2 층간 절연막(123)이 형성될 수 있다. 제1 및 제2 층간 절연막들(121, 123)을 관통하여 비트 라인 도전 패드들(PAD)에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제2 층간 절연막(123) 상에 앞서 설명된 비트 라인들(BL)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판의 상면 상에 배치된 수평 구조체로서, 상기 수평 구조체는 제1 수평 패턴 및 상기 제1 수평 패턴 상의 제2 수평 패턴을 포함하는 것;
    상기 수평 구조체 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체;
    상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 접촉하는 수직 패턴들; 및
    상기 적층 구조체 및 상기 수평 구조체를 가로지르며, 상기 기판의 상면에 삽입된 분리 구조체를 포함하되,
    상기 복수 개의 전극들 중 최하부 전극은 상기 분리 구조체를 사이에 두고 제1 방향으로 서로 마주하는 제1 내측벽들을 갖고, 상기 제2 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제1 방향으로 서로 마주하는 제2 내측벽들을 갖고,
    상기 제1 내측벽들 사이의 상기 제1 방향의 최대 거리는 상기 제2 내측벽들 사이의 상기 제1 방향의 최대 거리보다 작은 3차원 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 분리 구조체는 상기 수직 패턴들의 사이에 배치되어 상기 기판의 상면과 평행한 방향으로 연장되는 3차원 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 수평 패턴은 상기 분리 구조체를 사이에 두고 서로 마주하는 제3 내측벽들을 갖고, 상기 제3 내측벽들 사이의 거리는 상기 제2 내측벽들 사이의 거리보다 작은 3차원 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제1 방향으로 서로 마주하는 제3 내측벽들을 갖고,
    상기 분리 구조체는 상기 제3 내측벽들 사이의 상기 제1 방향의 최대 거리보다 큰 상기 제1 방향의 최대 폭을 갖는 3차원 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 분리 구조체는 상기 제1 수평 패턴의 하면 보다 낮은 수직적 레벨에서 상기 제1 방향으로 최대 폭을 갖는 3차원 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 분리 구조체와 상기 제2 내측벽 사이의 절연막을 더 포함하되, 상기 절연막은 상기 제1 수평 패턴의 상면의 일부를 덮는 3차원 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 분리 구조체와 상기 제2 내측벽 사이의 절연막을 더 포함하되, 상기 절연막은 상기 제1 수평 패턴의 하면의 일부를 덮는 3차원 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 수평 패턴과 상기 제2 수평 패턴 사이의 계면막을 더 포함하는 3차원 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 계면막은 도전성 물질을 포함하는 3차원 반도체 메모리 장치.
  10. 제8 항에 있어서,
    상기 계면막은 탄소(C)를 포함하는 3차원 반도체 메모리 장치.
  11. 제1 항에 있어서,
    상기 기판은 상기 분리 구조체가 삽입되는 리세스 영역을 포함하고,
    상기 리세스 영역의 깊이는 상기 제1 수평 패턴의 두께보다 큰 3차원 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 분리 구조체의 상면은 상기 수직 패턴들의 상면보다 높은 수직적 레벨에 위치하는 3차원 반도체 메모리 장치.
  13. 제1 항에 있어서,
    상기 분리 구조체의 최하부 표면은 상기 복수 개의 전극들과 수직적으로 중첩되는 3차원 반도체 메모리 장치.
  14. 상면에 리세스 영역을 갖는 기판;
    상기 기판의 상면 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체;
    상기 적층 구조체와 상기 기판 사이의 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것; 및
    상기 적층 구조체 및 상기 수평 구조체를 상기 기판의 상면과 평행한 제1 방향으로 가로지르며, 상기 기판의 상기 리세스 영역을 채우는 분리 구조체를 포함하되,
    제1 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제1 방향과 수직한 제2 방향으로 마주하는 제1 내측벽들을 갖고,
    상기 리세스 영역의 상기 제2 방향의 최대 폭은 상기 제1 내측벽들 사이의 최대 거리보다 큰 3차원 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 연결되는 수직 패턴들을 더 포함하고,
    상기 분리 구조체는 상기 수직 패턴들의 사이에 위치하는 3차원 반도체 메모리 장치.
  16. 제14 항에 있어서,
    상기 리세스 영역의 깊이는 상기 제1 수평 패턴의 두께보다 큰 3차원 반도체 메모리 장치.
  17. 제14 항에 있어서,
    상기 제1 수평 패턴의 상면 아래에서, 상기 분리 구조체는 상기 복수 개의 전극들과 수직적으로 중첩되는 부분을 갖는 3차원 반도체 메모리 장치.
  18. 제14 항에 있어서,
    제2 수평 패턴은 상기 분리 구조체를 사이에 두고 상기 제2 방향으로 마주하는 제2 내측벽들을 갖고,
    상기 제2 내측벽들 사이의 거리는 상기 제1 내측벽들 사이의 거리보다 큰 3차원 반도체 메모리 장치.
  19. 제14 항에 있어서,
    상기 분리 구조체와 상기 제1 내측벽 사이의 절연막을 더 포함하되, 상기 절연막은 상기 제1 수평 패턴의 상면의 일부를 덮는 3차원 반도체 메모리 장치.
  20. 하부 기판 상에 집적된 주변 로직 회로들;
    상기 주변 로직 회로들을 덮는 하부 평탄 절연막;
    상기 하부 평탄 절연막 상에 배치되며, 상면에 리세스 영역을 갖는 기판;
    상기 기판의 상면 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체;
    상기 적층 구조체와 상기 기판 사이의 수평 구조체로서, 상기 수평 구조체는 차례로 적층된 제1 수평 패턴 및 제2 수평 패턴을 포함하는 것;
    상기 복수 개의 전극들을 관통하여, 상기 제1 수평 패턴과 연결되는 수직 패턴;
    상기 적층 구조체 및 상기 수평 구조체를 상기 기판의 상면과 평행한 제1 방향으로 가로지르며, 상기 기판의 상기 리세스 영역을 채우는 분리 구조체;
    상기 제1 수평 패턴과 상기 제2 수평 패턴의 사이의 계면막; 및
    상기 리세스 영역 내에서 상기 기판과 상기 분리 구조체 사이의 제1 절연막을 포함하되,
    상기 계면막은 상기 제1 수평 패턴의 상면의 일부를 덮고, 상기 제1 절연막은 상기 제1 수평 패턴의 상면의 다른 일부를 덮는 3차원 반도체 메모리 장치.
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