CN111341786A - 三维存储器及其制造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 188
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000003860 storage Methods 0.000 claims description 53
- 239000011810 insulating material Substances 0.000 claims description 17
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 238000005192 partition Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
一种三维存储器及其制造方法。所述三维存储器包含一衬底、一存储堆叠层、多个存储串及第一共源结构。所述存储堆叠层设置于所述衬底上。所述存储堆叠层包含多个导电层/绝缘层对。所述多个存储串垂直地延伸穿过所述存储堆叠层。所述第一共源结构包含垂直地延伸穿过所述存储堆叠层的两第一共源极，及设置于所述两第一共源极之间的第一支撑结构。在所述三维存储器的制造方法中，先形成第一支撑结构，用以在后续的两第一共源极形成的过程中支撑邻近的堆叠层，避免所述存储块倾斜及/或变形。
Description
技术领域
本发明涉及存储器技术领域，特别是涉及一种三维存储器及其制造方法。
背景技术
三维(3D)NAND存储器是一种功耗低、读写速度快且容量大的非易失存储器(non-volatile memory device)。3D NAND存储器包含由多个栅极层/绝缘层对组成的堆叠层，设置在堆叠层的中心区域的多个存储串，以及用以将堆叠层的中心区域划分成多个存储块及指存储区的阵列共源极(Array Common Source，简称ACS)。现今3D NAND存储器的制备方法通常包含：在衬底上形成含有多个牺牲层/绝缘层对的电介质堆叠层，形成垂直延伸穿过电介质堆叠层的多个存储串，形成垂直延伸穿过电介质堆叠层的多个栅线缝隙(Gate LineSlit，GLS)，以及在多个栅线缝隙中填充导电材料，以形成多个阵列共源极。
为了增加存储密度，3D NAND存储器的栅极层/绝缘层对的数量持续地增加。然而，层数超过100层的3D NAND存储器在形成垂直延伸穿过电介质堆叠层的多个栅线缝隙后，两栅线缝隙之间的电介质堆叠层(即存储块及指存储区)易倾斜及/或变形，进而影响到最终的3D NAND存储器的性能。
发明内容
为了解决在形成垂直延伸穿过电介质堆叠层的栅线缝隙后，两栅线缝隙之间的电介质堆叠层(即存储块及指存储区)易倾斜及/或变形的技术问题，本发明提供一种三维存储器。所述三维存储器包含一衬底、一存储堆叠层、多个存储串及一第一共源结构。所述存储堆叠层设置于所述衬底上。所述存储堆叠层包含多个导电层/绝缘层对。所述多个存储串垂直地延伸穿过所述存储堆叠层。所述第一共源结构包含垂直地延伸穿过所述存储堆叠层的两第一共源极，及设置于所述两第一共源极之间的一第一支撑结构。
进一步优选的，所述三维存储器还包含另一第一共源结构。所述两第一共源结构被配置成将存储堆叠层划分出一存储块。所述存储块位于所述两第一共源结构之间且含有所述多个存储串。
进一步优选的，所述两第一共源结构中的一者的第一支撑结构在另一第一共源结构上的投影，与另一第一共源结构的第一支撑结构重合、部分重合或不重合。
进一步优选的，所述两第一支撑结构在所述衬底上的投影的长度和宽度皆相同。
进一步优选的，每一第一支撑结构包含垂直地延伸穿过所述存储堆叠层的第一绝缘柱。
进一步优选的，所述三维存储器还包含一连接层，设置在所述存储堆叠层上，且被配置成将每一第一共源结构中的两第一共源极电连接。
进一步优选的，所述三维存储器还包含一第二共源结构，其设置于所述两第一共源结构之间且被配置成将所述存储块划分成两指存储区(finger)，其中所述第二共源结构包含垂直地延伸穿过所述存储堆叠层的两第二共源极，及设置于所述两共源极之间的第二支撑结构。
进一步优选的，所述两第一共源结构的两第一支撑结构在所述第二共源结构上的投影互相重合，且与所述第二共源结构的第二支撑结构重合、部分重合或不重合。
进一步优选的，所述两第一支撑结构及所述第二支撑结构在所述衬底上的投影的长度和宽度皆相同。
进一步优选的，所述第二支撑结构包含垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分的第二绝缘柱及在所述第二绝缘柱正下方的部分存储堆叠层。
进一步优选的，所述三维存储器还包含一连接层，设置在所述存储堆叠层上，且被配置成将每一第一共源结构中的两第一共源极电连接，以及将所述两第二共源极电连接。
进一步优选的，所述三维存储器还包含多个选择栅切口结构，其中每一选择栅切口结构设置在每一指存储区中间且垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分，以将每一指存储区划分成两存储页。
本发明还提供一种三维存储器的制造方法，其包含：在一衬底上形成含有多个牺牲层/绝缘层对的一电介质堆叠层；形成垂直延伸穿过所述电介质堆叠层的多个存储串；形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，其中每一第一支撑结构包含垂直地延伸穿过所述电介质堆叠层第一绝缘柱；在每一第一支撑结构的两侧形成垂直延伸穿过所述电介质堆叠层的两第一缝隙；通过所述多个第一缝隙将所述电介质堆叠层中的牺牲层替换成导电层，以形成包含多个导电层/绝缘层对的存储堆叠层；以及在每一第一缝隙中形成第一共源极。每一第一支撑结构与其两侧的所述第一共源极共平面且一起组成第一共源结构。所述两第一共源结构被配置成将所述存储堆叠层划分出存储块。所述存储块位于所述两第一共源结构之间且含有所述多个存储串。
进一步优选的，所述形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，包含：形成垂直延伸穿过所述电介质堆叠层的两第一切口；以及以绝缘材料填满所述两第一切口，以形成所述两第一绝缘柱。
进一步优选的，所述形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，包含：以一掩膜形成垂直延伸穿过所述电介质堆叠层的两第一切口；以及通过原子层沉积将所述两第一切口填满正硅酸乙酯，以形成所述两第一绝缘柱。
进一步优选的，所述方法还包含：在存储块内形成垂直地延伸穿过所述电介质堆叠层远离所述衬底的一部分的第二绝缘柱；在第二绝缘柱的两侧形成垂直延伸穿过所述电介质堆叠层的两第二缝隙；在通过所述多个第一缝隙将所述电介质堆叠层中的牺牲层替换成导电层的同时，通过所述多个第二缝隙将所述电介质堆叠层中的牺牲层替换成导电层；以及在每一所述第二缝隙中形成第二共源极。所述第二绝缘柱及在其正下方的多个导电层/绝缘层对组成一第二支撑结构。所述第二支撑结构与在其两侧的第二共源极共平面且一起组成第二共源结构。所述第二共源结构设置于所述两第一共源结构之间且被配置成将所述存储块划分成两指存储区。
进一步优选的，所述两第一支撑结构在所述第二共源结构上的投影互相重合，且与所述第二共源结构中的第二支撑结构重合、部分重合或不重合。
进一步优选的，所述两第一支撑结构及所述第二支撑结构在所述衬底上的投影的长度和宽度皆相同。
进一步优选的，所述方法还包含形成一连接层于所述存储堆叠层上。所述连接层经图案化成将每一第一共源结构中的两第一共源极电连接及将所述第二共源结构中的两第二共源极电连接。
进一步优选的，所述方法还包含形成多个选择栅切口结构。每一选择栅切口结构设置在每一指存储区内且垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分，以将每一指存储区划分成两存储页。
相较于习知技术，在本发明的三维存储器中，用以将存储堆叠层划分出存储块的每一第一共源结构包含垂直地延伸穿过所述存储堆叠层的两第一共源极及设置于所述两第一共源极之间的第一支撑结构。每一第一支撑结构包含垂直地延伸穿过所述存储堆叠层的第一绝缘柱。再者，用以将所述存储块划分成两个指存储区的第二共源结构可包含垂直地延伸穿过所述存储堆叠层的两第二共源极及设置于所述两共源极之间的第二支撑结构。所述第二支撑结构包含垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分的第二绝缘柱及在所述第二绝缘柱正下方的部分堆叠层。在本发明的三维存储器的制造过程中，先形成所述两第一绝缘柱，用以于后续的在每一第一绝缘柱的两侧形成所述两第一缝隙的步骤到在每一第一缝隙中形成所述第一共源极的步骤之间支撑邻近的堆叠层，以避免所述存储块倾斜及/或变形。再者，所述方法还可包含：先形成所述第二绝缘柱，再于所述第二绝缘柱的两侧形成所述两第二缝隙。所述第二绝缘柱及其正下方的部分堆叠层组成所述第二支撑结构。所述第二支撑结构可在后续的形成两第二缝隙的步骤到在第二缝隙中形成第二共源极的步骤之间支撑邻近的堆叠层，以避免所述两个指存储区倾斜及/或变形。借此，提升最终制成的三维存储器的良率。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的三维存储器件的俯视示意图。
图2为图1的三维存储器件沿A-A’线的剖面示意图。
图3为图1的三维存储器件沿B-B’线的剖面示意图。
图4为图1的三维存储器件沿C-C’线的剖面示意图。
图5为图1的三维存储器件沿D-D’线的剖面示意图。
图6至图9为图1的三维存储器件在制造过程的初始各阶段沿B-B’线的剖面示意图。
图10A、图10B及图10C分别为图1的三维存储器件在制造过程的一阶段沿B-B’线、C-C’线及D-D’线的剖面示意图。
图11A、图11B及图11C分别为图1的三维存储器件在制造过程的一阶段沿A-A’线、C-C’线及D-D’线的剖面示意图。
图12为图1的三维存储器件在制造过程的初步阶段沿A-A’线的剖面示意图。
图13A、图13B及图13C分别为图1的三维存储器件在制造过程的一阶段沿A-A’线、C-C’线及D-D’线的剖面示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。在本揭示中，用语「一实施例」及「一些实施例」等表示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都必须包括该特定特征、结构或特性。此外，此等用语未必是指同一实施例。尽管本发明描述了具体的配置，但是应当理解所述描述仅出于说明的目的。熟习此技术领域者在不脱离本公开的精神和范围的情况下，可以使用其他的配置，亦可以将本发明应用到各种各样的其他应用当中。
在本揭示中，数量用语「一」表示「一或多个」。例如：「一元件」表示「一或多个元件」。亦即，用语「一」及「一或多个」在本文中可互换使用。同理，数量用语「两」表示「二或多个」，依此类推。再者，方向用语诸如「上」、「下」、「内」、「外」、「垂直」、「平行」及「侧边」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。又，用语「在…上」的含义应当以最宽方式被解读，因此此用语不仅表示「直接在某物上」而且还包括「在某物上且在其间有其它物或层」的含义。
在本揭示中，术语「三维存储器」为一泛称，其可以表示存储器管芯或其任一部分。存储器管芯可包含一或多个存储片。每个存储片可包含多个存储块。每个存储块可被划分成多个指存储区。每一指存储区可被划分成多个存储页。每个存储页可包含多个存储器串。在存储器管芯中，存储块可为最小的擦除单位，且存储页可为最小的读/写单位。存储器管芯还包含外围电路，其包括数字信号电路、模拟信号电路和/或混合信号电路，例如行解码器、列解码器、驱动器、页缓冲器及感测放大器。外围电路可以使用有源和/或无源半导体器件，例如晶体管、二极管、电容器及电阻器。为了使本揭示内容更为简洁扼要，仅着重于描述本发明三维存储器的存储块，而省略对三维存储器的其他部分的描述。
请参阅图1至图5。图1为本发明实施例的三维存储器件100的俯视示意图。图2、图3、图4及图5分别为图1的三维存储器件100沿A-A’线、B-B’线、C-C’线及D-D’的剖面示意图。本发明提供一种三维存储器100，其包含一衬底10、一存储堆叠层20、多个存储串30及两第一共源结构40。衬底可由一或多种半导体材料制成，例如硅、锗、硅锗、氮化镓、砷化镓及磷化铟。衬底可由非导电材料制成，例如玻璃、塑料及蓝宝石晶圆。衬底100亦可由绝缘体上硅(Silicon-on-insulator，SOI)、绝缘体上锗(Germanium-on-Insulator，GOI)或绝缘体上锗硅(Silicon-germanium-on-insulator，SGOI)组成。所述存储堆叠层20设置于所述衬底10上且包含多个导电层21/绝缘层22对。所述导电层21是由导电材料所组成，诸如多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽及氮化钨。所述绝缘层22可由氧化硅或氧化铝组成，但不限于此。所述多个存储串30垂直地延伸穿过所述存储堆叠层20。每一存储串30可为圆柱体形，从中心到外表面包含电介质核心、半导体层、隧穿层、电荷存储层和阻挡层。所述半导体层可包括硅，诸如非晶形硅、多晶硅及单晶硅。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。电荷存储层可以包括氮化硅、氮氧化硅、硅或其任何组合，或是可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。每一第一共源结构40包含垂直地延伸穿过所述存储堆叠层20且交错设置的多个第一共源极41及多个第一支撑结构46。所述两第一共源结构40被配置成将所述存储堆叠层20划分出一存储块80。所述存储块80位于所述两第一共源结构40之间且含有所述多个存储串30。
请参阅图2、图4及图5，在此实施例中，第一共源极41包含一半导体层42、一金属层43、一绝缘侧壁45及一导电侧壁44。所述半导体层42垂直地延伸穿过所述存储堆叠层20靠近所述衬底10的一部分。所述半导体层42可由多晶硅所制成，但不限于此。所述金属层43在所述半导体层42上，且垂直地延伸穿过所述存储堆叠层20远离所述衬底10的另一部分。所述金属层43可由钨所制成，但不限于此。所述绝缘侧壁45围绕所述半导体层42及所述金属层43。所述导电侧壁44围绕所述绝缘侧壁45。在此实施例中，所述半导体层42垂直地延伸穿过所述存储堆叠层20的三个导电层21/绝缘层22对，但不限于此。在一些实施例中，可依需求设定在垂直于所述衬底10的方向上的所述半导体层42的长度与所述金属层43的长度的比率。在一实施例中，第一共源极41可包含垂直地延伸穿过所述存储堆叠层20的半导体层42，而未包含金属层43。在另一实施例中，第一共源极41可包含垂直地延伸穿过所述存储堆叠层20的金属层43，而未包含半导体层42。
请参阅图3及图4，在此实施例中，每一第一支撑结构46包含垂直地延伸穿过所述存储堆叠层20的第一绝缘柱47及围绕所述第一绝缘柱47的第一绝缘侧壁48。第一绝缘柱47与第一绝缘侧壁48由一绝缘材料组成，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(Tetraethyl orthosilicate，TEOS)或其组合，但不限于此。第一绝缘柱47与第一绝缘侧壁48是由不同的绝缘材料组成。较佳地，第一绝缘柱47是由正硅酸乙酯组成。在一实施例中，每一第一支撑结构46仅包含垂直地延伸穿过所述存储堆叠层20的第一绝缘柱47。在此实施例中，所述两第一共源结构40中的一者的多个第一支撑结构46在另一第一共源结构40上的投影分别与另一第一共源结构40的多个第一支撑结构46重合。在一些实施例中，所述两第一共源结构40中的一者的多个第一支撑结构46在另一第一共源结构40上的投影可分别与另一第一共源结构40的多个第一支撑结构46部分重合或不重合。在此实施例中，所述多个第一支撑结构46在所述衬底10上的投影的长度和宽度可皆相同。在一些实施例中，所述多个第一支撑结构46在所述衬底10上的投影的长度及/或宽度可不相同。
请参阅图2至图5，所述三维存储器100还包含一连接层50。所述连接层50设置在所述存储堆叠层20上，且被配置成将每一第一共源结构40中的多个第一共源极41电连接。连接层50可由钨、铝、钴、铜、多晶硅和硅化物中的一者或多者组成。在一实施例中，所述三维存储器100还可包含一电介质层60，设置在所述存储堆叠层20上。所述电介质层60经图案化成与所述连接层50共平面。在一实施例中，所述电介质层60可覆盖所述连接层50。所述电介质层60可由氧化硅组成。
请参阅图1至图5，在一实施例中，所述三维存储器100还可包含两第二共源结构70。所述两第二共源结构70平行地设置于所述两第一共源结构40之间，且被配置成将所述存储块80划分成三个指存储区(finger)81。每一第二共源结构70包含多个第二共源极71及多个第二支撑结构76。每一第二共源极71垂直地延伸穿过所述存储堆叠层20。每两相邻共源极71之间的设有一个第二支撑结构76。
请参阅图2、图4及图5，在此实施例中，第二共源极71包含一半导体层72、一金属层73、一绝缘侧壁75及一导电侧壁74。所述半导体层72垂直地延伸穿过所述存储堆叠层20靠近所述衬底10的一部分。所述半导体层42可由多晶硅所制成，但不限于此。所述金属层73在所述半导体层72上，且垂直地延伸穿过所述存储堆叠层20远离所述衬底10的另一部分。所述金属层43可由钨所制成，但不限于此。所述绝缘侧壁75围绕所述半导体层72及所述金属层73。所述导电侧壁74围绕所述绝缘侧壁75。在此实施例中，所述半导体层72垂直地延伸穿过所述存储堆叠层20的三个导电层21/绝缘层22对。在一些实施例中，可依需求设定在垂直于所述衬底10的方向上的所述半导体层72的长度与所述金属层73的长度的比率。在一实施例中，第二共源极71可包含垂直地延伸穿过所述存储堆叠层20的半导体层72，而未包含金属层73。在另一实施例中，第二共源极71可包含垂直地延伸穿过所述存储堆叠层20的金属层73，而未包含半导体层72。在此实施例中，第二共源极71的结构与第一共源极41的结构相同。在一实施例中，第二共源极71的结构可与第一共源极41的结构不同。在此实施例中，第二共源极71中半导体层72与金属层73的比率与第一共源极41中半导体层42与金属层43的比率相同。在一实施例中，第二共源极71中半导体层72与金属层73的比率可与第一共源极41中半导体层42与金属层43的比率不同。
请参阅图3及图5，在此实施例中，每一第二支撑结构76包含垂直地延伸穿过所述存储堆叠层20远离所述衬底10的一部分的第二绝缘柱77、在所述第二绝缘柱77正下方的部分存储堆叠层78，以及围绕所述第二绝缘柱77及部分存储堆叠层78的第二绝缘侧壁79。所述第二绝缘柱77及第二绝缘侧壁79由一绝缘材料组成，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯或其组合，但不限于此。第二绝缘柱77及第二绝缘侧壁79是由不同的绝缘材料组成。较佳地，第二绝缘柱77是由正硅酸乙酯组成。在一实施例中，第二支撑结构76不包含第二绝缘侧壁79。在此实施例中，所述两第二共源结构70中的一者的多个第二支撑结构76在另一第二共源结构70上的投影分别与另一第二共源结构70的多个第二支撑结构76重合。在一些实施例中，所述两第二共源结构70中的一者的多个第二支撑结构76在另一第二共源结构70上的投影可分别与另一第二共源结构70的多个第二支撑结构76部分重合或不重合。在此实施例中，所述多个第二支撑结构76在所述衬底10上的投影的长度和宽度可皆相同。在一些实施例中，所述多个第二支撑结构76在所述衬底10上的投影的长度及/或宽度可不相同。在此实施例中，所述多个第一支撑结构46及所述多个第二支撑结构76在所述衬底10上的投影的长度和宽度皆相同。在一实施例中，所述多个第一支撑结构46及所述多个第二支撑结构76在所述衬底10上的投影的长度和宽度不同。在此实施例中，所述两第一共源结构40的多个第一支撑结构46在任一第二共源结构70上的投影互相重合，且分别与两第二共源结构70的多个第二支撑结构76重合。在一些实施例中，所述两第一共源结构40的多个第一支撑结构46在任一第二共源结构70上的投影互相重合，且分别与两第二共源结构70的多个第二支撑结构76部分重合或不重合。
请参阅图2至图5，当所述三维存储器100还包含两第二共源结构70时，所述连接层50还被配置成将每一第二共源结构70中的多个第二共源极71电连接。
请参阅图1至图3，所述三维存储器还可包含多个选择栅切口结构90。每一选择栅切口结构90设置在每一指存储区81中间且垂直地延伸穿过所述存储堆叠层20远离所述衬底10的一部分，以将每一指存储区81划分成两存储页82。在此实施例中，所述多个选择栅切口结构90垂直地延伸穿过所述存储堆叠层20的深度与所述第二绝缘柱77垂直地延伸穿过所述存储堆叠层20的深度相同。在一实施例中，所述多个选择栅切口结构90的深度可与所述第二绝缘柱77的深度不同。所述多个选择栅切口结构90由一绝缘材料所构成。所述三维存储器还可包含多个虚拟存储串91，设置在每一选择栅切口结构90下方，且垂直地延伸穿过所述存储堆叠层20靠近所述衬底10的另一部分。
本发明还提供一种前述三维存储器100的制造方法，其包含下列步骤。
请参阅图6，其为图1的三维存储器件100在制造过程的初步阶段沿B-B’线的剖面示意图，在一衬底10上形成含有多个牺牲层23/绝缘层22对的一电介质堆叠层25。所述牺牲层23可由氮化硅、多晶硅、多晶锗、多晶锗硅或其组合所组成，但不限于此。
请参阅图7，其为图1的三维存储器件100在制造过程的一阶段沿B-B’线的剖面示意图。形成垂直延伸穿过所述电介质堆叠层25的多个存储串30。
请参阅图8，其为图1的三维存储器件100在制造过程的一阶段沿B-B’线的剖面示意图。以一独立的掩膜形成垂直延伸穿过所述电介质堆叠层的多个第一切口26。
请参阅图9，其为图1的三维存储器件100在制造过程的一阶段沿B-B’线的剖面示意图。形成垂直延伸穿过所述电介质堆叠层25远离所述衬底10的一部分的的多个第二切口27及多个选择栅切口28。在此实施例中，所述多个第二切口27及多个选择栅切口28垂直延伸穿过所述电介质堆叠层25的深度相同，因此所述多个第二切口27及多个选择栅切口28的形成可采用同一掩膜形成。在一实施例中，所述多个第二切口27及多个选择栅切口28的深度不同，多个选择栅切口28的形成需采用与多个第二切口27不同的掩膜在不同的步骤制成。
请参阅图10A、图10B及图10C，其等分别为图1的三维存储器件100在制造过程的一阶段沿B-B’线、C-C’线及D-D’线的剖面示意图。将所述多个第一切口26、多个第二切口27及多个选择栅切口28填满绝缘材料，以分别形成多个第一绝缘柱47、多个第二绝缘柱77及多个选择栅切口结构90。所述绝缘材料可为氧化硅、氮化硅、氮氧化硅、正硅酸乙酯或其组合，但不限于此。所述填满绝缘材料可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、电浆辅助化学气相沉积(plasma-enhanced chemical vapordeposition，PECVD)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、溅镀或有机金属化学气相沉积(metal-organic chemical vapor deposition，MOCVD)进行。在一实施例中，可通过原子层沉积将所述多个第一切口26、多个第二切口27及多个选择栅切口28填满正硅酸乙酯，以分别形成多个第一绝缘柱47、多个第二绝缘柱77及多个选择栅切口结构90。在一实施例中，所述多个第一切口26、多个第二切口27及多个选择栅切口28可各别填满部分相同或完全不同的绝缘材料。
在此步骤之前，所述方法还可包含在所述多个第一切口26中沉积一绝缘材料，以形成第一绝缘侧壁48。所述绝缘材料可为氧化硅、氮化硅、氮氧化硅、正硅酸乙酯或其组合，但不限于此。第一绝缘侧壁48可由与第一绝缘柱47不同的绝缘材料组成。每一第一绝缘柱47及围绕其的第一绝缘侧壁48组成第一支撑结构46。每一第二绝缘柱77及其正下方的多个牺牲层23/绝缘层22对形成初始支撑结构29。
请参阅图11A、图11B及图11C，请等分别为图1的三维存储器件100在制造过程的一阶段沿A-A’线、C-C’线及D-D’线的剖面示意图。在每一第一绝缘柱47的两侧形成垂直延伸穿过所述电介质堆叠层25的两第一缝隙201。在第二绝缘柱77的两侧形成垂直延伸穿过所述电介质堆叠层25的两第二缝隙202。所述多个第一缝隙201及多个第二缝隙202的形成，可以同一掩膜在一步骤中同时形成。在此步骤中，多个第一支撑结构46/第一绝缘柱47及初始支撑结构29对邻近的电介质堆叠层25提供支撑。
请参阅图12，其为图1的三维存储器件100在制造过程的初步阶段沿A-A’线的剖面示意图。通过所述多个第一缝隙201及多个第二缝隙202将所述电介质堆叠层25中的多个牺牲层23替换成多个导电层21，以形成包含多个导电层21/绝缘层22对的存储堆叠层20。此步骤包含蚀刻多个牺牲层23及用绝缘材料填满原多个牺牲层23所占的空间，以形成多个导电层21。在此步骤中，多个第一支撑结构46/第一绝缘柱47及初始支撑结构29中的第二绝缘柱77及其正下方的绝缘层22对邻近的电介质堆叠层25提供支撑。在步骤后，每一第二绝缘柱77及在其正下方的多个导电层21/绝缘层22对(即部分存储堆叠层78)组成第二支撑结构76。所述方法在步骤后，还可包含在所述第二绝缘柱77及部分存储堆叠层78的外围形成第二绝缘侧壁79。亦即，所述第二支撑结构76还可包含围绕所述第二绝缘柱77及部分存储堆叠层78的第二绝缘侧壁79。第二绝缘侧壁79是由一绝缘材料组成，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯或其组合，但不限于此。第二绝缘侧壁79可由与第二绝缘柱77不同的绝缘材料组成。
请参阅图13A、图13B及图13C，其等分别为图1的三维存储器件100在制造过程的一阶段沿A-A’线、C-C’线及D-D’线的剖面示意图。在每一第一缝隙201中形成第一共源极41，以及在每一第二缝隙202中形成第二共源极71。在此步骤中，多个第一支撑结构46/第一绝缘柱47及多个第二支撑结构76对邻近的存储堆叠层20提供支撑。所述多个第一绝缘柱47与多个第一共源极41组成两第一共源结构40。每一第一共源极41中的多个第一绝缘柱47与多个第一共源极41共平面。所述两第一共源结构40被配置成将存储堆叠层20划分出一存储块80。所述存储块80位于所述两第一共源结构40之间且含有所述多个存储串30。再者，所述多个第二支撑结构76与多个第二共源极71组成两第二共源结构70。每一第二共源结构70中的多个第二支撑结构76与多个第二共源极71共平面。所述两第二共源结构70设置于所述两第一共源结构40之间且被配置成将所述存储块80划分成三个指存储区81。每一选择栅切口结构90设置在每一指存储区81内，以将每一指存储区81划分成两存储页82。
此实施例中，所述两第二共源结构70中的一者的多个第二支撑结构76在另一第二共源结构70上的投影分别与另一第二共源结构70的多个第二支撑结构76重合。在一些实施例中，所述两第二共源结构70中的一者的多个第二支撑结构76在另一第二共源结构70上的投影可分别与另一第二共源结构70的多个第二支撑结构76部分重合或不重合。在此实施例中，所述多个第二支撑结构76在所述衬底10上的投影的长度和宽度可皆相同。在一些实施例中，所述多个第二支撑结构76在所述衬底10上的投影的长度及/或宽度可不相同。在此实施例中，所述多个第一支撑结构46/第一绝缘柱47及所述多个第二支撑结构76/第二绝缘柱77在所述衬底10上的投影的长度和宽度皆相同。在一实施例中，所述多个第一支撑结构46/第一绝缘柱47及所述多个第二支撑结构76/第二绝缘柱77在所述衬底10上的投影的长度和宽度不同。在此实施例中，所述两第一共源结构40的多个第一支撑结构46/第一绝缘柱47在任一第二共源结构70上的投影互相重合，且分别与两第二共源结构70的多个第二支撑结构76重合。在一些实施例中，所述两第一共源结构40的多个第一支撑结构46/第一绝缘柱47在任一第二共源结构70上的投影互相重合，且分别与两第二共源结构70的多个第二支撑结构76部分重合或不重合。
请参阅图2至图5，所述方法还可包含形成一连接层50于所述存储堆叠层20上。所述连接层50经图案化成将每一第一共源结构40中的多个第一共源极41电连接及将每一第二共源结构70中的多个第二共源极71电连接。所述方法还可包含形成一电介质层60于所述存储堆叠层20上。所述电介质层60经图案化成与所述连接层50共平面。在一实施例中，所述电介质层60可覆盖所述连接层50。
在所述方法中，所述牺牲层23可由下列材料所组成：氮化硅、多晶硅、多晶锗、多晶锗硅或其组合，但不限于此。其它元件的材料请参阅对前面对三维存储器100描述的内容，唯所述第一绝缘柱47及第二绝缘柱77采用与牺牲层不同的材料。如此，在通过所述多个第一缝隙201及多个第二缝隙202蚀刻牺牲层23时，第一绝缘柱47及第二绝缘柱77可不被蚀刻。三维存储器100的所有膜层及元件可通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)、溅镀、有机金属化学气相沉积(metal-organicchemical vapor deposition，MOCVD)、原子层沉积(atomic layer deposition，ALD)或其组合来形成。
相较于习知技术，在本发明的三维存储器100中，用以将存储堆叠层20划分出存储块80的每一第一共源结构40包含垂直地延伸穿过所述存储堆叠层20且交错设置的多个第一共源极41及多个第一支撑结构46。每一第一支撑结构46包含垂直地延伸穿过所述存储堆叠层20的第一绝缘柱47。再者，用以将所述存储块80划分成多个指存储区81的每一第二共源结构包含垂直地延伸穿过所述存储堆叠层20且交错设置的多个第二共源极71及多个第二支撑结构76。每一第二支撑结构76包含垂直地延伸穿过所述存储堆叠层20远离所述衬底10的一部分的第二绝缘柱77及在所述第二绝缘柱77正下方的部分堆叠层78。据此，本发明的三维存储器100的制造过程包含形成多个第一支撑结构46/第一绝缘柱47，以在后续形成垂直延伸穿过所述电介质堆叠层25的多个第一缝隙201的步骤到在每一第一缝隙201中形成第一共源极71的步骤之间支撑邻近的存储堆叠层20/电介质堆叠层25，以避免所述存储块80倾斜及/或变形，以提升最终制成的三维存储器的良率。再者，所述方法还可包含形成第二绝缘柱77。所述第二绝缘柱77及其正下方的部分电介质堆叠层25组成初始撑结构，以在后续形成垂直延伸穿过所述电介质堆叠层25的两第二缝隙202及将所述电介质堆叠层25中的多个牺牲层23替换成多个导电层21时对邻近的电介质堆叠层25提供支撑。在步骤后，每一第二绝缘柱77及在其正下方的多个导电层21/绝缘层22对(即部分存储堆叠层78)组成第二支撑结构76，用以在后续的在第二缝隙中形成第二共源极的步骤中对邻近的导电层21/绝缘层22对(即存储堆叠层20)提供支撑，以避免所述指存储区倾斜及/或变形，以提升最终制成的三维存储器的良率。
虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (20)
1.一种三维存储器，其特征在于：其包含：
一衬底；
一存储堆叠层，设置于所述衬底上，包含多个导电层/绝缘层对；
多个存储串，垂直地延伸穿过所述存储堆叠层；以及
一第一共源结构，包含垂直地延伸穿过所述存储堆叠层的两第一共源极，及设置于所述两第一共源极之间的一第一支撑结构。
2.根据权利要求1所述的三维存储器其特征在于：其还包含另一第一共源结构，其中所述两第一共源结构被配置成将存储堆叠层划分出一存储块，所述存储块位于所述两第一共源结构之间且含有所述多个存储串。
3.根据权利要求2所述的三维存储器，其特征在于：所述两第一共源结构中的一者的第一支撑结构在另一第一共源结构上的投影，与另一第一共源结构的第一支撑结构重合、部分重合或不重合。
4.根据权利要求3所述的三维存储器，其特征在于：所述两第一支撑结构在所述衬底上的投影的长度和宽度皆相同。
5.根据权利要求2所述的三维存储器，其特征在于：每一第一支撑结构包含垂直地延伸穿过所述存储堆叠层的第一绝缘柱。
6.根据权利要求2所述的三维存储器，其特征在于：其还包含一连接层，设置在所述存储堆叠层上，且被配置成将每一第一共源结构中的两第一共源极电连接。
7.根据权利要求2所述的三维存储器，其特征在于：其还包含一第二共源结构，其设置于所述两第一共源结构之间且被配置成将所述存储块划分成两指存储区(finger)，其中所述第二共源结构包含垂直地延伸穿过所述存储堆叠层的两第二共源极，及设置于所述两共源极之间的第二支撑结构。
8.根据权利要求7所述的三维存储器，其特征在于：所述两第一共源结构的两第一支撑结构在所述第二共源结构上的投影互相重合，且与所述第二共源结构的第二支撑结构重合、部分重合或不重合。
9.根据权利要求8所述的三维存储器，其特征在于：所述两第一支撑结构及所述第二支撑结构在所述衬底上的投影的长度和宽度皆相同。
10.根据权利要求7所述的三维存储器，其特征在于：所述第二支撑结构包含垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分的第二绝缘柱及在所述第二绝缘柱正下方的部分存储堆叠层。
11.根据权利要求7所述的三维存储器，其特征在于：其还包含一连接层，设置在所述存储堆叠层上，且被配置成将每一第一共源结构中的两第一共源极电连接，以及将所述两第二共源极电连接。
12.根据权利要求7所述的三维存储器，其特征在于：其还包含多个选择栅切口结构，其中每一选择栅切口结构设置在每一指存储区中间且垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分，以将每一指存储区划分成两存储页。
13.一种三维存储器的制造方法，其特征在于：其包含：
在一衬底上形成含有多个牺牲层/绝缘层对的一电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的多个存储串；
形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，其中每一第一支撑结构包含垂直延伸穿过所述电介质堆叠层第一绝缘柱；
在每一第一支撑结构的两侧形成垂直延伸穿过所述电介质堆叠层的两第一缝隙；
通过所述多个第一缝隙将所述电介质堆叠层中的牺牲层替换成导电层，以形成包含多个导电层/绝缘层对的存储堆叠层；以及
在每一第一缝隙中形成第一共源极；
其中，每一第一支撑结构与其两侧的所述第一共源极共平面且一起组成第一共源结构，所述两第一共源结构被配置成将所述存储堆叠层划分出存储块，所述存储块位于所述两第一共源结构之间且含有所述多个存储串。
14.根据权利要求13所述的方法，其特征在于：所述形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，包含：
形成垂直延伸穿过所述电介质堆叠层的两第一切口；以及
以绝缘材料填满所述两第一切口，以形成所述两第一绝缘柱。
15.根据权利要求14所述的方法，其特征在于：所述形成垂直延伸穿过所述电介质堆叠层的两第一支撑结构，包含：
以一掩膜形成垂直延伸穿过所述电介质堆叠层的两第一切口；以及
通过原子层沉积将所述两第一切口填满正硅酸乙酯，以形成所述两第一绝缘柱。
16.根据权利要求13所述的方法，其特征在于：其还包含：
在存储块内形成垂直地延伸穿过所述电介质堆叠层远离所述衬底的一部分的第二绝缘柱；
在第二绝缘柱的两侧形成垂直延伸穿过所述电介质堆叠层的两第二缝隙；
在通过所述多个第一缝隙将所述电介质堆叠层中的牺牲层替换成导电层的同时，通过所述多个第二缝隙将所述电介质堆叠层中的牺牲层替换成导电层；以及
在每一所述第二缝隙中形成第二共源极；
其中，所述第二绝缘柱及在其正下方的多个导电层/绝缘层对组成一第二支撑结构，所述第二支撑结构与在其两侧的第二共源极共平面且一起组成第二共源结构，所述第二共源结构设置于所述两第一共源结构之间且被配置成将所述存储块划分成两指存储区。
17.根据权利要求16所述的方法，其特征在于：所述两第一支撑结构在所述第二共源结构上的投影互相重合，且与所述第二共源结构中的第二支撑结构重合、部分重合或不重合。
18.根据权利要求17所述的方法，其特征在于：所述两第一支撑结构及所述第二支撑结构在所述衬底上的投影的长度和宽度皆相同。
19.根据权利要求16所述的方法，其特征在于：其还包含形成一连接层于所述存储堆叠层上，其中所述连接层经图案化成将每一第一共源结构中的两第一共源极电连接及将所述第二共源结构中的两第二共源极电连接。
20.根据权利要求16所述的方法，其特征在于：其还包含形成多个选择栅切口结构，其中每一选择栅切口结构设置在每一指存储区内且垂直地延伸穿过所述存储堆叠层远离所述衬底的一部分，以将每一指存储区划分成两存储页。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010167154.5A CN111341786B (zh) | 2020-03-11 | 2020-03-11 | 三维存储器及其制造方法 |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111341786A true CN111341786A (zh) | 2020-06-26 |
| CN111341786B CN111341786B (zh) | 2023-07-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010167154.5A Active CN111341786B (zh) | 2020-03-11 | 2020-03-11 | 三维存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111341786B (zh) |
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| CN111341786B (zh) | 2023-07-28 |
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