CN112071846B - 双堆栈三维存储器及其制造方法 - Google Patents

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Abstract

提供一种双堆栈三维存储器及其制造方法。该方法包括：沿堆叠方向向下对衬底上位于核心区内的第一部分进行刻蚀，使得衬底上位于阶梯区内的第二部分与第一部分之间形成高度差；在衬底的第一部分上形成下部堆栈并在衬底的第二部分上形成阶梯堆叠层；在下部堆栈和阶梯堆叠层上形成绝缘连接层，绝缘连接层的位于核心区的第一部分与绝缘连接层的位于阶梯区内的第二部分之间具有高度差；以及沿堆叠方向从上方去除绝缘连接层的第二部分的至少一部分，使得高度差减小。在所形成的双堆栈三维存储器中，衬底上位于核心区内的第一部分低于衬底上位于阶梯区内的第二部分以形成台阶。

Description

双堆栈三维存储器及其制造方法
技术领域
本公开总体上涉及半导体技术领域，尤其涉及一种双堆栈三维存储器及其制造方法。
背景技术
随着存储器件缩小到较小的管芯尺寸以降低制造成本并且增加储存密度，平面存储单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维 (3D)存储器架构可以解决平面存储单元中的密度和性能限制。
为了进一步增加三维存储器中的储存容量，已经大大增加了垂直堆叠的存储单元的数量，同时减小了存储单元的横向尺寸。因此，3D存储单元的纵横比已经显著增加，从而在制造中引入了复杂性。例如，在不损坏沟道孔的侧壁上的存储器层的情况下形成沟道层是具有挑战性的。因此，需要改进用于三维存储器的制造工艺以实现高密度性和良好的可靠性。
发明内容
本文公开了双堆栈三维存储器及其制造方法。
在一个示例中，三维存储器可以包括核心区和阶梯区，阶梯区设置于核心区的周边。双堆栈三维存储器的制造方法可以包括：沿堆叠方向向下对衬底上位于核心区内的第一部分进行刻蚀，使得衬底上位于阶梯区内的第二部分与第一部分之间形成高度差；在衬底的第一部分上形成下部堆栈并在衬底的第二部分上形成阶梯堆叠层；在下部堆栈和阶梯堆叠层上形成绝缘连接层，绝缘连接层的位于核心区的第一部分与绝缘连接层的位于阶梯区内的第二部分之间具有高度差；以及沿堆叠方向从上方去除绝缘连接层的第二部分的至少一部分，使得高度差减小。
在另一示例中，双堆栈三维存储器可以包括形成在衬底上的核心区和阶梯区。核心区上可以形成有下部堆栈。下部堆栈上可以形成有绝缘连接层。绝缘连接层上可以形成有上部堆栈。阶梯区可以设置于核心区的周边，形成有阶梯结构。衬底上位于核心区内的第一部分可以低于衬底上位于阶梯区内的第二部分以形成台阶。
附图说明
图1是图示出根据本公开的一些实施例的示例性三维存储器100的俯视图。
图2是图示出根据本公开的一些实施例的、在图1中的区108的放大俯视图。
图3是图示出根据本公开的一些实施例的示例性三维存储器阵列结构 300的一部分的透视图。
图4是图示出根据本公开的一些实施例的示例性双堆栈三维存储器的沟道结构400的截面图。
图5(A)-图5(G)是图示出根据本公开的一些实施例的示例性双堆栈三维存储器的沟道孔扩展工艺的截面图。
图6(A)-图6(C)是图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的示意截面图。
图7是图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的制造方法700的流程图。
图8(A)-图8(C)是图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的制造方法700的各阶段的示意截面图。
具体实施方式
尽管讨论了特定的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其它应用中。
应注意的是，虽然在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个 (an)”或“该(the)”之类的术语同样可以被理解为传达单数用法或传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是替代地可以允许存在不一定明确描述的额外因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”且在其之间具有中间特征或层的含义。此外，“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”，而且还可以包括“在某物上方”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元素或特征与另一个元素或特征的关系。除了在附图中描绘的取向之外，空间相对术语还旨在涵盖器件在使用或工艺步骤中的不同取向。该装置可以以其它方式被定向(旋转90度或以其它取向)，并且本文使用的空间相关描述语同样可以相应地解释。
如本文所使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，并且因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是一层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成有接触、互连线和/或垂直互连接入(VIA))以及一个或多个电介质层。
在本公开中，为了便于描述，“级(tier)”用于指代沿着垂直方向具有基本相同高度的元件。例如，字线和下层的栅极电介质层可以被称为“一级”，字线和下层的绝缘层可以一起被称为“一级”，具有基本相同高度的字线可以被称为“一级字线”或类似术语等。
如本文所使用的，术语“三维存储器”指代如下的三维(3D)半导体器件：其在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，诸如NAND串)，使得存储器串相对于衬底在垂直方向上延伸。
图1示出根据本公开的一些实施例的示例性三维存储器100的俯视图。三维存储器100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上进行相同且并发的操作。大小可以是兆字节(MB)的存储块103是用于执行擦除操作的最小大小。如图1所示，示例性三维存储器100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直地布局(例如，分别按行和列布局)，从而形成金属线阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储器件中的核心区域，其执行储存功能。
三维存储器100还包括外围区105，即围绕存储平面101的区域。外围区 105包含用于支持存储阵列的功能的许多数字、模拟和/或混合信号电路，例如，页面缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等。
需要注意的是，在图1中所示的三维存储器100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅用作示例，其不限制本公开的范围。
参考图2，示出根据本公开的一些实施例的、在图1中的区108的放大俯视图。三维存储器100的区108可以包括阶梯区210和核心区211。核心区211 可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储单元。阶梯区210可以包括阶梯结构和形成在阶梯结构上的接触结构214的阵列。在一些实施例中，在WL方向上跨核心区211和阶梯区210延伸的多个狭缝结构 216可以将存储块划分为多个存储指状部218。至少一些狭缝结构216可以用作针对核心区211中的存储器串212的阵列的公共源极触点。顶部选择栅极切口220可以设置在例如每个存储指状部218的中间，以将存储指状部218的顶部选择栅极(TSG)划分为两个部分，从而可以将存储指状部划分为两个存储切片224，其中，在存储切片224中共享相同字线的存储单元形成可编程 (读/写)存储页面。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但是可以在存储页面级别执行读和写操作。存储页面的大小可以为千字节 (KB)。在一些实施例中，区108还包括虚设存储器串222，其用于在制造期间的工艺变化控制和/或用于额外的机械支撑。
图3示出根据本公开的一些实施例的示例性三维存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330，在衬底330之上的绝缘膜331、在绝缘膜331之上的一级下部选择栅极(LSG)332以及多级控制栅极 333(也被称为“字线(WL)”)，多级控制栅极333堆叠在LSG 332的顶部以形成交替的导电层和电介质层的堆叠体335。为了清楚起见，在图3中未示出与各级控制栅极相邻的电介质层。
每一级的控制栅极通过穿过堆叠体335的狭缝结构216-1和216-2隔开。存储器阵列结构300还包括在控制栅极333的堆叠体之上的一级顶部选择栅极(TSG)334。TSG 334、控制栅极333和LSG 332的堆叠体也被称为“栅电极”。存储器阵列结构300还包括存储器串212、以及在衬底330的在相邻 LSG 332之间的各部分中的掺杂的源极线区344。每个存储器串212包括延伸穿过绝缘膜331以及交替的导电层和电介质层的堆叠体335的沟道孔336。存储器串212还包括在沟道孔336的侧壁上的存储器层337、在存储器层337之上的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340可以形成在控制栅极333和存储器串212的交点处。存储器阵列结构300还包括在 TSG 334之上与存储器串212连接的多条位线(BL)341。存储器阵列结构300 还包括通过多个接触结构214与栅电极连接的多条金属互连线343。堆叠体 335的边缘构造成阶梯形状，以允许电连接到每一级栅电极。
在图3中，出于说明目的，示出三级控制栅极333-1、333-2和333-3以及一级TSG334和一级LSG 332。在此示例中，每个存储器串212可以包括三个存储单元340-1、340-2和340-3，这三个存储单元分别对应于控制栅极333-1、 333-2和333-3。在一些实施例中，控制栅极的数量和存储单元的数量可以超过三个，以增加储存容量。存储器阵列结构300还可以包括其它结构，例如， TSG切口、公共源极触点和虚设存储器串。为了简单起见，在图3中未示出这些结构。
为了追求三维存储器中更高的储存容量，已经大大增加了垂直堆叠的存储单元的数量。因此，控制栅极或字线333的数量大大增加。相应地，增加了交替的导电层和电介质层的堆叠体335的总厚度。同时，存储器串212 的横向尺寸已经被减小以进一步增加存储单元340的密度和三维存储器的储存容量。因此，存储器串212的纵横比已经显著增加，从而在各种工艺中带来了许多挑战，例如，用以形成穿透整个堆叠体335的沟道孔336的蚀刻工艺、以及从沟道孔336的底部去除存储器层以将沟道层338与外延层或衬底 330连接。
鉴于制造三维存储器的复杂性，已经开发了双堆栈结构。在双堆栈三维存储器中，将垂直堆叠的存储单元划分为两部分，即上部堆栈和下部堆栈，其中，可以顺序形成上部堆栈和下部堆栈。例如，可以首先形成堆叠体335 的下部堆栈，其中，可以仅针对下部堆栈来蚀刻沟道孔336。然后，可以在下部堆栈的顶部形成堆叠体335的上部堆栈，其中，可以通过使用单独的光刻工艺再次针对上部堆栈蚀刻沟道孔。双堆栈结构和两步工艺可以降低高纵横比蚀刻或膜沉积的复杂性。
图4示出根据本公开的一些实施例的示例性双堆栈三维存储器的沟道结构400的截面图。如图4所示，在衬底430的表面上形成有下部堆叠体435。下部堆叠体435可以包括第一电介质层402(例如，由氧化硅构成)和不同于第一电介质层的第二电介质层404(例如，由氮化硅构成)的交替堆叠层。多个第一电介质层402和第二电介质层404沿平行于衬底430的表面的横向方向延伸。
第一堆叠体435可以包括多个氧化物/氮化物层对。每个电介质层对包括由氧化硅构成的层402和由氮化硅构成的层404。多个氧化物/氮化物层对在文中又称为“交替氧化物/氮化物堆叠层”或“NO堆叠”。也就是说，在第一堆叠体2中，多个氧化物层402(在具有点的区域中示出)和多个氮化物层 404(在具有网格的区域中示出)在竖直方向上交替。换言之，除了给定的NO 堆叠的顶层和底层之外，其它氧化物层402中的每者可以被两个相邻的氮化物层404夹在中间，并且氮化物层404中的每者可以被两个相邻的氧化物层 402夹在中间。
应当指出，在本公开中，氧化物层402和/或氮化物层404可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
第一堆叠体435可以包括任何适当层数的氧化物层402和氮化物层404。在一些实施例中，第一堆叠体435中的氧化物层402和氮化物层404的总层数大于或等于64。也就是说，氧化物/氮化物层对的数量可以大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠层包括具有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多氮化物层。
可以在第一堆叠体435上形成第一绝缘层(也称为绝缘连接层)436。在一些实施例中，第一绝缘层436可以由任何适当绝缘材料和/或电介质材料(例如，氧化硅)构成。应当指出，第一绝缘层436的材料可以不同于第一堆叠体 435中的氮化物层的材料。可以在第一堆叠体435的顶表面上形成第一绝缘层436。
在一些实施例中，第一堆叠体435和/或第一绝缘层436可以通过使用一种或多种沉积工艺形成。应当指出，本公开中使用的术语“沉积工艺”可以指任何适当的沉积工艺，包括但不限于化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何适当组合。
在第一堆叠体435和第一绝缘层436内形成有第一沟道孔440。第一沟道孔440完全穿透第一堆叠体435和第一绝缘层436，并延伸到衬底430中。在一些实施例中，第一沟道孔440可以通过对第一堆叠体435和第一绝缘层436 进行刻蚀以及后续的清洁过程而形成。用于形成第一沟道孔440的刻蚀工艺可以是干法刻蚀或者可以是湿法刻蚀和随后的清洁过程的组合。
从被第一沟道孔440暴露的衬底430超上形成有外延层442。在一些实施例中，外延层442可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。在一些实施例中，外延层442可以不直接形成于衬底440的表面上。可以在外延层442和衬底440之间形成一个或多个层。也就是说，外延层442重叠在衬底440上。
第一沟道孔440的侧壁上形成有第一存储器层442。第一存储器层442可以包括阻挡层、存储层和隧穿层(图中未标注)。阻挡层形成在第一沟道孔 440的侧壁上以及外延层442的顶表面。阻挡层能够用于阻挡电子电荷的外流。在一些实施例中，阻挡层可以是氧化硅层或者氧化硅/氮氧化硅/氧化硅 (SiO2-SiON-SiO2)层的组合。在一些实施例中，阻挡层包括高介电常数(高k) 电介质(例如，氧化铝)。在一个示例中，阻挡层主要是在氮化硅沉积过程之后通过原位蒸汽生成(ISSG)氧化而形成的氧化物层。在一些实施例中，阻挡层的厚度可以小于20nm。
存储层可以形成于阻挡层的表面上。存储层可以用于存储电子电荷。存储层中的电荷的存储和/或去除能够影响半导体沟道的导通/截止状态和/或导电性。存储层可以包括多晶硅或氮化硅。存储层可以包括一个或多个材料膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或它们的任何组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，第一存储层8的厚度可以小于 20nm。
隧穿层可以形成于存储层的表面上。隧穿层可以用于生成电子电荷(电子或空穴)。隧穿层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层的厚度可以小于 20nm。
在一些实施例中，隧穿层的表面上还可以形成钝化层。钝化层可以用于保护隧穿层使其在后续的去除过程中不受损害。在一些实施例中，钝化层可以是通过使用沉积工艺形成的非晶硅层。在一些实施例中，可以在钝化层上涂覆额外的帽盖氧化物层。应当指出，在一些其它实施例中，可以省略钝化层。
如图4所示，第一存储器层442的位于沟道孔440的底部上的外延层442 的顶表面上的部分被去除。在一些实施例中，去除过程可以包括刻蚀过程和清洁过程。由此，第一存储器层442可以形成在沟道孔440的侧壁上，并且电连接至外延层442。
在第一存储器层442的侧壁上以及外延层442的暴露表面上形成由第一沟道层443，并且能够形成第一填充结构444，以填充所述第一沟道孔440。在一些实施例中，第一沟道层443可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如是ALD、CVD、PVD或者任何其它适当工艺。在一些实施例中，第一沟道层443的厚度可以小于20nm。
第一填充结构444形成为覆盖第一沟道层443并填充第一沟道孔440。在一些实施例中，第一填充结构444可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，第一填充结构444可以包括一个或多个空气隙。
第一沟道层443的上方形成有堆栈间插塞437。堆栈间插塞437可以与第一沟道层443接触，但是不与存储层接触，也不与上方的第二电介质层439 接触。堆栈间插塞437与第二电介质层439之间可以由第一绝缘层436隔开。在一些实施例中，堆栈间插塞437可以包括能够被用作氧化物和氮化物刻蚀停止层的任何适当半导体或导电材料，所述材料包括但不限于钨(W)、硅化钨(WSix)和/或氮化钨(WNx)等。堆栈间插塞437可以是通过使用任何适当沉积工艺形成的，所述工艺例如是ALD、CVD、PVD等。
堆栈间插塞437上形成有第二堆叠体438作为上部堆栈的一部分。第二堆叠体438的结构与第一堆叠体435类似，这里不再赘述。第二堆叠体438上形成有第二绝缘层461。第二绝缘层461可以由任何适当绝缘材料和/或电介质材料(例如，氧化硅)构成。应当指出，第二绝缘层461的材料可以不同于第二堆叠体438中的氮化物层的材料。第二绝缘层461可以形成于第二堆叠体438的顶表面上。
第二堆叠体438中形成有与第一沟道孔440类似的第二沟道孔450。第二沟道孔450暴露堆栈间插塞437的表面，或者可以延伸到堆栈间插塞437中。第二沟道孔450的顶部形成有顶部沟道插塞452。顶部沟道插塞452上形成用于将顶部沟道插塞452电连接至后段工艺(BEOL)金属线(例如，双重图案化结构的位线)的金属通孔。这里不再赘述。
第一堆叠体435和第二堆叠体438中的第二电介质层404在栅极替换工艺 (又称为“字线替换”工艺)中被替换为导体层(例如，W)。在栅极替换工艺之后，交替电介质堆叠层能够变为交替导体/电介质堆叠层。可以通过相对于第二电介质层(例如，氧化硅)选择性地对第一电介质层(例如，氮化硅)进行湿法刻蚀并利用导体层(例如，W)填充所述结构而执行利用导体层替换第二电介质层404。可以通过PVD、CVD、ALD、任何其它适当工艺或其任何组合来填充导体层。导体层可以包括导电材料，所述导电材料包括但不限于 W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
需要注意的是，以上例示的双堆栈三维存储器的沟道结构仅出于理解本公开的目的，并不用于对本公开做任何限制。
为了改善存储器性能，有时会对第一沟道孔440和第二沟道孔450的顶部横向尺寸进行扩展。图5(A)-图5(G)示出根据本公开的一些实施例的示例性双堆栈三维存储器的沟道孔扩展工艺的截面图。
在图5(A)中，对堆叠体535进行刻蚀以便形成沟道孔530，并在沟道孔542形成外延层542。外延层542可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。
在图5(B)中，沿沟道孔530的侧壁和堆叠体535的顶部形成牺牲多晶硅层543。牺牲多晶硅层543可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，例如是ALD、CVD、PVD或者任何其它适当工艺。
在图5(C)中，对顶部的牺牲多晶硅层543以及堆叠体535进行刻蚀，使得沟道孔530的顶部尺寸扩大。刻蚀工艺可以是干法刻蚀或者可以是湿法刻蚀和随后的清洁过程的组合。
在图5(D)中，将图5(C)中顶部的牺牲氮化硅层536去除。去除顶部的牺牲氮化硅层536可以采用本文描述的刻蚀工艺。
在图5(E)中，将沟道孔530内剩余的牺牲多晶硅层543去除。去除牺牲多晶硅层543可以采用本文描述的刻蚀工艺。
在图5(F)中，沿沟道孔530的侧壁和堆叠体535的顶部形成新的牺牲多晶硅层544。
在图5(G)中，对顶部的牺牲多晶硅层544进行平坦化处理，例如化学机械研磨(CMP)。剩余的多晶硅层544可用作例如参考图4描述的堆栈间插塞。由于其横向尺寸得到了扩展，因此具有更低的电阻。
需要注意，以上仅为沟道孔扩展的一个示例，并不用于对本公开做任何限制。
在制造图4所例示的存储器串的同时，可以在图1和图3所示的阶梯区 210中形成阶梯结构。在一些实施例中，首先在核心区和阶梯区中形成交替氧化物/氮化物堆叠层。核心区的交替氧化物/氮化物堆叠层用于形成上文所述的堆叠体，阶梯区中的多个氧化物和氮化物层的一部分被去除以便形成阶梯结构。然而，若采用例如图5所示的扩孔工艺，会导致在阶梯区中也形成有图4中的第一绝缘层436。
图6(A)-图6(C)图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的示意截面图。如图6(A)所示，扩孔工艺导致在核心区和阶梯区的堆叠体635上均形成有绝缘连接层636。为了便于在后续工艺中去除阶梯区中的多个NO堆叠层(氧化物/氮化物堆叠层)来形成阶梯结构，需要如图6(B)所示先将阶梯区中的绝缘连接层636去除。然后如图6(C)所示在核心区和阶梯区上形成多个NO堆叠层。核心区的NO堆叠层637可以用于形成图4中的第二堆叠体438。阶梯区的NO堆叠层637可以被去除来形成阶梯结构。
然而，图6(C)中NO堆叠层637的表面由于下方绝缘连接层636的缺失而变得不平整。这会导致由此形成的阶梯结构形态不佳，影响后续工艺的执行。
为了保留扩孔工艺同时减小因阶梯区残留绝缘连接层导致的高度差，本公开对衬底的核心区进行刻蚀，使得在形成堆叠体和绝缘连接层后，能方便地去除阶梯区的绝缘连接层的至少一部分并保留核心区的绝缘连接层。核心区的绝缘连接层可用于隔离上部堆栈和下部堆栈，并作为上部堆栈的衬底。阶梯区的绝缘连接层被减薄甚至消除，有利于阶梯结构的形成。
图7图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的制造方法700的流程图。图8(A)-图8(D)图示出根据本公开的一些实施例的采用扩孔工艺的示例性双堆栈三维存储器的制造方法700的各阶段的示意截面图。
在步骤702中，如图8(A)所示，对衬底830上位于核心区内的部分830-1 进行刻蚀。刻蚀方向沿着堆叠体的堆叠方向向下。刻蚀工艺可以是干法刻蚀或者可以是湿法刻蚀和随后的清洁过程的组合。在一些实施例中，该刻蚀步骤可以采用下文阐述的绝缘连接层刻蚀掩模板。在一些实施例中，可以使用负性光阻。
在对部分830-1进行刻蚀后，使得衬底830上位于阶梯区内的部分830-2 与部分830-1之间形成台阶。台阶的高度可以根据需要设定。在一些实施例中，台阶的高度可以是图6(B)中待去除的阶梯区内的绝缘连接层636的厚度，例如1000-1200埃。
在步骤704中，如图8(B)所示，在衬底830上形成由多个第一电介质层 (例如，由氮化硅构成)和第二电介质层(例如，由氧化硅构成)交替层叠而成的堆叠体835。核心区内的堆叠体835用于形成下部堆栈。下部堆栈的结构如上文参考图4所描述，这里不再赘述。阶梯区内的堆叠体835用于形成阶梯结构。该阶梯结构供图2和图3所示的接触结构214连接。
需要注意，由于在步骤702中对衬底830的部分830-1进行了刻蚀导致部分830-2与部分830-1之间形成了高度差，因此形成在衬底830上的堆叠体835 并非平整，而是在核心区与阶梯区的边界附近形成有弯折部。
在步骤706中，在堆叠体835上形成绝缘连接层836。绝缘连接层836遍及核心区和阶梯区，即，在核心区和阶梯区中连续。如上所述，由于部分 830-2与部分830-1之间形成有高度差，因此阶梯区内的绝缘连接层836高于其核心区内的绝缘连接层836。该高度差与衬底830上形成的台阶的高度差大致相同。
在步骤708中，如图8(C)所示，将绝缘连接层836的位于阶梯区的部分去除，以减小如上所述的绝缘连接层836的高度差。去除绝缘连接层836可以采用刻蚀工艺，例如可以是干法刻蚀或者可以是湿法刻蚀和随后的清洁过程的组合。在一些实施例中，该刻蚀步骤可以采用专用的绝缘连接层刻蚀掩模板。在一些实施例中，可以使用正性光阻。在步骤702中使用正性光阻的情况下，步骤708可以采用负性光阻，从而能使用同一掩模板实现衬底830和绝缘连接层836的刻蚀。
在一些实施例中，对阶梯区内的绝缘连接层836进行刻蚀，使得上文所述的绝缘连接层836的高度差被消除。在衬底的部分830-1的刻蚀厚度与阶梯区中待去除的绝缘连接层836的厚度相同的情况下，当去除阶梯区中的绝缘连接层836使得绝缘连接层836的高度差被消除时，阶梯区内的绝缘连接层 836被完全去除。此时，仅核心区内存在绝缘连接层836。
在一些实施例中，可以进一步对图8(C)所示的结构的顶部进行化学机械研磨(CMP)来确保高度差被消除。
在步骤708后，可以如上文所述对阶梯区的堆叠体835进行刻蚀来形成阶梯结构。由于阶梯区内的绝缘连接层836被减薄甚至被完全消除，因此能减小甚至消除此后去除阶梯区内的绝缘连接层836所产生的台阶，有利于后续阶梯结构以及上部堆栈的形成。在步骤708中将阶梯区内的绝缘连接层 836完全去除的情况下，可以直接对阶梯区内的堆叠体835进行刻蚀来形成阶梯结构。此外，由于保留了核心区的绝缘连接层836，因此有助于上部堆栈与下部堆栈的对准。
此外，在步骤708后，可以继续在核心区的绝缘连接层836上形成参考图4描述的上部堆栈结构，并在阶梯区上形成与上部堆栈连接的阶梯结构。
可以理解，有关双堆栈结构、沟道孔扩孔工艺以及形成阶梯结构的方法并非本发明的重点，本文参考图4-图5描述的结构可以有其他本领域技术人员所知晓的变化，因此在此描述的双堆栈结构、沟道孔扩孔工艺以及形成阶梯结构的方法并不构成本发明的限制。
根据本公开的实施例，一种双堆栈三维存储器的制造方法中，三维存储器包括核心区和阶梯区，阶梯区设置于核心区的周边，方法包括：沿堆叠方向向下对衬底上位于核心区内的第一部分进行刻蚀，使得衬底上位于阶梯区内的第二部分与第一部分之间形成高度差；在衬底的第一部分上形成下部堆栈并在衬底的第二部分上形成阶梯堆叠层；在下部堆栈和阶梯堆叠层上形成绝缘连接层，绝缘连接层的位于核心区的第一部分与绝缘连接层的位于阶梯区内的第二部分之间具有高度差；以及沿堆叠方向从上方去除绝缘连接层的第二部分的至少一部分，使得高度差减小。
在一些实施例中，去除绝缘连接层的第二部分的至少一部分，使得高度差被消除。
在一些实施例中，高度差被消除时，绝缘连接层的第二部分被完全去除。
在一些实施例中，形成下部堆栈包括在衬底的第一部分上形成垂直延伸穿过堆叠体的沟道孔，堆叠体由多个绝缘层和电介质层交替层叠而成，方法还包括对沟道孔进行扩展，绝缘连接层是在对沟道孔进行扩展时形成的。
在一些实施例中，还包括：在绝缘连接层的第一部分上形成上部堆栈。
在一些实施例中，去除绝缘连接层的第二部分的至少一部分使用与刻蚀衬底的第一部分时相同的掩模板以及相反性质的光阻。
在一些实施例中，绝缘连接层包含氧化硅。
根据本公开的另一实施例，一种双堆栈三维存储器包括形成在衬底上的核心区和阶梯区，核心区上形成有下部堆栈，下部堆栈上形成有绝缘连接层，绝缘连接层上形成有上部堆栈，阶梯区设置于核心区的周边，形成有阶梯结构，衬底上位于核心区内的第一部分低于衬底上位于阶梯区内的第二部分以形成台阶。
在一些实施例中，与下部堆栈对应的阶梯结构和与上部堆栈对应的阶梯结构之间不具有绝缘连接层。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (8)

1.一种双堆栈三维存储器的制造方法，所述三维存储器包括核心区和阶梯区，所述阶梯区设置于所述核心区的周边，所述方法包括：
沿堆叠方向向下对衬底上位于所述核心区内的第一部分进行刻蚀，使得所述衬底上位于所述阶梯区内的第二部分与所述第一部分之间形成高度差；
在所述衬底的所述第一部分上形成下部堆栈并在所述衬底的所述第二部分上形成阶梯堆叠层；
在所述下部堆栈和所述阶梯堆叠层上形成绝缘连接层，所述绝缘连接层的位于所述核心区的第一部分与所述绝缘连接层的位于所述阶梯区内的第二部分之间具有所述高度差；以及
沿所述堆叠方向从上方去除所述绝缘连接层的所述第二部分的至少一部分，使得所述高度差被消除。
2.如权利要求1所述的方法，其特征在于，所述高度差被消除时，所述绝缘连接层的所述第二部分被完全去除。
3.如权利要求1所述的方法，其特征在于，形成所述下部堆栈包括在所述衬底的所述第一部分上形成垂直延伸穿过堆叠体的沟道孔，所述堆叠体由多个绝缘层和电介质层交替层叠而成，
所述方法还包括对所述沟道孔进行扩展，
所述绝缘连接层是在对所述沟道孔进行扩展时形成的。
4.如权利要求1所述的方法，其特征在于，还包括：在所述绝缘连接层的所述第一部分上形成上部堆栈。
5.如权利要求1所述的方法，其特征在于，去除所述绝缘连接层的所述第二部分的至少一部分使用与刻蚀所述衬底的所述第一部分时相同的掩模板以及相反性质的光阻。
6.如权利要求1所述的方法，其特征在于，所述绝缘连接层包含氧化硅。
7.一种双堆栈三维存储器，包括形成在衬底上的核心区和阶梯区，
所述核心区上形成有下部堆栈，
所述阶梯区设置于所述核心区的周边，形成有阶梯结构，
所述下部堆栈和所述阶梯结构上形成有绝缘连接层，
所述绝缘连接层上形成有上部堆栈，
其中，所述衬底上位于所述核心区内的第一部分低于所述衬底上位于所述阶梯区内的第二部分以形成台阶，并且
所述绝缘连接层的位于所述核心区的第一部分与所述绝缘连接层的位于所述阶梯区内的第二部分处于同一高度。
8.一种双堆栈三维存储器，包括形成在衬底上的核心区和阶梯区，
所述核心区上形成有下部堆栈，
所述阶梯区设置于所述核心区的周边，形成有阶梯结构，
所述下部堆栈上形成有绝缘连接层，并且所述阶梯结构上没有所述绝缘连接层，
所述绝缘连接层上形成有上部堆栈，
其中，所述衬底上位于所述核心区内的第一部分低于所述衬底上位于所述阶梯区内的第二部分以形成台阶，并且
所述绝缘连接层的顶部与所述阶梯结构的顶部处于同一高度。
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