CN102915955A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体，具体而言，本发明涉及半导体器件及其制造方法。

背景技术

垂直沟道半导体器件可以具有用于便于与金属接触插头电连接的台阶式接触区结构。然而，字线的层数量越多，执行的阶梯化和金属封堵工艺就会越多。这会导致各种技术困难，诸如产品产量的降低和故障率的增加，因此，需要改善工艺。

发明内容

本发明就是为了解决现有技术中所存在的技术问题而提出的，其目的是提供能够减少用于制造半导体器件的工艺步骤数量的方法。

本发明的另一个目的是提供能够降低故障率而增加产品产量的半导体器件及其制造方法。

为了达到本发明的上述目的，根据本发明的一个实施例的半导体器件的制造方法，其包括下述步骤：设置由多个层弯曲地层叠的堆叠，其包括低水平处的第一区域和高水平处的第二区域；对所述堆叠进行平坦化，使在所述多个层中位于所述第一区域的一部分层形成为L形状；以及对所述堆叠进行图案化，使得在所述第一区域中将所述L形状的层形成为阶梯式，同时在所述第二区域中将不是所述L形状的其他层形成为所述阶梯式。

根据本发明的一个实施例的半导体器件的制造方法，其中设置所述堆叠的步骤包括：设置具有低水平处上表面和高水平处上表面的阶梯式衬底；以及在所述阶梯式衬底上沿着所述阶梯式衬底的上表面形状层叠所述多个层。

根据本发明的一个实施例的半导体器件的制造方法，其中设置所述阶梯式衬底的步骤包括：设置具有平坦上表面的衬底；以及使所述衬底的上表面凹陷而形成所述阶梯式衬底。

根据本发明的一个实施例的半导体器件的制造方法，其中设置所述阶梯式衬底的步骤包括：设置具有平坦上表面的衬底；以及在所述衬底上形成从所述衬底的上表面凸出的绝缘层。

根据本发明的一个实施例的半导体器件的制造方法，其中层叠所述多个层的步骤包括：在所述阶梯式衬底上交替地层叠多个第一绝缘层和与所述第一绝缘层的蚀刻选择比不同的多个第二绝缘层或多个导电层。

根据本发明的一个实施例的半导体器件的制造方法，其中对所述堆叠进行平坦化的步骤包括：通过利用依次收缩或扩大的掩模的蚀刻，在所述第一区域依次对所述L形状的层进行图案化；以及在所述第二区域，依次对与所述L形状的层处于相同水平处的、不是所述L形状的其他层进行图案化。

根据本发明的一个实施例的半导体器件的制造方法，其中设置所述堆叠的步骤包括：设置这样的堆叠，其在所述第一区域和所述第二区域之间还包括中间水平处的第三区域，其中所述第三区域高于所述第一区域且低于所述第二区域。

为了达到本发明的上述目的，根据本发明的另一个实施例的半导体器件的制造方法，其包括下述步骤：在阶梯式衬底上交替地层叠多个第一层和多个第二层而形成包括低水平处的第一区域和高水平处的第二区域的堆叠；对所述堆叠进行平坦化而使包括在所述第一区域中的所述第一层和所述第二层形成为L形状；依次对包括在所述第一区域中的所述L形状的第一层和第二层进行图案化而形成第一阶梯式结构，同时依次对与所述L形状的第一层和第二层处于相同水平处的、包括在所述第二区域中的第一层和第二层进行图案化而形成第二阶梯式结构。

根据本发明的另一个实施例的半导体器件的制造方法，其中：所述第一层包括第一绝缘层；所述第二层包括与所述第一绝缘层的蚀刻选择比不同的第二绝缘层或导电层。

根据本发明的另一个实施例的半导体器件的制造方法，其中还包括下述步骤：在形成所述第一阶梯式结构和所述第二阶梯式结构之后或者之前，穿过所述堆叠而形成与所述衬底电连接的垂直沟道。

根据本发明的另一个实施例的半导体器件的制造方法，其中还包括下述步骤：在形成所述第一阶梯式结构和所述第二阶梯式结构之后或者之前，选择性地移除所述第二绝缘层；以及在所述第一绝缘层之间形成与所述垂直沟道电连接的导电体。

根据本发明的另一个实施例的半导体器件的制造方法，其中还包括下述步骤：形成与形成在所述第一区域中的第一阶梯式结构连接的第一接触插头；以及与此同时，形成与形成在所述第二区域中的第二阶梯式结构连接的第二接触插头。

为了达到本发明的上述目的，根据本发明的一个实施例的半导体器件，其包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。

根据本发明的一个实施例的半导体器件，其中：所述阶梯式衬底包括低水平处的第一上表面和高水平处的第二上表面，所述多个第一导电层设置在所述第一上表面和第二上表面上，所述多个第二导电层设置在所述第一上表面上。

根据本发明的一个实施例的半导体器件，其中：所述阶梯式衬底包括凹进的第一区域和与所述第一区域凸出的第二区域，所述第二区域与所述第一区域由相同材料或不同材料构成。

根据本发明的一个实施例的半导体器件，其中：所述多个第一导电层包括多个端部，所述多个端部沿着所述阶梯式衬底的上表面形状弯曲延伸而以从所述第一区域向所述第二区域抬高的阶梯形状层叠。

根据本发明的一个实施例的半导体器件，其中：所述多个第一导电层的多个端部由所述多个接触区定义。

根据本发明的一个实施例的半导体器件，其中：所述多个第二导电层设置在所述阶梯式衬底的第一区域上，从所述第一区域向所述第二区域平坦地延伸，并向所述栅极堆叠的上表面弯曲。

根据本发明的一个实施例的半导体器件，其中：所述多个第二导电层的所述平坦地延伸的部分由所述多个接触区定义。

根据本发明的一个实施例的半导体器件，其中：所述阶梯式衬底还包括第三区域，其中所述第三区域高于所述第一区域且低于所述第二区域。

根据本发明的一个实施例的半导体器件，其中：所述栅极堆叠在所述多个第一导电层和所述多个第二导电层之间还包括多个第三导电层，所述多个第三导电层沿着所述阶梯式衬底的上表面形状弯曲。

根据本发明的一个实施例的半导体器件，其中：所述多个第三导电层包括与所述多个第二导电层的多个接触区相同水平处的多个接触区。

根据本发明的一个实施例的半导体器件，其中：所述多个第一导电层中最低层的第一导电层的接触区与所述多个第二导电层中最低层的第二导电层的接触区位于相同水平处，所述多个第一导电层中最上层的第一导电层的接触区与所述多个第二导电层中最上层的第二导电层的接触区位于相同水平处。

根据本发明的一个实施例的半导体器件，其中：所述多个第一导电层的多个接触区与所述多个第二导电层的多个接触区位于相同水平处。

根据本发明，可以将字线配置成具有位于抬高的水平处的接触区。这种配置使得能够简化台阶化工艺和金属插头工艺。这种制造工艺方面的简化可以导致产品产量的增加和制造成本的降低。此外，由于能够降低故障率而有可能实现具有改进特性的半导体器件。

附图说明

图1A是根据本发明构思的示例实施例的半导体器件的透视图；

图1B至图1D是图1A所示的半导体器件的一部分的放大透视图；

图2A是根据本发明构思的其他示例实施例的半导体器件的透视图；

图2B是根据本发明构思的又一些其他示例实施例的半导体器件的透视图；

图3A至图11A示出了根据本发明构思的示例实施例的制造半导体器件的方法，并且是沿着图1A中的x方向截取的截面图；

图3B至图11B示出了根据本发明构思的示例实施例的制造半导体器件的方法，并且是沿着图1A中的y方向截取的截面图；

图11C和图11D是根据从图11A所示实施例修改的实施例的半导体器件的截面图；

图12A是示出了根据本发明构思的其他示例实施例的制造半导体器件的方法的截面图；

图12B是示出了根据本发明构思的又一些其他示例实施例的制造半导体器件的方法的截面图；

图13A和图13B是示出了根据本发明构思的再一些其他示例实施例的制造半导体器件的方法的截面图；

图14A至图19A示出了根据本发明构思的还有一些其他示例实施例的制造半导体器件的方法，并且是沿着图1A中的x方向截取的截面图；

图14B至图19B示出了根据本发明构思的还有一些其他示例实施例的制造半导体器件的方法，并且是沿着图1A中的y方向截取的截面图；

图20A至图25A示出了根据本发明构思的另外示例实施例的制造半导体器件的方法，并且是沿着图1A中的x方向截取的截面图；

图20B至图25B示出了根据本发明构思的另外示例实施例的制造半导体器件的方法，并且是沿着图1A中的y方向截取的截面图；

图26A至图29A示出了根据本发明构思的又一些另外示例实施例的制造半导体器件的方法，并且是沿着图1A中的x方向截取的截面图；

图26B至图29B示出了根据本发明构思的又一些另外示例实施例的制造半导体器件的方法，并且是沿着图1A中的y方向截取的截面图；

图30A至图30C是示出了根据本发明构思的再一些另外示例实施例的制造半导体器件的方法的截面图；

图31A至图31D是示出了根据本发明构思的还有一些另外示例实施例的制造半导体器件的方法的截面图；

图32A和图32B是示出了根据本发明构思的特定示例实施例的制造半导体器件的方法的截面图；

图33A和图33B是示出了根据本发明构思的修改的示例实施例的形成模制堆叠的方法的截面图；

图34A和图34B是示出了根据本发明构思的其他修改的示例实施例的形成模制堆叠的方法的截面图；

图35A至图35C是示出了根据本发明构思的又一些其他修改的示例实施例的形成模制堆叠的方法的截面图；

图36A至图36C是示出了根据本发明构思的再一些其他修改的示例实施例的形成模制堆叠的方法的截面图；

图37A和图37B是示出了根据本发明构思的还有一些其他修改的示例实施例的形成模制堆叠的方法的截面图；

图38A是包括根据本发明构思的示例实施例的半导体器件的存储器卡的框图；以及

图38B是包括根据本发明构思的示例实施例的半导体器件的信息处理系统的框图。

具体实施方式

现在将参考附图来更加完整地说明本发明的半导体器件及其制造方法。

本发明相对于现有技术的优点可以通过参考附图进行的详细说明和权利要求书来明确。特别是，本发明在权利要求书中明确地请求了其保护范围。但是，参考附图进行的下述的详细说明有助于更加充分地理解本发明。附图中相同的附图标记表示相同的元件。

[结构：示例实施例]

图1A是根据本发明构思的示例实施例的半导体器件的透视图，图1B至图1D是图1A所示的半导体器件的一部分的放大透视图。

参考图1A，半导体器件1可以是竖直NAND FLASH存储器器件，其包括：沿着竖直方向或Z方向在衬底100上堆叠的多个导电层151至156、垂直穿透导电层151至156并电连接至衬底100的多个垂直沟道143、以及沿着Y方向延伸并经由金属接触插头180电连接至垂直沟道143的多条位线185。导电层151至156中位置最低的第一导电层151可以作为地选择线GSL，导电层151至156中位置最高的第六导电层156可以作为串选择线SSL，夹置在第一和第六导电层151和156之间的第二至第五导电层152至155可以作为字线WL。第六导电层156的形状可以类似沿着X方向延伸的线，第一至第五导电层151至155的形状可以类似具有字线切割区域135的或者不具有字线切割区域135的板状。

半导体器件1还可以包括将导电层151至156与驱动电路（未示出）电连接的金属互连线175和195。金属互连线175可以经由金属接触插头170连接至导电层151至156。导电层151至156可以具有曲线形状。例如，第一至第三导电层151至153可以包括阶梯式弯曲的端部，第四至第六导电层154至156可以包括‘L’形状弯曲的端部。在图中，阶梯式结构不仅可以形成在位线185的两侧方向（X方向）上，也可以形成在前后方向（Y方向）上。

导电层151至156中的每一个导电层都可以包括用于与金属接触插头170连接的接触区150p，如图9A所示。在一些实施例中，第一至第三导电层151至153可以包括分别位于与第四至第六导电层154至156的接触区150p相同水平处的接触区150p。例如，第一导电层151的接触区150p可以位于与第四导电层154的接触区150p实质上相同的水平处，第二导电层152的接触区150p可以位于与第五导电层155的接触区150p实质上相同的水平处，第三导电层153的接触区150p可以位于与第六导电层156的接触区150p实质上相同的水平处。即，导电层中下面的导电层（即，第一至第三导电层151至153）可以具有设置在抬高的水平处的接触区150p，这能够简化用于形成金属接触插头170的工艺。此外，这能够简化用于形成阶梯式部分或接触区150p的工艺。通过参考下面介绍的制造半导体器件的方法可以理解这种对于形成金属接触插头170和接触区150p的工艺的简化。

在半导体器件1中，可以按照各种方式来实现作为信息存储元件的存储器层141。例如，如图1B所示，存储器层141可以沿着垂直沟道143延伸以围绕垂直沟道143。存储器层141可以包括与垂直沟道143相邻的隧道层141a、与导电层152至154相邻的阻塞层141c以及夹置在隧道层141a和阻塞层141c之间的陷阱绝缘层141b。

可替换地，如图1C所示，存储器层141可以包括垂直部分和从垂直部分延伸的至少一个水平部分，其中垂直部分可以夹置在垂直沟道143与导电层152至154之间，水平部分可以夹置在导电层152至154与使得各导电层分离的绝缘层110之间。在其他实施例中，如图1D所示，存储器层141可以包括围绕垂直沟道143的第一存储器层141d和围绕导电层152至154的第二存储器层141e。在此，第一存储器层141d可以包括隧道层，第二存储器层141e可以包括阻塞绝缘层，并且可以将陷阱绝缘层并入第一存储器层141d或第二存储器层141e。

[结构：其他示例实施例]

图2A是根据本发明构思的其他示例实施例的半导体器件的透视图。

参考图2A，半导体器件4可以是阻性存储器器件，其包括：在衬底400上设置的字线420、与字线420交叉的位线480、在位线480上堆叠的多条源线451至456、垂直穿透源线451至456以电连接至衬底400的电极443、以及围绕电极443的可变电阻层441。可变电阻层441可以包括展示出两种或更多种可逆稳定阻态的材料（例如，金属氧化物、金属氮化物、钙钛矿氧化物或包含金属离子的固态电解质）。可替换地，可变电阻层441可以包括这样的材料，其结晶结构可以在高阻无定形态与低阻结晶态之间可逆地切换（例如，硫族化合物）。

半导体器件4还可以包括金属接触插头470和金属互连线475，其可以用于将源线451至456与驱动电路（未示出）电连接。源线451至456中的每一个可以包括用于与金属接触插头470连接的接触区450p。源线451至456中下面的源线（例如，第一至第三源线451至453）可以包括具有阶梯式形状的并且作为接触区450p的端部，并且第一至第三源线451至453的接触区450p可以分别位于与第四至第六源线454至456的接触区450p实质上相同的水平处。例如，第一源线451的接触区450p可以位于与第四源线454的接触区450p实质上相同的水平处，第二源线452的接触区450p可以位于与第五源线455的接触区450p实质上相同的水平处，第三源线453的接触区450p可以位于与第六源线456的接触区450p实质上相同的水平处。从而，连接到第一至第三源线451至453的一些金属接触插头470可以与连接到第四至第六源线454至456的其他一些金属接触插头470同时形成。在一些实施例中，可以在第一至第三源线451至453的阶梯式接触区450p的形成期间同时定义第四至第六源线454至456的接触区450p。

[结构：又一些其他示例实施例]

图2B是根据本发明构思的又一些其他示例实施例的半导体器件的透视图。

参考图2B，半导体器件5可以是三维半导体存储器器件，其包括设置在衬底500上以具有梳状的多个导电层521至525、堆叠在衬底500上与导电层521至525交叉的多个导电带551至556、夹置在导电层521至525与导电带551至556之间的多个存储器层541、以及电连接至导电带551至556的多条位线575。在一些实施例中，可以在衬底500与导电带551之间布置绝缘层510。导电层521至525中的一个（例如，第一导电层521）可以作为地选择线GSL，导电层521至525中的另一个（例如，第五导电层525）可以作为串选择线SSL，并且剩下的导电层当中的至少一个（例如，第二至第四导电层522至524）可以作为字线WL。导电带551至556中的每一个可以包括：漏极部分，其经由金属接触插头570电连接至位线575中对应的一个；以及源极部分，其共同连接至公共源线519。存储器层541可以包括单分层绝缘结构（例如，SiN）或者多分层绝缘结构（例如，氧化物-氮化物-氧化物）。导电带551至556可以作为晶体管的沟道区，并且被其间夹置的隔层电介质520彼此电隔离。

导电带551至556中的每一个可以包括用于与金属接触插头570连接的接触区550p。导电带551至556中下面的导电带（例如，第一至第三导电带551至553）可以包括具有阶梯式形状的并且作为接触区550p的端部。即，第一至第三导电带551至553可以配置为具有以抬高的水平设置的接触区550p。在一些实施例中，第一至第三导电带551至553可以包括分别位于与第四至第六导电带554至556的接触区550p相同水平处的接触区550p。

在其他实施例中，公共源线519可以配置为包括堆叠在衬底500上的多条源线，并且可以布置这些源线以具有与导电带551至556相同或相似的配置或形状。例如，这些源线中的至少一条可以包括阶梯式和/或‘L’形状的部分，类似于导电带551至556的接触区550p。

[制造方法：示例实施例]

图3A至图11A和图3B至图11B示出了根据本发明构思的示例实施例的制造半导体器件的方法。图3A至图11A是沿图1A中x方向截取的截面图，图3B至图11B是沿图1A中y方向截取的截面图。

参考图3A和图3B，可以在衬底100上交替地堆叠多个绝缘层111至117和多个牺牲层121至126以形成模制堆叠90。例如，第一至第七绝缘层111至117和第一至第六牺牲层121至126可以交替地并一致地堆叠在具有阶梯式或台阶式结构的衬底100上。可替换地，绝缘层111至117可以由与牺牲层121至126的蚀刻选择比不同的材料形成，或反之亦然。例如，绝缘层111至117可以由氧化硅（SiOx）层形成，牺牲层121至126可以由氮化硅（SiNx）层形成。衬底100可以配置为具有阶梯式或台阶式结构，如上所述；例如，衬底100可以是包括凹陷区域100a和比凹陷区域100a更厚的周围区域100b的硅晶片。可以通过对衬底100进行各向异性蚀刻形成凹陷区域100a。在一些实施例中，周围区域100b的垂直厚度H2可以等于模制堆叠90的垂直厚度H1的一半。

参考图4A和图4B，可以使用例如化学机械抛光工艺平坦化模制堆叠90。在一些实施例中，可以执行平坦化以在凹陷区域100a上保留模制堆叠90的最上层，或者在周围区域100b上移除模制堆叠90的上半部，如图3A的线A-A所示。在此情况下，第四至第六牺牲层124至126可以被部分移除以具有‘L’形状的端部。即，所得到的模制堆叠90可以包括堆叠在衬底100上的阶梯式或台阶形状的第一至第三牺牲层121至123和‘L’形状的第四至第六牺牲层124至126。可以使用各种方法来执行模制堆叠90的平坦化，下面将进行说明。

参考图5A和图5B，可以使用第一掩模71作为蚀刻掩模对模制堆叠90进行第一次图案化。第一掩模71的形成可以包括在模制堆叠90上涂敷光致抗蚀剂膜以及图案化该光致抗蚀剂膜以暴露模制堆叠90的至少两个区域（例如，部分地暴露凹陷区域100a和周围区域100b）。可以执行模制堆叠90的第一图案化以在凹陷区域100a上蚀刻第七绝缘层117和第六牺牲层126，并且在周围区域100b上蚀刻第四绝缘层114和第三牺牲层123。

参考图6A和图6B，可以使用第二掩模72作为蚀刻掩模对模制堆叠90进行第二次图案化。可以通过修整工艺使第一掩模71收缩来形成第二掩模72。可以执行模制堆叠90的第二图案化以在凹陷区域100a上蚀刻第六和第七绝缘层116和117的部分以及第五和第六牺牲层125和126的部分，这些部分是通过修整工艺新暴露出来的，并且同时在周围区域100b上蚀刻第三和第四绝缘层113和114的部分以及第二和第三牺牲层122和123的部分，这些部分也是通过修整工艺新暴露出来的。

根据上述实施例，模制堆叠90可以具有阶梯式结构，这些阶梯式结构可以通过一次蚀刻工艺在凹陷区域100a和周围区域100b两者处同时形成。在下文中，这种图案化工艺将被称作‘台阶化（terracing）工艺’。即，在绝缘层和牺牲层堆叠在阶梯式衬底100上的情况下，与绝缘层和牺牲层堆叠在平坦衬底上的情况相比，可以简化台阶化工艺。例如，当模制堆叠90包括如图3A所示的七个绝缘层和六个牺牲层时，台阶化工艺在阶梯式衬底100的情况下要执行两次，而在平坦衬底的情况下要执行五次。

参考图7A和图7B，可以通过灰化工艺移除第二掩模72，然后通过台阶化工艺显现出来的开口区域105可以被填充有加盖绝缘层107（例如，氧化硅（SiOx））。在此之后，可以形成穿透模制堆叠90的垂直沟道143以电连接至衬底100，并且可以形成围绕垂直沟道143的存储器层141。例如，垂直沟道143的形成可以包括各向异性蚀刻模制堆叠90以形成暴露衬底100的垂直孔133，然后利用与衬底100相同或等效的材料（例如，沉积的或外延生长的硅层）填充垂直孔133。在形成垂直沟道143之前，可以使用沉积工艺形成存储器层141。如图1B所示，存储器层141中的每一个可以包括与垂直沟道143相邻的隧道层（例如，SiOx）、与绝缘层111至117和牺牲层121至126相邻的阻塞层（例如，SiOx或AlOx）、以及夹置在隧道层和阻塞层之间的陷阱绝缘层（例如，SiNx）。在一些实施例中，垂直沟道143的形成可以在台阶化工艺之前或之后执行。在一些实施例中，可以在垂直沟道143之间形成字线切割区域135以暴露衬底100或第一绝缘层111。形成字线切割区域135的结果是，第七绝缘层117和第六牺牲层126可以被分成多条线。

参考图8A和图8B，可以通过穿过字线切割区域135提供蚀刻剂（例如，H₃PO₄）来移除牺牲层121至126，该蚀刻剂能够选择性地蚀刻牺牲层121至126。移除牺牲层121至126的结果是，可以在绝缘层111至117之间形成排空区域137，并且存储器层141可以经由排空区域137暴露。排空区域137可以具有源自对衬底100顶面剖面的转印（transcription）的弯曲的阶梯式剖面。根据前述实施例，一些排空区域137会被设置在第七和第六绝缘层117和116之间的和设置在第六和第五绝缘层116和115之间的加盖绝缘层107分成两个区域。

参考图9A和图9B，可以形成第一至第六导电层151至156以填充排空区域137。第一至第六导电层151至156的形成可以包括沉积导电层以填充排空区域137以及蚀刻导电层以重新打开字线切割区域135。第一至第六导电层151至156可以堆叠在衬底100上以形成包括阶梯式部分的栅极堆叠92。此后，可以在栅极堆叠92上形成缝隙填充绝缘层109（例如，氧化硅）以填充重新打开的字线切割区域135。即，作为结果而产生的栅极堆叠90可以包括阶梯式或阶梯形状的第一至第三导电层151至153和‘L’形状的第四至第六导电层154至156。此外，如上所述，第六牺牲层126可以具有线性截面（例如，是平面），使得第六导电层156也具有线性截面。在一些实施例中，第一导电层151可以包括没有被第二导电层152覆盖的端部，并且该端部可以作为接触区151p，从而允许与参考图11A所描述的金属接触插头170接触。类似地，第二和第三导电层152和153可以包括作为接触区152p和153p的端部。第五和第六导电层155和156中的每一个可以包括被加盖绝缘层107水平地分开的两个部分，并且分开部分中的与垂直沟道143相邻的部分可以作为用于与金属接触插头170接触的接触区155p和156p。第四导电层154可以包括没有被第五导电层155覆盖的并且位于加盖绝缘层107下面的部分，并且这个部分可以作为接触区154p。根据前述实施例，凹陷区域100a上的接触区154p至156p可以分别形成在与周围区域100b上的接触区151p至153p相同或相等的水平处。例如，第一导电层151的接触区151p可以形成在与第四接导电层154的接触区154p相同或相等的水平处，第二导电层152的接触区152p可以形成在与第五接导电层155的接触区155p相同或相等的水平处，第三导电层153的接触区153p可以形成在与第六导电层156的接触区156p相同或相等的水平处。应当清楚的是，在本公开中的相同或相等的水平应当被解释为实质上相同或相等的水平，这是因为从在制造工艺中的变化会导致一些小的差的余量。因此，所提到的接触区是在制造容差之内的实质上相同的水平处。在下文中，为了简化描述，第一至第六导电层151至156的第一至第六接触区151p至156p将被称作‘接触区150p’，并且术语‘绝缘层110’将用于共同地表示第一至第七绝缘层111至117、加盖绝缘层107和缝隙填充绝缘层109，如图10A所示。

参考图10A和图10B，可以图案化绝缘层110以形成暴露接触区150p的多个接触孔160。在一些实施例中，除非接触孔160具有显著不同的深度，否则可以使用相同的图案化工艺同时形成所述接触孔160。例如，暴露第一至第三导电层151至153的接触区150p的接触孔160可以通过一次各向异性蚀刻工艺形成。根据前述实施例，第一导电层151的接触区150p可以位于与第四导电层154的接触区150p相同或相等的水平处。第二和第五导电层152和154的接触区150p可以位于彼此相同或相等的水平处，第三和第六导电层153和156的接触区150p可以位于彼此相同或相等的水平处。

从而，暴露第一至第三导电层151至153和第四至第六导电层154至156的接触区150p的接触孔160可以通过相同的各向异性蚀刻工艺同时形成。在第一至第六导电层151至156堆叠在平坦衬底上而非阶梯式衬底100上的情况下，会需要两个或更多的各向异性蚀刻工艺来形成暴露第一至第六导电层151至156的接触区150p的接触孔160。与之相反，在前述实施例中，可以通过如上所述的相同且单一的各向异性蚀刻工艺来同时形成接触孔160，因此，有可能减少蚀刻工艺的时间。在一些实施例中，可以在接触孔160的形成期间形成暴露垂直沟道143的位线接触孔162。

参考图11A和图11B，可以形成金属接触插头170以填充接触孔160。在一些实施例中，可以使用相同的工艺同时形成金属接触插头170，此外，可以在金属接触插头170的形成期间形成填充位线接触孔162的位线接触插头180。可以在绝缘层110上形成金属互连线175并将其连接至金属接触插头170。在一些实施例中，第一导电层151可以作为地选择层GSL，第二至第五导电层152至155可以作为字线WL，第六导电层156可以作为串选择线SSL。可以配置一些金属互连线175将第一导电层151与用于控制地选择线的电势的驱动电路（未示出）电连接。可以配置其他一些金属互连线175将第二至第五导电层152至155与用于控制字线的电势的驱动电路（未示出）电连接。可以配置其他金属互连线175将第六导电层156与用于控制串选择线的电势的驱动电路（未示出）电连接。可以在位线接触插头180上形成金属互连线185，并且在金属互连线185上形成第二金属互连线195。如图1A所示，金属互连线185可以电连接至位线接触插头180以作为位线BL，第二金属互连线195可以电连接至金属互连线175。

由于阶梯形状和L形状的导电层151至156，在凹陷区域100a中布置在上导电层（例如，导电层154）之下的下导电层（例如，导电层152）具有比该上导电层的接触区更高的接触区。例如，在凹陷区域100a中导电层152布置在导电层154之下，但是导电层152的接触区比导电层154的接触区更高。类似地，在凹陷区域100a中导电层153布置在导电层155之下，但是导电层153的接触区比导电层155的接触区更高。并且如图所示，导电层155具有与导电层152处于实质上相同水平处的接触区。

[制造方法：修改的示例实施例]

参考图11C，台阶式衬底100还可以包括布置在凹陷区域100a与周围区域100b之间的倾斜区域100d。在倾斜区域100d上，阶梯式衬底100可以具有以角θ倾斜的表面，角θ相对于凹陷区域100a上的衬底100的顶面大约为0°到90°。导电层151至156可以包括源自台阶式衬底100的倾斜区域100d的倾斜部分。即，阶梯形状截面的梯级竖板与梯级横板形成大于90度的角。

参考图11D，接触区151p至156p的水平可以依赖于周围区域100b的垂直高度H2。通过使用这种方法，不像图9A所示的那样，凹陷区域100a上的接触区154p至156p可以位于与周围区域100b上的接触区151p至153p不同的水平处。例如，第一导电层151的接触区151p可以位于比第四导电层154的接触区154p更低的水平处。第二导电层152的接触区152p可以位于比第四导电层154的接触区154p更高且比第五导电层155的接触区155p更低的水平处。第三导电层153的接触区153p可以位于比第五导电层155的接触区155p更高且比第六导电层156的接触区156p更低的水平处。

[制造方法：外围电路]

图12A是示出了根据本发明构思的其他示例实施例的制造半导体器件的方法的截面图，图12B是示出了根据本发明构思的又一些其他示例实施例的制造半导体器件的方法的截面图。

参考图12A，可以在衬底100的周围区域100b上形成外围电路250。外围金属接触插头270可以电连接至外围电路250和/或衬底100。在一些实施例中，外围金属接触插头270可以与金属接触插头170同时形成。外围金属互连线275可以电连接至外围金属接触插头270。在一些实施例中，外围金属互连线275可以与金属互连线175同时形成。

参考图12B，可以在平坦半导体衬底103上另外形成周围部分102。可以通过在平坦半导体衬底103上沉积绝缘层（例如，SiOx、SiNx或SiON）并对其图案化来形成周围部分102。在一些实施例中，可以在周围部分102中形成外围电路250。可以使用形成外围电路250和/或周围部分102的前述工艺来实现本发明构思的所有可能的实施例。

[台阶化工艺：修改的实施例]

图13A和图13B是示出了根据本发明构思的再一些其他示例实施例的制造半导体器件的方法的截面图。

参考图13A，在图4A/4B示出的工艺之后，可以执行使用第一掩模81的蚀刻工艺以对布置在凹陷区域100a上的第七绝缘层117和第六牺牲层126进行图案化，并且对布置在周围区域100b上的第四绝缘层114和第三牺牲层123进行图案化。

参考图13B，可以沉积绝缘层并对其进行各向异性蚀刻以形成布置在第一掩模81的两个侧壁上的隔离物81a。在一些实施例中，隔离物81a和第一掩模81可以构成使第一掩模81扩大的第二掩模82。可以执行使用第二掩模82作为蚀刻掩模的蚀刻工艺以对布置在凹陷区域100a上的第六绝缘层116和第五牺牲层125进行图案化，并且对布置在周围区域100b上的第三绝缘层113和第二牺牲层122进行图案化。即，可以使用扩大的掩模（即，第二掩模82）来执行根据当前实施例的台阶化工艺，并且可以使用前述台阶化工艺实现本发明构思的所有可能的实施例。该方法在移除掩模之后则继续图7A/7B。

[制造方法：还有一些其他示例实施例]

图14A至图19A和图14B至图19B示出了根据本发明构思的还有一些其他示例实施例的制造半导体器件的方法。图14A至图19A是沿着图1A中的x方向截取的截面图，图14B至图19B是沿着图1A中的y方向截取的截面图。

参考图14A和图14B，第一至第七绝缘层111至117和第一至第六牺牲层121至126可以交替地并一致地形成在台阶式衬底100上，以形成阶梯式模制堆叠90。在此之后，可以形成穿透模制堆叠90的垂直沟道143以电连接至衬底100，并且形成围绕垂直沟道143的存储器层141。在此之后，可以在垂直沟道143之间形成字线切割区域135以暴露衬底100或第一绝缘层111。

参考图15A和图15B，可以通过穿过字线切割区域135提供蚀刻剂来移除第一至第六牺牲层121至126。移除牺牲层121至126的结果是，可以在绝缘层111至117之间形成的排空区域137以暴露存储器层141。

参考图16A和图16B，可以形成包括第一至第六导电层151至156的栅极堆叠92以填充排空区域137。栅极堆叠92的形成可以包括沉积导电层以填充排空区域137以及蚀刻导电层以重新打开字线切割区域135。从而，第一至第六导电层151至156可以堆叠在台阶式衬底100上以具有阶梯化部分。可以利用缝隙填充绝缘层109a填充字线切割区域135。

参考图17A和图17B，可以使用台阶化工艺对栅极堆叠92进行图案化。在一些实施例中，可以按照修整掩模70的方式来执行台阶化工艺，并且在台阶化工艺期间，可以在凹陷区域100a和周围区域100b两者处同时对栅极堆叠92进行图案化。在其他实施例中，可以按照扩大掩模的方式来执行台阶化工艺，如参考图13A和图13B所描述的那样。第五和第六导电层155和156中的每一个可以被台阶化工艺水平地分开成两个部分，并且分开部分中的与垂直沟道143相邻的那个部分可以作为接触区。形成字线切割区域135的结果是，可以将第六导电层156分成多条线。第四导电层154可以包括没有被第五导电层155覆盖并且被台阶化工艺新暴露出来的部分，并且这部分可以作为接触区。

参考图18A和图18B，可以移除掩模70并且可以形成隔层电介质109b以覆盖栅极堆叠92。隔层电介质109b可以填充通过台阶化工艺形成的开口区域105。在下文中，为了简化描述，术语‘绝缘层110’将用于共同地表示第一至第七绝缘层111至117、缝隙填充绝缘层109和隔层电介质109b，如图10A所示。

参考图19A和图19B，可以穿过绝缘层110形成金属接触插头170并将其分别连接至导电层151至156的接触区150p。在一些实施例中，可以使用相同的工艺同时形成所有连接至接触区150p的金属接触插头170。此外，在一些实施例中，可以在金属接触插头170的形成期间形成电连接至垂直沟道143的位线接触插头180。可以在绝缘层110上形成金属互连线175并将其连接至金属接触插头170。可以在绝缘层110上形成位线185并将其连接至位线接触插头180。在一些实施例中，可以使用相同的工艺同时形成金属互连线175和位线185。

[制造方法：另外示例实施例]

图20A至图25A和图20B至图25B示出了根据本发明构思的另外示例实施例的制造半导体器件的方法。图20A至图25A是沿着图1A中的x方向截取的截面图，图20B至图25B是沿着图1A中的y方向截取的截面图。

参考图20A和图20B，第一至第七绝缘层111至117和第一至第六牺牲层121至126可以交替地并一致地形成在台阶式衬底100上，以形成阶梯式模制堆叠90。在一些实施例中，可以通过台阶化工艺对模制堆叠90进行图案化，台阶化工艺包括修整掩模70的步骤和使用掩模70作为蚀刻掩模对模制堆叠90进行各向异性蚀刻的步骤。从而，模制堆叠90可以在凹陷区域100a和周围区域100b两者处具有台阶式结构。在台阶化工艺期间，在凹陷区域100a上，第七绝缘层117和第六牺牲层126可以被蚀刻两次，第六绝缘层116和第五牺牲层125可以被蚀刻一次。由于蚀刻工艺的次数不同，模制堆叠90可以在凹陷区域100a处具有台阶式结构。与此同时，在台阶化工艺期间，在周围区域100b上，第四绝缘层114和第三牺牲层123可以被蚀刻两次，第三绝缘层113和第二牺牲层122可以被蚀刻一次。从而，模制堆叠90在周围区域100b处可以具有台阶式结构。

参考图21A和图21B，可以移除掩模70并且形成加盖绝缘层107以填充通过台阶化工艺形成的开口区域105。在此之后，可以穿过模制堆叠90形成垂直孔133以暴露衬底100，并且可以形成垂直沟道143以填充垂直孔133。从而，垂直沟道143可以耦接至衬底100。在一些实施例中，垂直沟道143的形成可以在台阶化工艺之前或之后来执行。可以图案化模制堆叠90以形成穿过模制堆叠90暴露衬底100或第一绝缘层111的字线切割区域135。形成字线切割区域135的结果是，第七绝缘层117和第六牺牲层126可以被分成多条线。

参考图22A和图22B，可以通过穿过字线切割区域135提供蚀刻剂来移除牺牲层121至126。移除牺牲层121至126的结果是，可以在绝缘层111至117之间形成排空区域137以暴露垂直沟道143的侧壁。

参考图23A和图23B，可以形成多层的绝缘层140以覆盖绝缘层111至117的外表面和被排空区域137暴露的垂直沟道143的侧壁。在一些实施例中，例如，通过顺序地沉积隧道层、陷阱绝缘层和阻塞层来形成多层的绝缘层140。可以形成多层的绝缘层140以具有没有完全填充排空区域137的厚度。在此之后，可以在模制堆叠90上形成导电层150以填充排空区域137和具有多层的绝缘层140的字线切割区域135。可以通过沉积多晶硅或金属层来形成导电层150。

参考图24A和图24B，可以部分地移除导电层150和多层的绝缘层140以形成栅极堆叠92。栅极堆叠92可以包括具有阶梯式部分并形成台阶式结构的第一至第六导电层151至156。被部分移除的多层的绝缘层140可以形成存储器层141，其被夹置在垂直沟道143与第一至第六导电层151至156之间和绝缘层111至117与第一至第六导电层151至156之间。可以形成缝隙填充绝缘层109以填充字线切割区域135并覆盖栅极堆叠92。在一些修改的实施例中，如图1D所示，存储器层141可以包括覆盖第一至第六导电层151至156的外表面的第一存储器层和围绕垂直沟道143的第二存储器层。在此，可以使用与第二存储器层不同的工艺来形成第一存储器层。第一存储器层可以包括阻塞绝缘层，第二存储器层可以包括隧道层，并且陷阱绝缘层可以并入在第一存储器层或第二存储器层中。

参考图25A和图25B，可以穿过绝缘层110和存储器层141形成金属接触插头170并将其连接至第一至第六导电层151至156的接触区150p。在一些实施例中，可以使用相同的工艺同时形成连接至接触区150p的所有金属接触插头170。此外，在一些实施例中，可以在金属接触插头170的形成期间形成电连接至垂直沟道143的位线接触插头180。可以在绝缘层110上形成金属互连线175并将其连接至金属接触插头170，并且可以在绝缘层110上形成位线185并将其连接至位线接触插头180。在一些实施例中，可以使用相同的工艺同时形成金属互连线175和位线185。

[制造方法：又一些另外示例实施例]

图26A至图29A和图26B至图29B示出了根据本发明构思的又一些另外示例实施例的制造半导体器件的方法。图26A至图29A是沿着图1A中的xz平面截取的截面图，图26B至图29B是沿着图1A中的yz平面截取的截面图。

参考图26A和图26B，绝缘层111至117和导电层151至156可以交替地并一致地形成在台阶式衬底100上，以形成根据之前的实施例之一所描述的栅极堆叠92。绝缘层111至117可以包括氧化硅（SiOx）层和氮化硅（SiNx）层中的至少一种，导电层151至156可以包括硅层和金属层中的至少一种。如图1B所示，可以穿过栅极堆叠92形成垂直沟道143并将其耦接至衬底100，并且可以形成存储器层141以围绕垂直沟道143。然而，还应当理解，也可以实现如图1C那样的其他实施例。

参考图27A和图27B，可以使用按照修整掩模70的方式执行的台阶化工艺对栅极堆叠92进行图案化以具有台阶式结构。在台阶化工艺期间，在凹陷区域100a上，第七绝缘层117和第六导电层156可以被蚀刻两次，第六绝缘层116和第五导电层155可以被蚀刻一次。由于蚀刻工艺的次数不同，模制堆叠90可以在凹陷区域100a处具有台阶式结构。与此同时，在台阶化工艺期间，在周围区域100b上，第四绝缘层114和第三导电层153可以被蚀刻两次，第三绝缘层113和第二导电层152可以被蚀刻一次。从而，模制堆叠90在周围区域100b处可以具有台阶式结构。在一些实施例中，可以在执行台阶化工艺之后形成垂直沟道143和存储器层141。

参考图28A和图28B，可以移除掩模70并且形成隔层电介质109b以覆盖栅极堆叠92。隔层电介质109b可以填充通过台阶化工艺形成的开口区域105。在一些实施例中，可以在形成隔层电介质109b之前或之后，图案化第七绝缘层117和第六导电层156以形成分离区域106。由于存在分离区域106，所以可以将第六导电层156分成多条线。分离区域106可填充有绝缘材料。

参考图29A和图29B，可以形成穿过绝缘层110的金属接触插头170并将其分别连接至导电层151至156的接触区150p。在一些实施例中，可以使用相同的工艺同时形成连接至接触区150p的所有金属接触插头170。此外，在一些实施例中，可以在金属接触插头170的形成期间形成电连接至垂直沟道143的位线接触插头180。可以在绝缘层110上形成金属互连线175并将其连接至金属接触插头170，并且可以在绝缘层110上形成位线185并将其连接至位线接触插头180。在一些实施例中，可以使用相同的工艺同时形成金属互连线175和位线185。

[用于三阶梯式衬底的台阶化工艺]

图30A至图30C是示出了根据本发明构思的再一些另外示例实施例的制造半导体器件的方法的截面图。下面描述的实施例可以应用于以相同或相似的方式在三阶梯式衬底上堆叠导电层而不是牺牲层121至129的情况。

参考图30A，可以在具有三阶梯式结构的衬底100上形成模制堆叠90。例如，可以执行两次或多次使平坦衬底部分凹陷的工艺，以便在最低水平处形成第一区域101a、在最高水平处形成第三区域101c、在中间水平处（即，在第一和第三区域101a和101c之间）形成第二区域101b。模制堆叠90可以包括绝缘层111至120和牺牲层121至129，它们可以交替地并一致地堆叠在三阶梯式衬底100上。可以形成模制堆叠90中的一些层（例如，第一至第三牺牲层121至123）以具有三个阶梯式部分，可以形成其他一些层（例如，第四至第六牺牲层124至126）以具有两个阶梯式部分，以及形成再一些层（例如，第七至第九牺牲层127至129）以具有‘L’形状。

参考图30B，可以通过台阶化工艺对模制堆叠90进行图案化，台阶化工艺包括修整掩模70的步骤和使用掩模70作为蚀刻掩模对模制堆叠90进行各向异性蚀刻的步骤。从而，模制堆叠90可以具有台阶式结构。例如，在台阶化工艺期间，可以在第十、第七和第四绝缘层120、117和114以及第九、第六和第三牺牲层129、126和123上执行两次蚀刻工艺，在第九、第六和第三绝缘层119、116和113和第八、第五和第二牺牲层128、125和122上执行一次蚀刻工艺。即，绝缘层111至120和牺牲层121至129中其顶面置于相同或相似水平处的一些层可以同时蚀刻，这使得能够简化形成模制堆叠90的台阶式结构的工艺。该示例实施例示出了即使在模制堆叠中包含的层数增加的情况下，也可以通过增加布置在模制堆叠下面的下层结构的阶梯式部分的数量来简化台阶化工艺。

参考图30C，可以由导电层151至159替代牺牲层121至129，并且可以形成金属接触插头170以连接至导电层151至159的接触区150p。可以使用参考图8A和图9A描述的工艺来执行这一替代。类似于台阶化工艺的简化，即使在导电层的数量增加的情况下，也可以通过增加下层结构的阶梯式部分的数量来简化金属接触插头170的形成。

[用于包括几种厚度的层的情况的台阶化工艺]

图31A至图31D是示出了根据本发明构思的还有一些另外示例实施例的制造半导体器件的方法的截面图。

参考图31A，可以在包括凹陷区域100a和周围区域100b的台阶式衬底100上形成模制堆叠90。模制堆叠90可以包括在台阶式衬底100上交替并一致的多个绝缘层111至119和多个牺牲层121至128。在一些实施例中，模制堆叠90中的至少一层可以具有与其他层不同的厚度。例如，可以形成第二和第八绝缘层112和118为具有大于其他绝缘层的厚度。可以使用模制堆叠90上的第一掩模71作为蚀刻掩模对模制堆叠90进行第一次图案化。可以执行模制堆叠90的第一次图案化来对凹陷区域100a上的第九绝缘层119和第八牺牲层128以及周围区域100b上的第五绝缘层115和第四牺牲层124进行各向异性蚀刻。

参考图31B，可以使用第二掩模72作为蚀刻掩模对模制堆叠90进行第二次图案化。可以通过修整工艺使第一掩模71收缩来形成第二掩模72。可以执行模制堆叠90的第二次图案化来对第九、第五和第四绝缘层119、115和114以及第八、第四和第三牺牲层128、124和123的部分进行各向异性蚀刻，这些部分是通过修整工艺新暴露出来的。第一次和第二次图案化工艺的结果是，第九和第五绝缘层119和115以及第八和第四牺牲层128和124被图案化了两次，第四绝缘层114和第三牺牲层123被图案化了一次。此外，凹陷区域100a上的第八绝缘层118的部分可以在模制堆叠90的第二次图案化期间凹陷，这是因为其位于与第四绝缘层114和第三牺牲层123定位在外部区域100b上的相同或相似的水平处。在一些实施例中，可以执行模制堆叠90的第二次图案化不暴露或蚀刻第七牺牲层127。这可以通过使用这样一种事实来实现，即，第八绝缘层118比第四绝缘层114和第三牺牲层123厚，并且这能够防止第四绝缘层114和第三牺牲层123在周围部分100b上被过分蚀刻。

参考图31C，可以使用第三掩模73作为蚀刻掩模对模制堆叠90进行第三次图案化。可以通过修整工艺使第二掩模72收缩来形成第三掩模73。可以执行模制堆叠90的第三次图案化来蚀刻第九、第五、第四和第三绝缘层119、115、114和113的部分以及第八、第四、第三和第二牺牲层128、124、123和122的部分，这些部分是通过修整工艺新暴露出来的。第一次至第三次图案化工艺的结果是，第九和第五绝缘层119和115以及第八和第四牺牲层128和124可以被图案化了三次，第四绝缘层114和第三牺牲层123可以被图案化了两次，第三绝缘层113和第二牺牲层122可以被图案化了一次。此外，在凹陷区域100a上，第八绝缘层118可以被图案化了两次，第七牺牲层127可以被图案化了一次。由于第八绝缘层118可以被图案化两次，所以第八绝缘层118可以具有阶梯式部分，如图31C所示。

参考图31D，可以使用第四掩模74作为蚀刻掩模对模制堆叠90进行第四次图案化。可以通过修整工艺使第三掩模73收缩来形成第四掩模74。可以执行模制堆叠90的第四次图案化来蚀刻第九、第八、第七、第五、第四和第二绝缘层119、118、117、115、114和112的部分以及第八、第七、第六、第四和第三牺牲层128、127、126、124和123的部分，这些部分是通过修整工艺新暴露出来的。第一次至第四次图案化工艺的结果是，第九和第五绝缘层119和115以及第八和第四牺牲层128和124可以被图案化了四次，第四和第八绝缘层114和118以及第三牺牲层123可以被图案化了三次，第七牺牲层127可以被图案化了两次，凹陷区域100a上的第七绝缘层117和第六牺牲层126以及周围区域100b上的第二绝缘层112可以被图案化一次。可以执行模制堆叠90的第四次图案化不暴露或蚀刻第一牺牲层121，因此第二绝缘层112可以形成为具有阶梯式部分，如图31D所示。

可以按照与关于前述各实施例的描述相同的方式来执行其他工艺以形成完整的器件。例如，可以如图7A至图11B所示继续工艺。

还有，除了具有不同厚度的绝缘层以外，牺牲层也可以具有不同的厚度，这导致了具有不同厚度的导电层。

[增加栅极堆叠层数的情况]

图32A和图32B是示出了根据本发明构思的特定示例实施例的制造半导体器件的方法的截面图。

参考图32A，在模制堆叠90的层数增加的情况下，台阶化工艺和金属插头工艺可以更有效。例如，考虑这样一种模制堆叠90，其包括台阶式衬底100上的12个牺牲层和绝缘层110a。在下文中，为了便于说明，可以将牺牲层分类为四组，即，第一、第二、第三和第四牺牲层组120a、120b、120c和120d，它们按照与此相反的顺序堆叠在台阶式衬底100上。第一至第四牺牲层组120a至120d中的每一组可以配置为包括三个牺牲层。

在第一至第四牺牲层组120a至120d堆叠在水平平坦的衬底上的情况下，台阶化工艺应当被执行十一次以便使得模制堆叠90具有台阶式结构。与之相反，根据本发明构思的示例实施例，由于模制堆叠90形成在台阶式衬底100上，所以可以通过执行大约五次台阶化工艺就可以形成台阶式结构。例如，可以通过执行三次台阶化工艺在第一和第三牺牲层组120a和120c中同时实现台阶式结构，并且通过执行两次台阶化工艺在第二和第四牺牲层组120b和120d中同时实现台阶式结构。

参考图32B，第一至第四牺牲层组120a至120d被第一、第二、第三和第四导电层组150a、150b、150c和150d代替，并且可以形成金属接触插头170以连接至导电层组150a至150d的接触区150p。为了便于说明，可以将金属接触插头170分类为四组，即，第一、第二、第三和第四金属接触插头组170a、170b、170c和170d，它们分别连接至第一至第四导电层组150a至150d。

如果第一至第四导电层组150a至150d形成为具有金字塔形的侧壁剖面，则可以多次执行金属插头工艺以便形成连接至十二个导电层的金属接触插头170。例如，如果在每个金属插头工艺期间同时形成三个金属接触插头，则应当执行四次金属插头工艺。与之相反，根据本发明构思的示例实施例，通过执行大约两次金属插头工艺，就可以将金属接触插头170连接至所有十二个导电层。例如，可以通过执行一次金属插头工艺同时形成分别连接至第一和第三导电层组150a和150c的接触区150p的第一和第三金属接触插头组170a和170c，并且可以同时形成分别连接至第二和第四导电层组150b和150d的接触区150p的第二和第四金属接触插头组170b和170d。

上述实施例可以按照相同或类似的方式应用于堆叠导电层而非牺牲层组120a至120d的情况。

[模制堆叠的平坦化：修改的示例实施例]

图33A和图33B是示出了根据本发明构思的修改的示例实施例的形成模制堆叠的方法的截面图。

参考图33A，可以在具有凹陷区域100a和周围区域100b的衬底100上形成模制堆叠390。模制堆叠390可以包括多个第一层311至317以及多个第二层321至326，它们可以交替地并一致地堆叠在衬底100上。第一层311至317可以由绝缘层形成，并且第二层321至326可以由与第一层311至317的蚀刻选择比不同的其他绝缘层或者导电层形成。模制堆叠390可以具有阶梯式顶面，例如，其包括降低的和抬高的部分。掩模50可以形成在模制堆叠390的降低的部分上，然后可以通过使用掩模50作为蚀刻掩模的各向异性蚀刻工艺来使模制堆叠390图案化。在一些实施例中，可以执行模制堆叠390的图案化以在周围区域100b上移除模制堆叠390的上半部，如图33A的线A-A所示。可以按照这样的方式制备衬底100，即，周围区域100b的侧壁垂直于凹陷区域100a的底面或者以小于或大于大约90度的角倾斜，如图11C所示。

如图33B所示，作为各向异性蚀刻工艺的结果，模制堆叠390可以被平坦化以具有第一层311至317和具有‘L’形状或阶梯式形状的第二层321至326。

[模制堆叠的平坦化：其他修改的示例实施例]

图34A和图34B是示出了根据本发明构思的其他修改的示例实施例的形成模制堆叠的方法的截面图。

参考图34A和图34B，掩模51可以形成在模制堆叠390上以覆盖下降部分的整个顶面和抬高部分的一部分顶面。在此之后，可以使用掩模51作为蚀刻掩模来对模制堆叠390进行各向异性蚀刻。结果，如图34B所示，可以部分地移除抬高部分的被掩模51暴露的部分。在此，被掩模51覆盖的抬高部分的其他部分391可以通过随后的移除工艺（例如，CMP工艺）被移除，使得模制堆叠390可以具有平坦的顶面。

[模制堆叠的平坦化：又一些其他修改的示例实施例]

图35A至图35C是示出了根据本发明构思的又一些其他修改的示例实施例的形成模制堆叠的方法的截面图。

参考图35A，可以在模制堆叠390上形成掩模52来部分地覆盖下降部分。即，可以形成掩模52以暴露整个抬高部分和下降部分中与抬高部分相邻的部分。在此之后，可以使用掩模52作为蚀刻掩模对模制堆叠390进行各向异性蚀刻。结果，如图35B所示，可以移除抬高部分，并且下降部分的被掩模52暴露的部分会凹陷以形成凹槽95。如图35C所示，凹槽95可以填充有绝缘材料318。

[模制堆叠的平坦化：再一些其他修改的示例实施例]

图36A至图36C是示出了根据本发明构思的再一些其他修改的示例实施例的形成模制堆叠的方法的截面图。

参考图36A，可以在模制堆叠390的整个顶面上形成第三层60。第三层60可以由，例如，绝缘材料形成，并且具有等于或大于下降部分与抬高部分之间的高度差的厚度。在一些实施例中，第三层60可以具有源自衬底100顶面剖面的转印的阶梯式剖面。模制堆叠390和第三层60可以例如使用CMP或回蚀刻工艺来被平坦化，以暴露第一层311至317的最高层。平坦化的结果是，第三层60的一部分会残留在模制堆叠390的下降部分，如图36B所示，并且作为结果而产生的结构可以具有平坦顶面。在此之后，如图36C所示，可以通过使用剩余的第三层60作为蚀刻掩模的各向异性蚀刻工艺来对模制堆叠390图案化。在一些实施例中，可以执行模制堆叠390的图案化以在周围区域100b上移除模制堆叠390的上半部，如图36B的线A-A所示。在此之后，可以移除剩余的第三层60以暴露具有平坦化顶面的模制堆叠390。

[模制堆叠的平坦化：还有一些其他修改的示例实施例]

图37A和图37B是示出了根据本发明构思的还有一些其他修改的示例实施例的形成模制堆叠的方法的截面图。

参考图37A，第二层321至325的中间一层（例如，由参考数字323所表示的层）可以形成为具有大于第二层321至325中其他层的厚度。在此情况下，可以使用中间的第二层323作为蚀刻截止层执行模制堆叠390的图案化，以便将抬高部分移除到由图37A的线A-A所表示的水平处。可替换地，如图37B所示，第一层311至317的中间一层（例如，由参考数字314所表示的层）可以形成为具有大于第一层311至317中其他层的厚度。在此情况下，可以使用中间的第一层314作为蚀刻截止层执行模制堆叠390的图案化，以便将抬高部分移除到由图37B的线A-A所表示的水平处。在一些实施例中，类似于参考图33A、图34A、图35A和图36B所描述的各实施例，可以在模制堆叠390的图案化期间，在模制堆叠390的下降部分上布置掩模。

[实施例的应用]

图38A是包括根据本发明构思的示例实施例的半导体器件的存储器卡的框图。

参考图38A，存储器卡1200可以包括控制主机与存储器器件1210之间的一般数据交换的存储器控制器1220。静态随机存取存储器（SRAM）1221可以用作处理单元1222的操作存储器。主机接口1223可以包括连接至存储器卡1200的主机的数据交换协议。错误纠正块1224可以检测并纠正包含在从多位存储器器件1210读取的数据中的错误。存储器接口1225可以与存储器器件1210相接口。处理单元1222可以执行用于存储器控制器1220的数据交换的一般控制操作。可以使用包括根据本发明构思的示例实施例的半导体器件1、4和5中的至少一种半导体器件的存储器器件1210来实现存储器卡1200。

图38B是包括根据本发明构思的示例实施例的半导体器件的信息处理系统的框图。

参考图38B，可以使用包括根据本发明构思的示例实施例的半导体器件1、4和5中的至少一种半导体器件的存储器系统1310来实现信息处理系统1300。例如，信息处理单元1300可以是移动设备和/或台式计算机。在一些实施例中，除了存储器系统1310之外，信息处理单元1300还可以包括调制解调器1320、中央处理单元（CPU）1330、随机存取存储器（RAM）1340和用户接口1350，它们电连接至系统总线1360。存储器系统1310可以包括存储器器件1311和存储器控制器1312。在一些实施例中，存储器系统1310可以配置为实质上等同于参考图38A描述的存储器系统。被CPU1330处理的数据和/或从外部输入的数据可以存储在存储器系统1310中。在一些实施例中，存储器系统1310可以用作固体驱动（SSD）的一部分，并在此情况下，信息处理系统1300可以稳定地并可靠地在存储器系统1310中存储大量数据。虽然未示出，但是对于本领域技术人员来说清楚的是，例如，应用芯片组、摄像机图像传感器、摄像机图像信号处理器（ISP）和输入/输出设备等还可以被包括在根据本发明构思的信息处理系统1300中。

虽然已经特别示出并描述了本发明构思的示例实施例，但本领域普通技术人员应当理解，在不背离所附权利要求的精神和范围的情况下，在形式和细节方面可以进行改变。

Claims (24)

1.一种半导体器件的制造方法，其包括下述步骤：

设置由多个层弯曲地层叠的堆叠，其包括低水平处的第一区域和高水平处的第二区域；

对所述堆叠进行平坦化，使在所述多个层中位于所述第一区域的一部分层形成为L形状；以及

对所述堆叠进行图案化，使得在所述第一区域中将所述L形状的层形成为阶梯式，同时在所述第二区域中将不是所述L形状的其他层形成为所述阶梯式。

2.权利要求1的半导体器件的制造方法，其中设置所述堆叠的步骤包括：

设置具有低水平处上表面和高水平处上表面的阶梯式衬底；以及

在所述阶梯式衬底上沿着所述阶梯式衬底的上表面形状层叠所述多个层。

3.权利要求2的半导体器件的制造方法，其中设置所述阶梯式衬底的步骤包括：

设置具有平坦上表面的衬底；以及

使所述衬底的上表面凹陷而形成所述阶梯式衬底。

4.权利要求2的半导体器件的制造方法，其中设置所述阶梯式衬底的步骤包括：

设置具有平坦上表面的衬底；以及

在所述衬底上形成从所述衬底的上表面凸出的绝缘层。

5.权利要求2的半导体器件的制造方法，其中层叠所述多个层的步骤包括：

在所述阶梯式衬底上交替地层叠多个第一绝缘层和与所述第一绝缘层的蚀刻选择比不同的多个第二绝缘层或多个导电层。

6.权利要求1的半导体器件的制造方法，其中对所述堆叠进行平坦化的步骤包括：

通过利用依次收缩或扩大的掩模的蚀刻，在所述第一区域依次对所述L形状的层进行图案化；以及

在所述第二区域，依次对与所述L形状的层处于相同水平处的、不是所述L形状的其他层进行图案化。

7.权利要求1的半导体器件的制造方法，其中设置所述堆叠的步骤包括：

设置这样的堆叠，其在所述第一区域和所述第二区域之间还包括中间水平处的第三区域，其中所述第三区域高于所述第一区域且低于所述第二区域。

8.一种半导体器件的制造方法，其包括下述步骤：

在阶梯式衬底上交替地层叠多个第一层和多个第二层而形成包括低水平处的第一区域和高水平处的第二区域的堆叠；

对所述堆叠进行平坦化而使包括在所述第一区域中的所述第一层和所述第二层形成为L形状；

依次对包括在所述第一区域中的所述L形状的第一层和第二层进行图案化而形成第一阶梯式结构，同时依次对与所述L形状的第一层和第二层处于相同水平处的、包括在所述第二区域中的第一层和第二层进行图案化而形成第二阶梯式结构。

9.权利要求8的半导体器件的制造方法，其中：

所述第一层包括第一绝缘层；

所述第二层包括与所述第一绝缘层的蚀刻选择比不同的第二绝缘层或导电层。

10.权利要求9的半导体器件的制造方法，其中还包括下述步骤：

在形成所述第一阶梯式结构和所述第二阶梯式结构之后或者之前，穿过所述堆叠而形成与所述衬底电连接的垂直沟道。

11.权利要求9的半导体器件的制造方法，其中还包括下述步骤：

在形成所述第一阶梯式结构和所述第二阶梯式结构之后或者之前，选择性地移除所述第二绝缘层；以及

在所述第一绝缘层之间形成与所述垂直沟道电连接的导电体。

12.权利要求8的半导体器件的制造方法，其中还包括下述步骤：

形成与形成在所述第一区域中的第一阶梯式结构连接的第一接触插头；以及

与此同时，形成与形成在所述第二区域中的第二阶梯式结构连接的第二接触插头。

13.一种半导体器件，其包括：

在阶梯式衬底上设置的多个垂直沟道；

栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及

与所述多个导电层的多个接触区连接的垂直的多个接触插头，

其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，

所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。

14.权利要求13的半导体器件，其中：

所述阶梯式衬底包括低水平处的第一上表面和高水平处的第二上表面，所述多个第一导电层设置在所述第一上表面和第二上表面上，所述多个第二导电层设置在所述第一上表面上。

15.权利要求13的半导体器件，其中：

所述阶梯式衬底包括凹进的第一区域和与所述第一区域凸出的第二区域，所述第二区域与所述第一区域由相同材料或不同材料构成。

16.权利要求15的半导体器件，其中：

所述多个第一导电层包括多个端部，所述多个端部沿着所述阶梯式衬底的上表面形状弯曲延伸而以从所述第一区域向所述第二区域抬高的阶梯形状层叠。

17.权利要求16的半导体器件，其中：

所述多个第一导电层的多个端部由所述多个接触区定义。

18.权利要求15的半导体器件，其中：

所述多个第二导电层设置在所述阶梯式衬底的第一区域上，从所述第一区域向所述第二区域平坦地延伸，并向所述栅极堆叠的上表面弯曲。

19.权利要求18的半导体器件，其中：

所述多个第二导电层的所述平坦地延伸的部分由所述多个接触区定义。

20.权利要求15的半导体器件，其中：

所述阶梯式衬底还包括第三区域，其中所述第三区域高于所述第一区域且低于所述第二区域。

21.权利要求20的半导体器件，其中：

所述栅极堆叠在所述多个第一导电层和所述多个第二导电层之间还包括多个第三导电层，所述多个第三导电层沿着所述阶梯式衬底的上表面形状弯曲。

22.权利要求21的半导体器件，其中：

所述多个第三导电层包括与所述多个第二导电层的多个接触区相同水平处的多个接触区。

23.权利要求13的半导体器件，其中：

所述多个第一导电层中最低层的第一导电层的接触区与所述多个第二导电层中最低层的第二导电层的接触区位于相同水平处，所述多个第一导电层中最上层的第一导电层的接触区与所述多个第二导电层中最上层的第二导电层的接触区位于相同水平处。

24.权利要求13的半导体器件，其中：

所述多个第一导电层的多个接触区与所述多个第二导电层的多个接触区位于相同水平处。

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