CN101165909A - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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Abstract

根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。

Description

非易失性半导体存储装置及其制造方法
相关申请的交叉引用
在这里引入于2006年10月17日提交的包括说明书、权利要求书、附图和摘要的日本专利申请No.2006-283117的全部内容作为参考。
技术领域
本发明的方面涉及一种能够电重写数据的半导体存储装置，更具体而言涉及半导体存储器件中的一种非易失性半导体存储装置。
背景技术
已经涌现出了对于紧凑、大容量的非易失性半导体存储器件的需求，并且可以被期待以实现更高集成度和更大的容量的NAND型闪速存储器获得了注意。在常规的制造方法下，已经遇到了微型化用于微加工迹线(trace)图形等等的设计规则的困难。
由于这些原因，为了提高存储器的集成度，最近已经提出了包括三维配置的存储器单元的多个半导体存储器件(例如，参考JP-2003-078044-A、美国专利No.5,599,724、美国专利No.5,707,885和Masuoka等人于2003年4月在IEEE TRANSACTIONS ON ELECTRONIC DEVICES VOL.50No.4第945-951页发表的“Novel Ultrahigh-Density Flash Memory with aStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”)。
 在包括三维配置的存储器单元的许多现有技术的半导体存储器件中，在每层基底上存储器单元必须经受与多个照相制版工艺(在下文中缩写为“PEP”，其中通过采用所谓的光致抗蚀剂的工艺，例如光刻工艺和蚀刻工艺，来进行所谓的构图)有关的处理。在设计规则的最小线宽处进行的PEP视为“临界PEP”，并且在大于设计规则的最小线宽的线宽处进行的照相制版工艺视为“粗PEP”。在存储器单元被设置成三维图形的现有技术的半导体存储器件中，一层存储器单元需要三个或更多个临界PEP。此外，在许多半导体存储器件中，一个在另一个的顶上地简单地堆叠各存储器单元，这不可避免地导致了归因于存储器单元的三维集成的成本增加。
此外，在存储器单元被设置成三维图形的情况下，如果能够在一个工艺中形成用于存储器单元的多个字线电极层(例如，多晶硅层、非晶硅层或金属层)的全部过孔，那么就能够增强降低成本的效果。
发明内容
根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；在所述衬底上设置的绝缘层；垂直于所述衬底设置的柱状半导体；叠层膜，包括：在所述柱状半导体周围设置的第一绝缘膜、在所述第一绝缘膜周围设置的电荷存储膜，以及在所述电荷存储膜周围设置的第二绝缘膜；设置在所述绝缘层上并与所述叠层膜接触的第一导体层；设置在所述第一导体层上的第一层间绝缘层；设置在所述第一层间绝缘层上并与所述叠层膜接触的第二导体层；被连接到所述第一导体层的第一接触插塞；以及被连接到所述第二导体层的第二接触插塞；其中所述第一导体层包括向上弯曲的第一端部分；其中所述第二导体层包括向上弯曲的第二端部分；其中所述第一端部分包括第一端面；其中所述第二端部分包括第二端面；其中所述第一接触插塞被设置在所述第一端面上；以及其中所述第二接触插塞被设置在所述第二端面上。
根据本发明的另一方面，提供了一种用于制造非易失性半导体存储装置的方法，包括：进行开口形成工艺，包括：在衬底上淀积绝缘膜，和在所述绝缘膜中形成凹形部分和凸起部分；进行淀积工艺，包括：沿着所述凹形部分、所述凹形部分的侧壁以及所述凸起部分淀积第一导体膜，和在所述第一导体膜上淀积第一层间绝缘膜；进行平面化工艺，包括：去除在所述凸起部分之上的所述第一层间绝缘膜，和去除在所述凸起部分之上的所述第一导体膜；以及在通过所述平面化工艺暴露的所述第一导体膜的端面上形成接触插塞。
根据本发明的又一方面，提供了一种非易失性半导体存储装置，包括：衬底；垂直于所述衬底形成的柱状半导体；在所述柱状半导体周围形成的电荷存储叠层膜；与所述电荷存储叠层膜接触的第一导体层；以及与所述第一导体层分离并与所述电荷存储叠层膜接触的第二导体层；其中在与所述衬底平行的公共平面中形成所述第一导体层的端面和所述第二导体层的端面。
附图说明
将参考附图详细地描述实施例，其中：
图1是第一实施例的非易失性半导体存储器件1的示意图；
图2是第一实施例的非易失性半导体存储器件1的存储器晶体管区域2的一部分的示意图；
图3是视图，示出了第一实施例的非易失性半导体存储器件1中的一个的存储器串10的示意结构；
图4是视图，示出了当第一实施例的非易失性半导体存储器件1进行从虚线所指出的存储器晶体管MTr3读数据的操作时获得的偏置状态；
图5是视图，示出了当第一实施例的非易失性半导体存储器件1进行从虚线所指出的存储器晶体管MTr3写数据的操作时获得的偏置状态；
图6是视图，示出了当第一实施例的非易失性半导体存储器件1进行从选择的块的存储器晶体管MTr擦除数据的操作时获得的选择的块的偏置状态；
图7是视图，示出了当第一实施例的非易失性半导体存储器件1进行从选择的块的存储器晶体管MTr擦除数据的操作时获得的未选择的块的偏置状态；
图8示出了第一实施例的非易失性半导体存储器件1的鸟瞰图；
图9是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图10是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图11是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图12是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图13是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图14是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图15是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图16是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图17是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图18是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图19是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图20是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图21是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图22是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图23是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图24是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图25是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图26是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图27是示出了用于制造第一实施例的非易失性半导体存储器件1的工艺的视图；
图28是示出了第二实施例的非易失性半导体存储器件1的鸟瞰图；
图29是图28中示出的非易失性半导体存储器件1的示意性的透视图；
图30是图29中所示出的一部分C的放大的截面示意图；
图31是示出了用于制造第二实施例的非易失性半导体存储器件1的工艺的视图；
图32是示出了用于制造第二实施例的非易失性半导体存储器件1的工艺的视图；
图33是示出了用于制造第二实施例的非易失性半导体存储器件1的工艺的视图；
图34是示出了用于制造第二实施例的非易失性半导体存储器件1的工艺的视图；以及
图35是示出了用于制造第二实施例的非易失性半导体存储器件1的工艺的视图。
具体实施方式
[本发明的最佳实施方式]
将在下文中描述本发明的实施例的非易失性半导体存储器件及其制造方法。本发明并不局限于下面提供的实施例。在各自的实施例中，相同的附图标记表示相同的组成部件，并且是不提供它们的重复说明的情况。
(第一实施例)
图1示出了第一实施例的非易失性半导体存储器件1的示意图。第一实施例的非易失性半导体存储器件1具有存储器晶体管区域2；字线驱动电路3；源极侧选择栅极线(SGS)驱动电路4；漏极侧选择栅极线(SGD)驱动电路5；读出放大器6；字线WL7；位线BL8；源极侧选择栅极线SGS30；漏极侧选择栅极线SGD31等等。如图1中所示，在第一实施例的非易失性半导体存储器件1中，通过以将一个在另一个的顶上的方式堆叠多个半导体层从而共同形成构成存储器晶体管区域2的各存储器晶体管。此外，如图1所示，在每一层中的各字线WL7在存储器晶体管区域2中二维地延伸。在沿正交于位线8的方向的至少一个端上的字线WL7的端相对于衬底向上弯曲，并且通过CMP等方法平面化。因此，各端各自具有平坦的端面。在单一的工艺中，用于将字线WL7连接到字线驱动电路3的接触被共同地形成在各自的字线L7的暴露的端面上。从而，有助于接触的处理。
图2是第一实施例的非易失性半导体存储器件1的存储器晶体管区域2的一部分的示意图。在本实施例中，存储器晶体管区域2具有m×n个(“m”和“n”表示自然数)存储器串10，每一个存储器串包括存储器晶体管(MTr1mn至MTr4mn)40、选择晶体管SSTrmn50，以及SDTrmn60。图2示出了在m＝3和n＝4的情况下获得的存储器晶体管区域2的实例。
一般由单一的电导体层形成连接到每个存储器串10中的存储器晶体管(MTr1mn至MTr4mn)40的栅极的字线WL1至WL4(7)。如图1和2所示，第一实施例的非易失性半导体存储器件1的字线WL1至WL4(7)二维地延伸并且呈现平坦的平面结构。字线WL1至WL4(7)中的每一个都具有基本上垂直于存储器串10的平面结构。可以操作地使驱动源极侧选择晶体管SSTrmn50的源极侧选择栅极线SGS30总是为每一层上的公共电势。因此，在本实施例中，源极侧选择栅极线SGS30采用平面结构。然而，SGS30的形状并不局限于平面结构，而是也可以采用由相互分离并绝缘的互连组成的结构。漏极侧选择栅极线SGD31也可以采用平面结构或由相互分离并绝缘的互连组成的结构。
在半导体衬底中，n+区域(未示出)形成在P阱区域14上。存储器串10中的每一个具有在n+区域上的柱状半导体。在半导体衬底上以矩阵图形的形式设置各自的存储器串10。柱状半导体也可以采用柱形或棱形。柱状半导体包括阶梯结构的柱状半导体，该阶梯结构的柱状半导体包括关于中心线对称的柱状半导体和在其上堆叠的另一中心线的柱状半导体，还包括关于单一的中心线对称的结构。
第一实施例的非易失性半导体存储器件1包括多个存储器串10。图3A示出了存储器串10中的一个(第mn个存储器串)的示意结构。图3B示出了该存储器串10的等价电路图。该存储器串10具有四个存储器晶体管MTr1mn40至MTr4mn40和两个选择晶体管SSTrmn50和SDTrmn60，以串联的方式连接所有的晶体管。在该半导体衬底中，在P型区域(P阱区域)14上形成N+区域15。在该存储器串10中，在N+区域15上形成柱状半导体11。在对应于该四个存储器晶体管MTr1mn40至MTr4mn40的部分中，在该柱状半导体11的周围形成能够存储电荷的绝缘膜12(例如，所谓的包括氧化硅膜、氮化硅膜和氧化硅的ONO膜)。此外，在绝缘膜12的周围形成平面电极13b至13e。在对应于两个选择晶体管SSTrmn50和SDTrmn60的部分中，在该柱状半导体11的周围形成由例如单层的氧化硅膜所制造的绝缘膜12，以及在该绝缘膜12的周围分别地形成平面电极13a和13f。在该实施例中，电极13a至13f、绝缘膜12以及柱状半导体11分别构成存储器晶体管MTr1mn40至MTr4mn40、选择晶体管SSTrmn50以及选择晶体管SDTrmn60，所有这些晶体管都操作在低压(depression)模式。电极13b至13e作为字线WL1至WL4(7)；电极13f作为选择栅极线SGDn；以及电极13a作为选择栅极线SGS。位线BLm8被连接到选择晶体管SDTrmn60的源极/漏极区域中的一个，和源极线SL(在本实施例中的N+区域15)70被连接到该选择晶体管SSTrmn50的源极/漏极区域中的一个。实施例示出了四个存储器晶体管MTr以串联的形式连接形成存储器串10的实例。然而，存储器晶体管MTr的数目并不局限于四个而是取决于需要。
将在下文中描述具有上述结构的第一实施例的非易失性半导体存储器件的操作。
(读操作)
图4示出了当第一实施例的非易失性半导体存储器件1进行从虚线所指示的存储器晶体管MTr321(40)读数据的操作时获得的偏置状态的视图。在这里，这样提供描述，假设本实施例的存储器晶体管MTr是所谓的MONOS垂直晶体管以及当在电荷存储层中没有电子累积时获得的存储器晶体管MTr的阈值Vth(中性阈值)为在0V附近。
当从存储器晶体管MTr321(40)读数据时，将Vb1(例如，0.7V)施加到位线BL2(8)；将0V施加到其它位线BL8；将0V施加到源极线SL70；将Vdd(例如，3.0V)施加到选择栅极线SGD1(31)和SGS1(30)；将V关(例如，0V)施加到其它的选择栅极线SGD31和SGS30；以及将Vpw(例如，0V；只要不正向偏置P阱区域14和存储器串10，Vpw可以是任何电压)施加到P阱区域14。字线WL3(7)被设置到0V；其它字线WL7被设置到V读(例如，4.5V)；以及感测位线BL2(8)的电流，由此能够读出关于位(MTr321)的数据。
在第一实施例的非易失性半导体存储器件1中，字线WL1至WL4(7)中的每一个都被连接到多个存储器串10。同样，选择栅极线SGS1(30)至SGS3(30)中的每一个都被连接到多个存储器串10。然而，可以读任意存储器晶体管的数据。
(写操作)
图5示出了当第一实施例的非易失性半导体存储器件1从虚线指示的存储器晶体管MTr321(40)写数据的操作时获得的偏置状态的视图。
当将数据“0”写到存储器晶体管MTr321(40)中时，将0V施加到位线BL2(8)；将Vdd施加到其它位线BL8；将Vdd施加到源线SL70；将Vdd施加到选择栅极线SGD1(31)；将V关施加到其它选择栅极线SGD31；将V关施加到选择栅极线SGS1(30)至SGS3(30)；将Vpw(例如，0V)施加到P阱区域14；将Vprog(例如，18V)施加到字线WL3(7)；以及将V通(例如，10V)施加到其它字线WL7。结果，电子被注入到电荷存储层中，并且沿正方向移动了存储器晶体管MTr321(40)的阈值。
当将数据“1”写到存储器晶体管MTr321(40)中时；即，当电子没有被注入到电荷存储层中时，将Vdd被施加到位线BL2(8)，由此使选择晶体管SDTr21(60)进入关状态。因此，电子没有被注入到存储器晶体管MTr321(40)的电荷存储层中。
通过适当地将各自的位线BL8的电压设置至0V或Vdd的方式来实现页(page)的写。
(擦除操作)
在包括多个存储器串的单元中进行数据擦除操作。图6示出了当第一实施例的非易失性半导体存储器件1进行从选择的块的存储器晶体管MTr擦除数据的操作时获得的选择的块的偏置状态的视图。图7示出了当第一实施例的非易失性半导体存储器件1进行擦除数据的操作时获得的未选择的块的偏置状态的视图。
在图6中，将V擦除(例如，20V)施加到选择的块(一个希望数据被擦除的块)中的P阱区域14，从而使源极线SL70成为浮置状态，并增加选择栅极线SGS30和SGD31的电势(至例如，15V)而其时序与将V擦除施加到P阱区域14的时序稍微偏离(例如，大约4微秒)。结果，将接近于V擦除的电势传输到存储器晶体管MTr的沟道形成区域(体部分)。因此，当字线WL1至WL4(7)被设置到；例如，0V时，在存储器晶体管MTr的电荷存储层中的电子被拉到P阱中，所以可以擦除数据。
同时，如图7所示，在未选择的块中使字线WL1至WL4(7)为浮置状态，通过耦合作用增加字线WL1至WL4(7)的电势，从而防止在存储器晶体管MTr1至MTr4的电荷存储层与字线之间的电势差的产生。因此，未进行从电荷存储层提取电子(擦除)。
表1示出了通过第一实施例的非易失性半导体存储器件1的“读操作”、“写操作”以及“擦除操作”获得的电势之间的关系。
表1
 读  写″0″  写″1″   擦除(选择的)   擦除(未选择的)
BL  Vb1  0  Vdd   V擦除   V擦除
SGD  Vdd  Vdd  Vdd   Vera del   Vera del
WL4  V读  V通  V通   0   开
WL3  0  Vprog  Vprog   0   开
WL2  V读  V通  V通   0   开
WL1  V读  V通  V通   0   开
SGS  Vdd  V关  V关   Vera del   Vera del
SL  0  Vdd  Vdd   开   开
PW  0  0  0   V擦除   V擦除
(制造方法)
下面将提供制造第一实施例的非易失性半导体存储器件1的详细方法。即，该器件经过如下工艺：形成下选择栅极(SGS)层；共同淀积存储器单元层与上选择栅极(SGD)层；在照相制版工艺中共同形成用于形成两个层的沟道部分的孔；在孔中淀积非晶硅(a-Si)、多晶硅(Poly-Si)等等以由此形成沟道；以及形成用于将字线连接到字线驱动电路的过孔。在包括三维堆叠的存储器单元层的非易失性半导体存储器件中，作为将其中制造了多个存储器单元的存储器单元层三维地(立体地)堆叠到各自的非晶硅膜(或者还可以是多晶硅膜)上的多个层中的结果而形成存储器单元区域，其中每一个非晶硅膜都具有二维的平面结构并被用作字线电极。关于将字线驱动电路等连接至用作字线电极的各自的非晶硅膜，立体地形成过孔。然而，当如上文所述的三维地堆叠多个存储器单元层时，根据现有的技术，在各自的存储器单元层中形成过孔的过程中会遇到下列问题。具体而言，第一个问题在于产生了处理其中将形成过孔的各自的存储器单元层的端的必要性以便不关于垂直方向重叠(overlap)。此外，当存储器单元层的端经受处理时，其还可能是这样的情况：必须将各自的过孔处理至不同的高度(深度)。第二个问题在于依赖于将堆叠的存储器单元层的数目在单一的工艺中形成过孔时所遇到的困难以及产生了在分离的工艺中处理各自的过孔的必要性。在该情况下，还出现了增加了提高了制造成本的工艺的数目的问题。
在第一实施例的非易失性半导体存储器件1中，用作字线电极的存储器单元层的多个非晶硅膜、用作绝缘膜的多个氧化硅膜以及形成上选择栅极层的非晶硅膜和氧化硅膜在存储器晶体管区域中二维延伸。然而，沿正交于位线的方向的这些膜的端相对于衬底向上弯曲，并且通过CMP等方法平坦化这些端从而形成平面端面。因此，第一，在其中将形成过孔的各自的存储器单元层的端没有关于垂直方向彼此重叠。第二，基本的要求是处理各自的过孔至基本上相等的高度(深度)。因此，能够在单一的工艺中，在各自的存储器单元层和上选择栅极层中形成过孔，从而能够裁减工艺的数目以及缩减制造成本。
图8示出了第一实施例的非易失性半导体存储器件1的鸟瞰图。第一实施例的非易失性半导体存储器件1具有存储器晶体管堆叠在半导体衬底上的结构。如图1和8所示，字线WL1至WL4(7)在形成了各自的存储器单元处的区域(存储器晶体管区域2)中二维地延伸。字线WL1至WL4(7)的端沿与各位线正交的方向相对于衬底向上弯曲，并且具有平面端面。换句话说，以凹形的形状交替地堆叠用作字线电极的非晶硅膜(或者多晶硅膜也是可接受的)和层间绝缘膜。形成各自的层的基本上垂直的各部分的端面以便形成平面端面。因此，能够通过单一的照相制版工艺形成将字线驱动电路3连接至各自的字线WL1至WL4(7)的过孔。通过使用在照相制版工艺中同时形成的过孔，将位线BL8连接至读出放大器6，并且将选择栅极线SGD31连接至选择栅极线SGD驱动电路5。
如前所述，通过在每一层(存储器单元层)中的公共导体层形成各自的字线WL1至WL4(7)，在每一层中二维地制造多个存储器单元。因此，能够显著地减少字线驱动电路3的数目，并且使芯片面积的缩小得以实现。
参考图9至18描述用于制造第一实施例的非易失性半导体存储器件1的工艺。在图9至18中，在左侧示出了外围电路区域，其是制造外围电路例如字线驱动电路和读出放大器电路的区域，并且在右侧示出了存储器晶体管区域。在存储器晶体管区域中示例了在图8中示出的在第一实施例的非易失性半导体存储器件1中的区域A、B以及对应于横截面X-X’和Y-Y’的区域。当在图8中示出非易失性半导体存储器件1时，外围电路区域被形成在同一衬底之上(thereas)并且被设置在其外侧(thereoutside)。
首先，将根据图9描述制造下选择栅极层的方法。在半导体衬底100上形成基元隔离区域STI102a、102b、102c、102d和102e。通过注入硼(B)离子形成P阱区域104，并且硼(B)离子被进一步注入到衬底100的表面附近，从而形成调节晶体管的阈值Vth的沟道注入区域106a和106b。接下来，将磷(P)离子单独注入到存储器单元晶体管区域，从而形成用作源线SL的n+扩散区域107。蚀刻使用导电杂质例如磷(P)的掺杂的多晶硅(poly-Si)膜从而形成在外围电路区域中的晶体管的栅电极110a和110b。接下来，将P离子或As离子注入到在外围电路区域中的一N-沟道晶体管区域，从而形成N-型区域112a、112b、112c和112d。各向异性地蚀刻淀积在整个衬底上的氮化硅膜，从而形成侧壁114a、114b、114c和114d。将砷(As)离子注入到在外围电路区域中的N-沟道晶体管的区域，从而形成源/漏区域116a、116b、116c和116d。将B离子注入到在外围电路区域中的P-沟道晶体管的区域，从而形成源/漏区域(未示出)。接下来，在整个衬底上形成氮化硅膜(阻挡(barrier)氮化硅膜)118。通过溅射和加热的方法形成硅化钴(CoSi2)层122a和122b。通过众所周知的CVD方法在整个衬底上形成BPSG膜124。淀积导电杂质例如P(磷)掺杂并用作存储器晶体管区域中的选择栅极线SGS的非晶硅膜(或多晶硅膜)126，从而进一步形成氮化硅膜128。在光致抗蚀工艺中形成孔(以下有时称为“晶体管插塞孔”)。加热衬底，从而形成用作选择栅极晶体管SSTr的栅极绝缘膜的热氧化物膜132a(第一栅极绝缘膜)和形成块氮化硅膜(未示出)。随后，通过众所周知的湿法蚀刻或干法蚀刻去除在该孔的底上的块氮化硅和热氧化物膜，从而形成热氧化物膜132c。去除块氮化硅膜，从而在整个衬底之上形成非晶硅(a-Si)膜。随后，该非晶硅膜经过CMP，从而形成柱状非晶硅层(第一柱状半导体)136。接下来，通过PEP处理该存储器晶体管区域，从而形成钛(Ti)膜。该膜经过热处理，从而产生硅化钛(TiSi)层140a和140b。也可以采用硅化钴(CoSi2)。接下来，形成氧化硅膜142作为预金属(pre-metal)绝缘膜(PMD)。接下来，形成用于互连目的的沟槽，并且在该沟槽中嵌入钨(W)膜。然后使该沟槽经受CMP，从而形成钨(W)插塞144a、144b和144c以及互连146a和146b。接下来，使用TEOS(四乙氧基硅烷)形成氧化硅膜148(图9)。在下文中，有时将通过使用TEOS形成的氧化硅膜称为TEOS。通过上述的工艺形成下选择栅极层。
现在将描述制造存储器单元层和选择栅极层的方法。在第一实施例的非易失性半导体存储器件中，可以略去用于以锥形的方式蚀刻各自的层的端部分以便呈现阶梯形状的工艺，并且可以在单一的工艺中形成在字线WL1至WL4的连接中使用的接触。因此，可以有效地减少工艺的数目，从而防止了制造成本的增加。具体而言，提供了用于在氧化硅膜148形成之后通过热CVD或等离子体CVD淀积作为层间绝缘膜的氧化硅膜149的工艺；随后在图8中示出的区域A的一部分和区域B的一部分中形成抗蚀剂膜(未示出)；并且通过干法刻蚀各向异性蚀刻在存储器晶体管区域中的区域A的一部分，制造存储器晶体管的区域(下文中称为“存储器区域”)以及区域B的一部分，从而形成开口(图10)。将要通过上述的工艺堆叠的膜可以被堆叠成中心凹进的凹形。通过这样的工艺，能够减少后续工艺的数目。淀积氧化硅膜149以使其比多个非晶硅膜、多个氧化硅膜以及全部氮化硅膜的假定的厚度(高度)更厚，在该氧化硅膜149上堆叠所有的膜。
交替地形成掺杂有导电杂质例如磷(P)的非晶硅膜(或多晶硅膜)和在控制栅极之间用作绝缘膜的氧化硅膜，由此形成非晶硅膜150、154、158、162和184以及氧化硅膜152、156、160和164。此外，形成氮化硅膜168(图11)。本实施例示例了将用作字线的非晶硅膜堆叠成四层的实例。然而，堆叠的层的数目并不局限于四个，并且如有需要，能够增加堆叠的非晶硅膜和氧化硅膜的层数。
在这时，因为通过上述工艺开口区域A的一部分，存储器区域，和区域B的一部分，所以在各自的开口的底部处相对于衬底水平地淀积并且还以弯曲的方式在开口的侧壁上淀积堆叠的非晶硅膜(150、154、158、162和184)、氧化硅膜(152、156、160和164)和氮化硅膜168。因此，该膜以凹进的方式被淀积成凹形图形(图11)。通过图10中示出的工艺，淀积氧化硅膜149以比多个淀积膜的全部厚度更厚，并且在氧化硅膜149中形成开口。因此，使得开口部分的深度比多个膜的整个的深度更大。
接下来，施加并且平面化涂层型低介电常数层间绝缘膜SOG(旋涂玻璃)169(图12)。
通过CMP共同平面化从SOG169到最底下的堆叠的非晶硅膜150的各膜(图13)。在图11所示出的工艺中，以膜在存储器晶体管区域中二维延伸，并且各自的膜的端沿与位线正交的方向相对于衬底向上折叠的方式淀积这些膜。当它们被共同地平面化时，平面化的膜具有属于单个平面的平面端面。
接下来，形成层间绝缘层(BPSG)(未示出)并且通过CMP平面化。产生用于形成存储器晶体管的柱状半导体(体部分)和上选择栅极晶体管SDTr的存储器插塞孔。依次淀积第一氧化硅膜(第一绝缘膜)、氮化硅膜和氧化硅膜(第二绝缘膜)，从而形成所谓的ONO膜172的叠层膜。该氮化硅膜被用作存储器晶体管的电荷存储层。接下来，形成光致抗蚀剂并且回蚀刻，由此从外围电路区域和存储器插塞孔的内壁中的非晶硅膜184和氧化硅膜164去除ONO膜172。然后去除光致抗蚀剂并且经过热处理，从而形成用作上选择栅极晶体管SDTr的栅极绝缘膜的热氧化物膜(第二栅极绝缘膜)176。通过各向异性蚀刻在存储器插塞孔中形成间隔物氮化硅膜，并且回蚀刻间隔物壁氮化硅膜和在孔底部的ONO膜172，以便能够确立与沟道部分136的电传导。在去除该间隔物氮化硅膜之后淀积非晶硅膜，并且使如此淀积的膜经受CMP，从而形成用作存储器单元的沟道部分和上选择栅极晶体管SDTr的沟道部分的柱状非晶硅层180(第二柱状半导体)。接下来，通过PEP和RIE隔离上选择栅极晶体管SDTr的层(氮化硅膜168和非晶硅膜184)，以及淀积层间绝缘膜(BPSG)182并通过CMP平面化。确保上选择栅极晶体管SDTr的层的接触在沿图14中Y-Y’方向的方向Y的区域A的邻近的端。接下来，形成作为预金属绝缘膜(PMD)的氧化硅膜187并且通过CMP平面化(图14)。
通过PEP和RIE形成外围电路的互连过孔400a(图15)。
通过PEP和RIE在由前面描述的工艺所平面化并未覆盖的非晶硅膜(150、154、158和162)的端面上共同形成存储器晶体管区域的过孔400b、400c、400d、400e、400f和400g(图16)。
在前面描述的照相制版工艺形成的过孔400a、400b、400c、400d、400e、400f和400g中形成钨膜，并且通过CMP平面化，从而形成钨插塞188a、188b、188c、188d、188e、188f和188g(图17)。
如前所述，在第一实施例的非易失性半导体存储器件中，用作字线电极的非晶硅膜(150、154、158和162)和层间绝缘膜(152、156和160)被交替地叠(tack)成凹形，并且平面化沿与各自的膜的位线正交的方向的凹形膜的末端。具体而言，各自的膜二维延伸，并且沿与各自的膜的位线正交的方向的膜的末端相对于衬底向上弯曲且具有平面端面。此外，各自的膜的端面组成了单一的平面。因此，在各自的膜的端面中形成的过孔400d、400e、400f和400g具有基本上相同的深度。因此，在单一的PEP和单一RIE工艺中可以形成四个孔。用于将用作漏极侧选择栅极线SGD31的非晶硅膜184连接至漏极侧选择栅极线(SGD)驱动电路5的过孔400b和用于将用作存储器单元的沟道部分和上选择栅极晶体管SDTr的沟道部分的柱状非晶硅层180(第二柱状半导体)连接至位线BL的过孔400c具有与过孔400d、400e、400f和400g基本上相同的深度。因此，能够通过单一的PEP和单一RIE工艺形成过孔400b、400c、400d、400e、400f和400g。
因为外围电路的互连过孔400a在深度方面与其它过孔(400b、400c、400d、400e、400g和400g)不同，所以很难处理过孔400a，并且可能导致这样的情况，必须在另一工艺中处理过孔400a。因此，在第一实施例的非易失性半导体存储器件中，在如图15所示的其它过孔形成之前，通过另一PEP和另一RIE工艺形成过孔400a。
形成铝(Al)膜并且经受照相制版工艺，由此形成电极190a、190b、190c、190d、190e、190f和190g。随后，形成层间绝缘膜(BPSG)192并且通过CMP平面化。在通过PEP形成过孔之后，使用钨膜填充孔。然后使该膜经受CMP，从而形成钨插塞194a和194b。然后形成铝膜并且经过PEP，从而形成铝电极196a和196b(图18)。
可以通过前述的工艺制造第一实施例的非易失性半导体存储器件1。
当通过CMP共同平面化淀积成凹形的膜出现障碍时(图13)，也可以通过众所周知的各向异性干法蚀刻依次平面化从SOG169至最底下的非晶硅膜150之间的膜。具体而言，该膜经历了下列工艺。首先，蚀刻掉SOG169。施加的SOG169仍然保留在堆叠在最高层处的凹形氮化硅膜168的凹陷处(图19)。通过反应离子刻蚀(RIE)回蚀刻氮化硅膜168，从而将其平面化(图20)。接下来，通过RIE回蚀刻非晶硅膜184，从而将其平面化(图21)。接下来，通过RIE回蚀刻氧化硅膜164，从而将其平面化(图22)。同样地，通过RIE依次回蚀刻非晶硅膜(162、158、154和150)和氧化硅膜(160、156和152)，从而将其平面化。由此，分别处理堆叠的非晶硅膜、氧化硅膜和氮化硅膜以使其呈现平面端面(图23)。因为通过RIE各向异性的蚀刻各自的层的端面时，所以在各自层的端面上会出现微小的台阶。因此，该端面未能形成一个完美的单一的平面而是基本上单一的平面。可以通过单一的光刻和RIE形成用于将字线驱动电路3连接至各自的字线WL1至WL4(7)的过孔。
在第一实施例的非易失性半导体存储器件中，共同形成各存储器单元层和上选择栅极层。此外，凹形地形成并平面化将堆叠的非晶硅膜、氧化硅膜和氮化硅膜。因此，各自的膜的端的平面化的端面形成基本上单一的平面。有助于在单一的工艺中形成用于将字线WL等连接至各自的非晶硅膜的过孔，因此可以显著减少制造工艺的数目。
具体而言，预先淀积将堆叠的对应于存储器晶体管的层的数目的多层膜和上选择栅极层的多层膜，并同时地形成孔图形。结果，可以在一个PEP中形成多个串联连接的垂直存储器晶体管。此外，为了激活该多个串联连接的垂直晶体管，必须将选择栅极连接到晶体管的顶部和底部。如前所述，在单一的操作中沿着存储器晶体管形成该上选择栅极，并且还可以在一个或两个PEP操作中同时形成下选择栅极。
根据第一实施例的非易失性半导体存储器件和用于制造半导体存储器件的方法，通过公共导体层在每一层中形成字线，从而能够减少字线驱动电路的数目并减少芯片面积。
可以操作地使多个串联连接的垂直晶体管的源极侧选择栅极线SGS和各自的存储器晶体管的字线WL总为每一层中的公共电势。因此，选择栅极线SGS和字线WL都可以采用平面结构。结果，可以通过粗PEP形成字线，从而可以实现简化制造过程和降低成本。
在第一实施例的非易失性半导体存储器件中，如前所述，将用于形成各存储器单元的沟道和上选择栅极晶体管SDTr的沟道的非晶硅膜、氧化硅膜以及用作层间绝缘膜的氮化硅膜淀积成凹形。因此，沿垂直于膜的位线方向的各自的膜的端呈现相对于衬底向上折叠的形状。然而，在考虑减少芯片面积的情况下，沿与膜的位线正交的方向的各自的膜的端不必呈现相对于衬底向上弯曲的形状。仅仅膜的端位于图8中示出的区域B中时，相对于衬底向上弯曲才是基本的要求。因此，可以小型化图8中示出的区域A，从而可以做出减小芯片面积的尝试。
因此，在第一实施例的非易失性存储器件的一个修改中，如图27所示，将堆叠的非晶硅膜、氧化硅膜和氮化硅膜在各自的存储器晶体管区域中二维地(沿平面方向)延伸。在沿与膜的位线正交的方向的膜的两个端中，只有当端位于区域B中时，其中在区域B中形成连接到字线WL的过孔，相对于衬底向上弯曲才是基本的要求。换言之，沿将要形成连接到字线WL的过孔的区域B的方向，还可以将一个在另一个的顶上堆叠的各膜堆叠为字母L的形状。
将在下文中描述前面所描述的用于将一个在另一个的顶上堆叠的各自的非晶硅层等等形成为字母L的形状的方法。因为用于形成下选择栅极层、形成钨插塞和互连以及形成TEOS膜的工艺(图9)和前述的一样，所以略去它们的重复性说明。
在整个外围电路区域和存储器晶体管区域上通过热CVD或等离子CVD形成TEOS膜并且淀积氧化硅膜149作为层间绝缘膜。接下来，在外围电路区域的一部分和用于将被连接到存储器晶体管区域的字线WL的过孔的区域(图10中所示的区域B)中形成抗蚀剂膜，并且通过各向异性干法蚀刻在抗蚀剂膜中形成开口(图24)。通过这些工艺，在外围电路区域和区域B的一部分中保留氧化硅膜149。同时，作为蚀刻掉氧化硅膜149的结果，开口了邻近存储器晶体管区域的外围电路区域的一部分、存储器区域以及连接源极侧选择栅极线(SGS)和漏极侧选择栅极线(SGD)的区域(图10中所示的区域A)。换言之，形成了凹形，其中外围电路区域和区域B的一部分是高的，外围电路区域的其它部分、存储器区域和区域A是凹进的。
在整个衬底上交替地淀积导电杂质例如P(磷)掺杂的非晶硅膜(150、154、158、162和184)和夹在控制栅极之间作为绝缘膜的氧化硅膜(152、156、160和164)，并且进一步淀积氮化硅层168(图25)。堆叠非晶硅膜和氧化硅膜的层的数目并未限制到四。依需要堆叠膜。通过堆叠操作，在邻近存储器晶体管区域的外围电路区域和区域B的一部分中，以使各自的膜的端沿基本上垂直的方向延伸的方式，将各自的非晶硅膜(150、154、158、162和184)、氧化硅膜(152、156、160和164)以及氮化硅膜168堆叠成凹形。
接下来，施加并平面化涂层型低介电常数层间绝缘膜SOG(旋涂玻璃)169(图26)。
用于通过CMP将SOG169共同平面化至堆叠的最底层的非晶硅膜150的工艺和前面描述的第一实施例的工艺(图13)相同。
通过RIE蚀刻掉仍保留在外围电路区域和区域A中的氧化硅膜(160、156、152和149)、非晶硅膜(162、158、154和150)、氮化硅膜168以及SOG169。通过处理，下选择栅极层和TEOS膜148保留在外围电路区域和区域A中。同时，各自堆叠的膜在存储器区域中保持平面形状，并且膜在区域B中保持相对于衬底向上弯曲，因此膜在存储器晶体管区域中呈现字母L的形状(图27)。因为接下来的工艺与第一实施例的工艺相同，所以略去了它们的重复说明。
在通过前述工艺制造的第一实施例的非易失性半导体存储器件中，以单一的工艺共同形成存储器单元层和上选择栅极层。在沿与膜的位线正交的方向的各自的堆叠的膜的端中，邻近将过孔连接至字线驱动电路等的区域B的端相对于衬底向上弯曲并且通过CMP等平面化。因此，可以容易地以单一的工艺形成过孔。从上面的描述，附加地提供本实施例又提供了通过CMP去除在外围电路区域中堆叠的非晶硅膜、氧化硅膜和氮化硅膜的工艺(图27)。然而，形成凹形的一个端以从区域A延伸到外围电路区域，并且在随后的工艺中蚀刻掉外围电路区域的一部分。因此，可以减小区域A至最小的需要尺寸。根据本实施例，随着将堆叠的膜例如非晶硅层的数目的增加，减小了芯片的尺寸。
(第二实施例)
在前述的第一实施例的非易失性半导体存储器件中，形成沿与位线正交的方向堆叠的非晶硅膜、氧化硅膜和氮化硅膜的端以使其相对于衬底向上弯曲。通过CMP等方法平面化各端。因此，如前所述，在一个工艺中，很容易在各自的膜的端的端面中形成用于连接字线驱动电路的过孔。
当形成各自的膜的端以使其相对于衬底向上弯曲时，通过CMP等方法平面化各端，以使其呈现端面。结果，沿与位线正交的方向的端面的宽度变得等于堆叠的膜中的每一个的厚度。因此，当通过干法蚀刻在这样窄的区域中形成过孔时，过孔的直径被限制为非晶硅膜的厚度(高度)或更小。此外，不可以将间距设定至比氧化硅膜的厚度(高度)更大的尺寸。因此，当需要确保大的过孔直径时或当以较大的间距形成过孔时，可以考虑增加堆叠的非晶硅膜或氧化硅膜的厚度(高度)。然而，膜的厚度由器件的特性决定并且不能被容易地改变。
在第二实施例的非易失性半导体存储器件中，当进行使整个芯片小型化的尝试时，形成各平面化的非晶硅膜的各端面以便沿与位线正交的方向的各端面的宽度变得等于或大于整个的堆叠的膜的厚度(高度)。结果，过孔可以精确地形成在目标非晶硅层中。
将通过参考附图描述第二实施例的非易失性半导体存储器件1。图28是第二实施例的非易失性半导体存储器件1的乌瞰图。图29是在图28中示出的非易失性半导体存储器件1的示意性透视图。图30是在图29中示出的一部分C的示意性放大的截面视图。如图28和29所示，如在第一实施例中的情况，各自的字线WL1至WL4(7)在存储器区域中二维地延伸。沿与位线正交的方向的各自字线WL1至WL4(7)的端相对于衬底向上弯曲并且被平面化以致呈现平面端面。与第一实施例相比，第二实施例的特征为端相对于衬底向上弯曲的角α小于相对于衬底的直角；即，端以倾斜的方式相对于衬底向上弯曲，并且各自的字线WL1至WL4(7)被形成为开口比凹形的开口宽的形状。具体而言，一个在另一个的顶上地堆叠用作字线电极的多晶硅膜(或也可以采用非晶硅膜)和层间绝缘膜，并且沿与各自的层的位线正交的方向上的各自的层的端以倾斜的方式相对于衬底向上弯曲，因此当与凹形的开口相比时，开口相对于平面的底部变得更宽。此外，通过CMP平面化端以使其呈现更平坦的端面。因此，可以在单一的照相制版工艺中处理用于将字线驱动电路3连接至各自的字线WL1至WL4(7)的过孔。在下面的描述中，对于相对于衬底的预定角度α为45°的情况给出了解释。然而，该角度并不局限制于该数值，并且还可以任意地设置到小于直角的角。
如上所述，形成将堆叠的非晶硅膜、氧化硅膜和氮化硅膜，以便当与凹形的开口部分相比时，开口部分相对于平面底部变得更宽。因此，如图29所示，当平面化相对于衬底向上弯曲的沿与位线正交的方向的端时，沿与位线正交的方向的平面化的端的宽度变得比每一个膜的厚度(高度)大。因为平面化了相对于衬底向上延伸的端的上面，所以端的截面图呈现平行四边形的形状。对应平行四边形的一边的沿与位线正交的方向端面的宽度比对应于平行四边形的高度的膜的厚度大。具体而言，如图30所示，当各自的膜以例如45°的角度向上弯曲时，假设每一个膜的高度(厚度)为“h”，那么沿与位线正交的方向上的平面化的端面的宽度达到h。
根据端相对于衬底向上弯曲的角α确定沿与位线正交的方向的端面的宽度。当角α被设置为接近直角的角度时；例如85°时，沿与位线正交的方向上的端面的宽度基本上与膜的厚度相同。当角度α被设置为接近水平的角度；例如5°时，沿与位线正交的方向上的端面的宽度变得非常的大。出现了极大地确保将形成用于与字线WL等连接的过孔的区域B的必要性，其与更小芯片尺寸的倾向相反。因此，根据需要的过孔的尺寸和间距、每一个堆叠的膜的厚度(高度)以及区域B的尺寸来确定端相对于衬底向上弯曲的角α。通常，相对于衬底的角α小于80°；例如为45°。在该情况下，如图30中所示，沿与位线正交的方向的端面的宽度是对应于高度的膜的厚度“h”的倍(约1.41倍)。因此，可以增加过孔的尺寸。此外，可以设定具有余量的间距。
图31至35是示出了用于制造第二实施例的非易失性半导体存储器件的工艺的视图。在图31至35中，在左侧形成并示出了字线驱动电路和形成有例如读出放大电路的外围电路的外围电路区域；以及在右侧示出了存储器晶体管区域。在存储器晶体管区中示例了图29中所示出的第二实施例的非易失性半导体存储器件1中的区域A、区域B以及对应于截面部分X-X’和Y-Y’的区域。
从用于在半导体衬底上形成基元隔离区域STI102a、102b、102c、102d和102e的工艺到通过公知的CVD在整个衬底上形成TEOS膜148的工艺(图9)的工艺与在第一实施例中描述的工艺相似，并且略去了它们的重复说明。
在形成TEOS膜148之后，通过热CVD或等离子体CVD淀积氧化硅膜149作为层间绝缘膜。接下来，考虑到将淀积的膜的全部高度(厚度)，在除了存储器区域之外的区域中形成用于形成开口的抗蚀剂膜(未示出)以便在存储器区域中的基本上水平的位置中淀积各膜。通过各向异性干法蚀刻去除氧化硅膜149，从而产生开口(图31)。这里，当与第一实施例相比时，第二实施例的非易失性半导体存储器件1的特征在于淀积的氧化硅膜149是锥形蚀刻的。具体而言，当各向异性蚀刻氧化硅膜149时，没有沿与衬底垂直的方向实施蚀刻而是以相对于衬底的预定角实施蚀刻。根据需要的过孔的尺寸和间距、每一个堆叠的膜的厚度(高度)以及区域B的尺寸来决定该预定的角；并且将角设定为小于例如80°的角。实例，在其中进行设定以便相对于衬底产生45°的角。通过该工艺，将其上淀积了剩余的氧化硅膜149和TEOS膜148的衬底的上表面形成为开口比凹形宽的形状(换句话说，锥形的形状)。
交替地淀积导电杂质例如P(磷)掺杂的非晶硅膜(或多晶硅膜)和在控制栅极之间用作绝缘膜的氧化硅膜，从而形成非晶硅膜150、154、158、162和184以及氧化硅膜152、156、160和164。此外，形成氮化硅膜168(图32)。
这时，通过前面的工艺将存储器区域开口为开口比凹形的开口宽的形状。淀积该膜以便其沿着开口的侧壁变为折叠的，以及淀积在相对于衬底水平的开口的底上。因此，将要堆叠的各自的膜被淀积成开口比凹形的开口宽的形状(图32)。换言之，将各自的膜形成为相对于衬底向上弯曲的形状。
施加涂层型低介电层间绝缘膜SOG(旋涂玻璃)169并且将其平面化(图33)。
通过CMP处理在一个操作中将从SOG169到最底层的堆叠的非晶硅膜150之间的膜平面化(图34)。
从用于形成存储器插塞孔(图14)的工艺到用于在形成用作存储器单元的沟道部分和上选择栅极晶体管SDTr的沟道部分的柱状非晶硅层180(第二柱状半导体)之后通过PEP和RIE形成用于外围电路的互连过孔400a的工艺(图15)与用于制造第一实施例的非易失性半导体存储器件的方法是相同的。因此，略去了它们的重复说明。
接下来，通过PEP和RIE在一个操作中形成存储器晶体管区域的过孔400b、400c、400d、400e、400f和400g(图35)。过孔400d到400g连接到其的非晶硅膜(162、158、154和150)被淀积成开口部分以相对于衬底的45°的角开口的形状，并且随后通过CMP平面化各非晶硅膜以使其相对于衬底变得水平。因此，沿与位线正交的方向的平面化的端的端面的宽度变得大于分别淀积的膜的厚度(高度)。从而，在具有大的宽度的端面中形成过孔，因此当与通过第一实施例描述的制造方法形成过孔的情况相比时，可以以较大的余量形成过孔。而且，可以形成大的过孔直径。此外，因为同样的原因，形成在非晶硅膜之间的氧化硅膜(164、160、156和152)的端面的宽度也被制造得大。因此，可以确保过孔之间的间距比第一实施例的制造方法所获得的更大。
从用于形成钨插塞188a至188g的工艺(图17)到用于最终形成钨插塞194a和194b以及铝电极196a和196b的工艺(图18)的工艺与第一实施例的制造方法中的对应工艺相似，并且因此略去了它们的重复说明和解释。通过前述工艺，可以制造第二实施例的非易失性半导体存储器件。
即使在第二实施例的非易失性半导体存储器件中，基本的需要是，沿与位线正交的方向的用作字线电极的导体层的各端中，仅仅形成位于将形成用于连接字线驱动电路的过孔的区域B中的端，以使其相对于衬底向上弯曲。因此，可以减小图28所示的区域A，并且可以进行减小芯片面积的尝试。在这点上，第二实施例与第一实施例是相同的，并且制造方法与第一实施例也是完全相同的，因此略去了它们的重复的说明。
在第二实施例的非易失性半导体存储器件中，可以在用作字线电极的各自的导体层中形成具有余量的过孔。此外，还可以增加过孔的尺寸。另外，也可以极大地确保过孔之间的间距。
在第二实施例的非易失性半导体存储器件中，在一个操作中形成存储器单元层和上选择栅极层，并且以预定的角度相对于衬底向上弯曲并平面化沿与各自层的位线正交的方向的各自的层的端。因此，有助于以单一的工艺，在各自的非晶硅膜中形成用于与字线WL等连接的过孔，因此可以显著减少制造工艺的数目。
此外，在第二实施例的非易失性半导体存储器件中，通过公共导体层，在每一层形成字线，由此可以减少字线驱动器的数目并且可以实现较小的芯片面积。
此外，可以操作地使选择栅极线SGS和字线WL总为每一层上的公共电势。此外，可以在任何的预定区域采用平面结构。结果，可以通过粗PEP形成字线，由此可以实现简化制造工艺并且削减成本。
虽然在第一和第二实施例的描述中描述了本发明，但其并不应该将构成本发明的公开的一部分的描述和附图理解为限制了本发明。通过该公开，各种可选的实施例、实例和操作技术将对本领域技术人员变得显而易见。
例如，作为字线电极的非晶硅膜(也可以是多晶硅膜)的端可以具有平滑的弯曲的形状，并且不必具有平直的形状。
根据本发明的一个方面，提供了一种非易失性半导体存储器件，其包括三维堆叠的存储器单元，并且其减少了用于处理到字线电极中的接触的工艺的数目，从而减少了成本。

Claims (19)

1.一种非易失性半导体存储装置，包括：
衬底；
绝缘层，被设置在所述衬底上；
柱状半导体，被设置为垂直于所述衬底；
叠层膜，包括：
第一绝缘膜，被设置在所述柱状半导体周围，
电荷存储膜，被设置在所述第一绝缘膜周围，和
第二绝缘膜，被设置在所述电荷存储膜周围；
第一导体层，被设置在所述绝缘层上并与所述叠层膜接触；
第一层间绝缘层，被设置在所述第一导体层上；
第二导体层，被设置在所述第一层间绝缘层上并与所述叠层膜接触；
第一接触插塞，被连接到所述第一导体层；以及
第二接触插塞，被连接到所述第二导体层；
其中所述第一导体层包括向上弯曲的第一端部分；
其中所述第二导体层包括向上弯曲的第二端部分；
其中所述第一端部分包括第一端面；
其中所述第二端部分包括第二端面；
其中所述第一接触插塞被设置在所述第一端面上；以及
其中所述第二接触插塞被设置在所述第二端面上。
2.根据权利要求1的非易失性半导体存储装置，其中所述柱状半导体、所述叠层膜和所述第一导体层形成在低压模式下操作的第一存储器单元；以及
其中所述柱状半导体、所述叠层膜和所述第二导体层形成在所述低压模式下操作的第二存储器单元。
3.根据权利要求2的非易失性半导体存储装置，其中所述第一存储器单元和所述第二存储器单元形成存储器串。
4.根据权利要求1的非易失性半导体存储装置，其中所述第一端面具有等于或大于所述第一导体层的厚度的宽度。
5.根据权利要求1的非易失性半导体存储装置，其中所述第二端面被设置在与所述第一端面相同的平面中。
6.根据权利要求1的非易失性半导体存储装置，其中所述第一导体层还包括第一中心部分，在所述第一中心部分处所述第一导体层与所述叠层膜接触；以及
其中由与第一中心层相同的材料制造所述第一端部分。
7.根据权利要求1的非易失性半导体存储装置，其中所述第一端部分与所述衬底的表面形成等于或大于45度的角。
8.根据权利要求6的非易失性半导体存储装置，其中所述绝缘层包括：
凹形部分，与所述第一中心部分接触，以及
凸起部分，与所述第一端部分接触。
9.根据权利要求1的非易失性半导体存储装置，其中所述第一端部分具有平直的形状。
10.根据权利要求1的非易失性半导体存储装置，其中所述第一端部分具有弯曲的形状。
11.一种用于制造非易失性半导体存储装置的方法，包括以下步骤：
进行开口形成工艺，包括：
在衬底上淀积绝缘膜，和
在所述绝缘膜中形成凹形部分和凸起部分；
进行淀积工艺，包括：
沿着所述凹形部分、所述凹形部分的侧壁和所述凸起部分淀积第一导体膜，和
在所述第一导体膜上淀积第一层间绝缘膜；
进行平面化工艺，包括：
去除在所述凸起部分之上的所述第一层间绝缘膜，和
去除在所述凸起部分之上的所述第一导体膜；以及
在通过所述平面化工艺暴露的所述第一导体膜的端面上形成接触插塞。
12.根据权利要求11的方法，其中进行所述淀积工艺的所述步骤还包括：
在所述第一层间绝缘膜上淀积第二导体膜，和
在所述第二导体膜上淀积第二层间绝缘膜；以及
其中进行所述平面化工艺的所述步骤还包括：
去除在所述凸起部分上的所述第二层间绝缘膜，和
去除在所述凸起部分上的所述第二导体膜。
13.根据权利要求12的方法，其中通过所述开口形成工艺形成的所述凹形部分的深度大于通过所述淀积工艺淀积的所述第一导体膜、所述第一层间绝缘膜、所述第二导体膜以及所述第二层间绝缘膜的总厚度。
14.根据权利要求11的方法，其中进行所述淀积工艺的所述步骤包括：
交替地淀积多个导体膜和多个层间绝缘膜；和
其中进行所述平面化工艺的所述步骤包括：
去除在所述凸起部分之上的所述多个导体膜和所述多个层间绝缘膜。
15.根据权利要求14的方法，其中通过所述开口形成工艺形成的凹形部分的深度大于通过所述淀积工艺淀积的所述多个导体膜和所述多个层间绝缘膜的总厚度。
16.根据权利要求11的方法，其中通过所述开口形成工艺形成所述凹形部分以便所述凸起部分的侧壁垂直于所述衬底的表面。
17.根据权利要求11的方法，其中通过所述开口形成工艺形成所述凹形部分以便所述凸起部分的侧壁与所述衬底的表面形成等于或大于45度的角。
18.根据权利要求11的方法，其中通过所述开口形成工艺形成所述凹形部分以便所述凸起部分的侧壁具有弯曲的形状。
19.一种非易失性半导体存储装置，包括：
衬底；
柱状半导体，被形成为垂直于所述衬底；
电荷存储叠层膜，在所述柱状半导体周围形成；
第一导体层，与所述电荷存储叠层膜接触；以及
第二导体层，与所述第一导体层分离并与所述电荷存储叠层膜接触；
其中在与所述衬底平行的公共平面中形成所述第一导体层的端面和所述第二导体层的端面。
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