JP2021044295A - 半導体装置およびその製造方法 - Google Patents

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崇史 渡邉
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Abstract

【課題】導電層とコンタクトプラグとの接続不良を低減することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、基板と、基板上で複数の導電層と複数の絶縁層とが交互に積層された積層体と、積層体の端部で複数の導電層と個別に接続された複数の第１コンタクトプラグと、を備える。この半導体装置は、基板上に、基板の平坦面に対して上方に連続的に傾斜した下層傾斜構造、平坦面に対して上方に段階的に傾斜した下層階段構造、および平坦面に平行な平面と平坦面に対して上方に傾斜した斜面とが交互に連続する下層複合階段構造のいずれかを含む下層立体構造を有する。導電層の上面における第１コンタクトプラグとの接続領域であるテラス領域の少なくとも一部は、下層立体構造上に配置されている。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の一例である三次元積層型半導体メモリは、ワードラインとして機能する導電層と、絶縁層とを三次元的に積層させた積層体を有する。この積層体の端部は、コンタクトプラグに接続するために、一般的に階段状に形成される。
特許第５１０００８０号公報
導電層と絶縁層とを積層した積層体の端部を階段状に形成する場合、導電層の積層数が多くなるにつれて、最上層の導電層に接続されるコンタクトプラグと、最下層の導電層に接続されるコンタクトプラグとの間で深さの差が大きくなる。そのため、コンタクトプラグを形成する工程において、コンタクトホールのオーバーエッチングやコンタクトプラグの未接続といった接続不良が起こり得る。
本発明の実施形態は、導電層とコンタクトプラグとの接続不良を低減することが可能な半導体装置およびその製造方法を提供することである。
一実施形態に係る半導体装置は、基板と、基板上で複数の導電層と複数の絶縁層とが交互に積層された積層体と、積層体の端部で複数の導電層と個別に接続された複数の第１コンタクトプラグと、を備える。この半導体装置は、基板上に、基板の平坦面に対して上方に連続的に傾斜した下層傾斜構造、平坦面に対して上方に段階的に傾斜した下層階段構造、および平坦面に平行な平面と平坦面に対して上方に傾斜した斜面とが交互に連続する下層複合階段構造のいずれかを含む下層立体構造を有する。導電層の上面における第１コンタクトプラグとの接続領域であるテラス領域の少なくとも一部は、下層立体構造上に配置されている。
第１実施形態に係る半導体装置の要部の構造を示す断面図である。 下層傾斜構造の形成工程を示す断面図である。 積層体の形成工程を示す断面図である。 マスク材の形成工程を示す断面図である。 マスク材に開口部を形成る工程を示す断面図である。 犠牲層および絶縁層のエッチング工程を示す断面図である。 マスク材の端部のスリミング工程を示す断面図である。 マスク材のスリミング後の犠牲層および絶縁層のエッチング工程を示す断面図である。 テラス領域の形成工程を示す断面図である。 上層絶縁膜の形成工程を示す断面図である。 犠牲層を導電層に置換する工程を示す断面図である。 比較例に係る半導体装置の要部の構造を示す断面図である。 第２実施形態に係る半導体装置の要部の構造を示す断面図である。 第３実施形態に係る半導体装置の要部の構造を示す断面図である。 第４実施形態に係る半導体装置の要部の構造を示す断面図である。 第５実施形態に係る半導体装置の要部の構造を示す断面図である。 は、第６実施形態に係る半導体装置の要部の構造を示す断面図である。 は、第７実施形態に係る半導体装置の要部の構造を示す断面図である。 は、第７実施形態の変形例に係る半導体装置の要部の構造を示す断面図である。 は、第８実施形態に係る半導体装置の主要な製造工程のフロー図である。 可動絶縁膜の傾斜角の計測方法を説明するための断面図である。 （ａ）は、下層絶縁膜の傾斜面上に形成されたテラス領域の概念図であり、（ｂ）は、実際の下層絶縁膜の傾斜面上に形成されたテラス領域の概念図である。 （ａ）は、下層絶縁膜の傾斜面が所望の傾斜角である概念図であり、（ｂ）は、下層絶縁膜の傾斜面が実際の傾斜角である概念図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の要部の構造を示す断面図である。図１に示す半導体装置１は、基板１０と、積層体２０と、複数のコンタクトプラグ３０と、を備える。
基板１０は、例えばシリコン基板である。基板１０には、下層傾斜構造１１が形成されている。本実施形態では、下層傾斜構造１１は、基板１０の平坦面１２に対して上方に連続的に傾斜した傾斜面である。
積層体２０は、基板１０上に設けられている。積層体２０では、複数の導電層２１と複数の絶縁層２２とが交互に積層されている。各導電層２１は、ワードラインとして機能する。また、各導電層２１は、絶縁層２２によって相互に絶縁されている。さらに、各導電層２１の端部には、テラス領域２１ａが形成されている。テラス領域２１ａは、コンタクトプラグ３０との接続領域であり、上述した下層傾斜構造１１上に形成されている。
複数のコンタクトプラグ３０は、テラス領域２１ａで複数の導電層２１に個別に接続されている。各コンタクトプラグ３０は、上層絶縁膜４０によって相互に絶縁されている。
以下、本実施形態に係る半導体装置の製造方法を図２〜１１を参照して説明する。
まず、図２に示すように、基板１０の片面に、平坦面１２に対して任意の傾斜角θで傾斜した下層傾斜構造１１を形成する。下層傾斜構造１１は、例えばグレースケールリソグラフィ技術及びドライエッチング技術を利用して形成することができる。傾斜角θは、下層傾斜構造１１の縦横比と、導電層２１のピッチと、テラス領域２１ａの幅の比が近くなるように設定することが望ましい。これにより、コンタクトプラグ３０の深さの差をより小さくすることが可能となる。
次に、図３に示すように、基板１０上に積層体２０ａを形成する。積層体２０ａは、犠牲層２３（第１層）と絶縁層２２（第２層）とを交互に積層することによって形成できる。犠牲層２３は、例えば窒化シリコン膜であり、絶縁層２２は、例えば酸化シリコン膜である。
次に、図４に示すように、積層体２０ａ上にマスク材５０を形成する。マスク材５０は、有機物で構成されたフォトレジストでもよいし、絶縁膜や金属膜で構成されたハードマスク材でもよい。
続いて、図５に示すように、マスク材５０に開口部５１を形成する。開口部５１によって、最上層の犠牲層２３において、下層傾斜構造１１の上部に形成された部分が露出する。
次に、図６に示すように、例えばドライエッチングにて、開口部５１から露出した最上層の犠牲層２３と、この犠牲層２３の下層に形成された絶縁層２２と、を除去する。
次に、図７に示すようにマスク材５０の端部をスリミングする。これにより、下層傾斜構造１１上では、最上層の犠牲層２３の一部と、最上層の犠牲層２３の一段下の犠牲層２３が露出する。本実施形態では、所望のテラス幅Ｌterraceになるようにスリミング幅Ｌslimを決定し、マスク材５０の端部を後退させる。マスク材５０のスリミングは、下層傾斜構造１１に沿って進行するため、形成されるテラス幅Ｌterraceは、マスク材５０のスリミング幅Ｌslimおよび下層傾斜構造１１の傾斜角θと以下のような関係になる。
Ｌterrace ＝ Ｌslim × ｃｏｓθ （１）
次に、図８に示すように、例えばドライエッチングにて、最上層の犠牲層２３の一部と、最上層の犠牲層２３の下層に形成された絶縁層２２の一部を除去する。さらに、この絶縁層２２の下層に形成された犠牲層２３の一部と、この犠牲層２３の下層に形成された絶縁層２２も除去する。
その後、マスク材５０の端部のスリミングと、犠牲層２３および絶縁層２２の除去とを繰り返すと、図９に示すように、テラス領域２１ａが下層傾斜構造１１上に形成される。
次に、図１０に示すように、積層体２０ａ上に上層絶縁膜４０を形成する。上層絶縁膜４０は、例えば酸化シリコン膜である。
次に、図１１に示すように、犠牲層２３を導電層２１に置換する。ここでは、犠牲層２３を除去し、犠牲層２３の除去箇所に導電層２１を形成する。導電層２１は、例えばタングステン膜である。
最後に、図１に示すように、テラス領域２１ａで導電層２１に接続するようにコンタクトプラグ３０を形成する。コンタクトプラグ３０は、例えばタングステン膜である。
（比較例）
図１２は、比較例に係る半導体装置の要部の構造を示す断面図である。図１２に示す半導体装置１００では、基板１１０の上面全体が、上述した下層傾斜構造１１は形成されていない。基板１１０上には、積層体１２０が形成されている。積層体１２０では、上述した半導体装置１と同様に、複数の導電層２１および複数の絶縁層２２が交互に積層されている。
本比較例では、積層体１２０の端部は、最上層から最下層に向かって下方に段階的に傾斜した階段状に形成されている。そのため、導電層２１の積層数が多いと、最上層の導電層２１に接続されるコンタクトプラグ３０ａと、最下層の導電層２１に接続されるコンタクトプラグ３０ｂとの間で深さの差Δｄが非常に大きくなる。この場合、コンタクトプラグ３０ａを形成するときには、オーバーエッチングが起こり得る。また、コンタクトプラグ３０ｂを形成するときには、コンタクトホールが最下層の導電層２１まで到達せず、コンタクトプラグ３０ｂと導電層２１との接続不良が起こり得る。
また、導電層２１の積層数が多いと、コンタクトプラグ３０ｂの深さｄｍａｘが非常に大きくなる。この場合、電気抵抗の上昇、コンタクトプラグ間の寄生容量の増大、エッチング工程の長時間化による生産性低下といったことが懸念される。さらに、コンタクトプラグ３０ｂの深さを確保するためにコンタクトプラグの上径ｒを大きくすると、テラス領域２１ａを微細化できないことが懸念される。
これに対し、上述した本実施形態によれば、導電層２１のテラス領域２１ａが基板１０の下層傾斜構造１１上に形成される。そのため、コンタクトプラグ３０の深さの差Δｄを積層体２０の高さの半分以下にすることができる。また、最下層の導電層２１と接続されるコンタクトプラグ３０の深さｄｍａｘも浅くなるため、コンタクトプラグ３０の接続不良、抵抗上昇、寄生容量増大といった技術課題も克服することができる。
また、エッチングの処理時間の短縮による生産性の向上が可能となる。また、コンタクトプラグ３０の上径ｒを小さくすることができるため、テラス領域２１ａの微細化によるチップ面積の縮小が可能となる。さらに、リソグラフィ及びドライエッチングを用いてテラス領域２１ａを形成することで、コンタクトプラグ３０の接続領域のずれを防止でき、かつ接続に十分な接続領域を形成できる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置２では、図１３に示すように、導電層２１のテラス領域２１ａは、基板１０に形成された下層傾斜構造１１上だけでなく、基板１０の平坦面１２上にも形成されている。
また、本実施形態では、下層傾斜構造１１は、シリコン基板である基板１０ａの表面に、例えばアルカリ水溶液による結晶方位異方性ウェットエッチング技術を利用することによって形成される。アルカリ水溶液には、例えば水酸化カリウム、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）などのエッチング液を使用する。これにより、シリコン結晶の（１１１）面で構成された下層傾斜構造１１を形成することができる。
上記異方性ウェットエッチングにて形成された下層傾斜構造１１では、傾斜角θは約５５°と急峻である。そのため、下層傾斜構造１１に全てのテラス領域２１ａを形成できない場合には、階段形状に形成されたテラス領域２１ａと組み合わせる。この場合、最下層の導電層２１を含む所定数の導電層２１のテラス領域２１ａが下層傾斜構造１１上に形成される。よって、上述した比較例に係る半導体装置１００に比べて、コンタクトプラグ３０の深さの差Δｄを小さくすることができ、最下層の導電層２１に接続されるコンタクトプラグ３０の深さｄｍａｘも浅くすることができる。
また、本実施形態では、ウェットエッチングにて下層傾斜構造１１を形成している。そのため、ドライエッチングを利用する第１実施形態に比べて、低コストで下層傾斜構造１１を形成することができる。
（第３実施形態）
図１４は、第３実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置３では、図１４に示すように、基板１０ｂの上面全体が平坦面である。平坦面の一部には、下層絶縁膜６０が形成される。下層絶縁膜６０の表面には下層傾斜構造６１が形成されている。下層傾斜構造６１は、基板１０ｂに対して上方に連続的に傾斜した斜面である。
下層絶縁膜６０は、例えば、シリコン基板である基板１０ｂ上に酸化シリコン膜として形成することができる。また、下層傾斜構造６１は、レジストを利用したウェットエッチング工程により形成することができる。このとき、下層絶縁膜６０の表面とレジストの密着性を制御することで、任意の傾斜角θの下層傾斜構造６１を形成することが可能となる。下層絶縁膜６０の表面とレジストの密着性は、下層絶縁膜６０またはレジストの膜質や、下層絶縁膜６０の表面状態を変化させることで制御することができる。
以上説明した本実施形態によれば、第１実施形態と同様に、比較例に係る半導体装置１００に比べて、コンタクトプラグ３０の深さの差Δｄを小さくすることができ、最下層の導電層２１と接続されるコンタクトプラグ３０の深さも浅くすることができる。
また、本実施形態では、ウェットエッチングにて下層傾斜構造６１を形成しているので、ドライエッチングを利用した第１実施形態に比べて低コストで下層傾斜構造６１を形成することができる。
（第４実施形態）
図１５は、第４実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置４では、図１５に示すように、基板１０ｃの表面には、下層階段構造１３が形成されている。下層階段構造１３は、基板１０ｃの平坦面１２に対して上方に段階的に傾斜する傾斜面である。また、傾斜面の段数は、導電層２１の積層数の半分以下である。
下層階段構造１３は、例えば基板１０ｃの表面をドライエッチングすることによって形成することができる。また、下層階段構造１３の各段上には、複数のテラス領域２１ａが階段状に形成されている。
以上説明した本実施形態によれば、第１実施形態と同様に、比較例に係る半導体装置１００に比べて、コンタクトプラグ３０の深さの差Δｄを小さくすることができ、最下層の導電層２１と接続されるコンタクトプラグ３０の深さも浅くすることができる。また、本実施形態では、下層傾斜構造１１を形成する必要がなく、下層立体構造を安定して形成することが容易である。
（第５実施形態）
図１６は、第５実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置５では、基板１０ｄの表面に下層複合階段構造１４が形成されている。下層複合階段構造１４では、平坦面１２に平行な平面１４ａと、平坦面１２に対して上方に傾斜した斜面１４ｂとが交互に連続している。
下層複合階段構造１４は、例えば、ドライエッチングと、アルカリ水溶液による結晶方位異方性ウェットエッチングと、を組み合わせて形成することができる。また、下層複合階段構造１４上には、テラス領域２１ａが形成されている。
以上説明した本実施形態によれば、第１実施形態と同様に、比較例に係る半導体装置１００に比べて、コンタクトプラグ３０の深さの差Δｄを小さくすることができ、最下層の導電層２１と接続されるコンタクトプラグ３０の深さも浅くすることができる。
また、本実施形態では、平面構造と斜面構造とを組み合わせることで、傾斜面を緩化する必要がなく、下層立体構造を安定して形成することが容易である。
（第６実施形態）
図１７は、第６実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置６では、図１７に示すように、基板１０ｅに凹部が形成されている。凹部の端部領域Ｒ１には、第１実施形態で説明した下層傾斜構造１１、第４実施形態で説明した下層階段構造１３、および第５実施形態で説明した下層複合階段構造１４のいずれかを含む下層立体構造が形成されている。図１７には、下層傾斜構造１１が図示されている。
図１７に図示されていないが、下層傾斜構造１１を含む下層立体構造上には、導電層２１のテラス領域２１ａが形成されている。導電層２１は、テラス領域２１ａでコンタクトプラグ３０（第１コンタクトプラグ）と接続される。
凹部の中央部には、メモリセル領域Ｒ２が形成されている。メモリセル領域Ｒ２には、複数のメモリ膜７０が形成されている。図１７には図示されていないが、メモリ膜７０は、例えば、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、およびチャネル膜等の多層膜で構成されている。メモリ膜７０上には、上記チャネル膜と接続されるコンタクトプラグ３１（第２コンタクトプラグ）が形成されている。コンタクトプラグ３１の上部は、コンタクトプラグ３０の上部と同一平面上に存在する。なお、メモリ膜７０およびコンタクトプラグ３１は、上述した各実施形態および比較例の半導体装置にも設けられている。
また、本実施形態に係る半導体装置６は、端部領域Ｒ１の外側にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路領域Ｒ３も有する。ＣＭＯＳ回路領域Ｒ３には、メモリ膜７０を駆動するためのＭＯＳトランジスタ７１が形成されている。ＭＯＳトランジスタ７１は、コンタクトプラグ３２（第３コンタクトプラグ）に接続されている。コンタクトプラグ３２の上部も、コンタクトプラグ３０の上部と同一平面上に存在する。また、ＭＯＳトランジスタ７１およびコンタクトプラグ３２も、上述した各実施形態および比較例の半導体装置にも設けられている。
本実施形態に係る半導体装置６は、第１実施形態、第２実施形態、第４実施形態、および第５実施形態のいずれかにより積層体２０およびメモリ膜７０を形成した後、コンタクトプラグ３１およびコンタクトプラグ３２の少なくとも一方をコンタクトプラグ３０と同時にドライエッチングによりホール加工し、同時に金属膜を埋め込むことで形成する。
比較例に係る半導体装置１００では、最上層の導電層２１に接続されるコンタクトプラグ３０ａと、最下層の導電層２１に接続されるコンタクトプラグ３０ｂとでは、深さが大きく異なるため、同時に金属膜を埋め込んで形成することは難しかった。
一方、本実施形態によれば、コンタクトプラグ３０〜コンタクトプラグ３２の深さの差を小さくすることができるため、各コンタクトプラグの形成を同時に行うことができる。これにより、工程時間を短縮して、製造コストを低減することが可能となる。
（第７実施形態）
図１８は、第７実施形態に係る半導体装置の要部の構造を示す断面図である。図１８に示す半導体装置７では、基板１０ｆ上に第３実施形態で説明した下層絶縁膜６０が形成されている。下層絶縁膜６０の端部領域Ｒ１には、第３実施形態で説明した下層傾斜構造６１が図示されている。なお、端部領域Ｒ１には、上述した第６実施形態と同様に、下層傾斜構造６１、下層階段構造、および下層複合階段構造のいずれかを含む下層立体構造が形成されていればよい。
基板１０ｆおよび下層絶縁膜６０で形成された凹部の中央部には、メモリ膜７０が形成されている。その他の構造は、第６実施形態と同様である。
本実施形態に係る半導体装置７は、例えば第３実施形態と同様に積層体２０および下層絶縁膜６０を形成した後、ドライエッチングにてコンタクトプラグ３１をコンタクトプラグ３０と同時に形成する。
以上説明した本実施形態では、導電層２１に接続されるコンタクトプラグ３０と、メモリ膜７０に接続されるコンタクトプラグ３１との深さの差を小さくすることができる。これにより、これらのコンタクトプラグを同時に形成することができるので、工程時間を短縮して、製造コストを低減することが可能となる。
（変形例）
図１９は、第７実施形態の変形例に係る半導体装置の要部の構造を示す断面図である。以下、上述した第７実施形態と異なる点を中心に説明する。
本変形例に係る半導体装置７ａでは、積層体２０、下層絶縁膜６０、メモリ膜７０が基板１０ｆ上に形成されている一方で、ＭＯＳトランジスタ７１は、基板１０ｇ上に形成されている。また、ＭＯＳトランジスタ７１およびメモリ膜７０は、貼合面８０で接合された金属配線層８１を介して互いに接続されている。
以上説明した本変形によれば、ＭＯＳトランジスタ７１をメモリ膜７０とは異なる基板に形成することで、メモリセルの集積度を向上させることが可能となる。
（第８実施形態）
図２０は、第８実施形態に係る半導体装置の主要な製造工程のフロー図である。本実施形態では、第３実施形態と同様に、基板１０ｂ上に下層絶縁膜６０として酸化シリコン膜を形成し、その後、レジストを利用したウェットエッチングにより下層傾斜構造６１を形成する（ステップＳ１１）。
次に、下層傾斜構造６１の形状を測定する（ステップＳ１２）。ステップＳ１２では、例えば図２１に示すように、下層絶縁膜６０の傾斜面の上端と下端の距離Ｌ１と、下層絶縁膜６０の残存領域の膜厚ｔを測定することで、下層絶縁膜６０の傾斜角θを計測する。傾斜角θは、レーザー顕微鏡や触針式段差計、原子間力顕微鏡などを用いて計測することができる。
次に、第１実施形態で説明したように、絶縁層２２と犠牲層２３を交互に積層した積層体２０ａを形成し（ステップＳ１３）、続いて、マスク材５０を形成する（ステップＳ１４）。続いて、マスク材５０に開口部５１を形成する。続いて、ドライエッチングにより最上層の犠牲層２３と絶縁層２２を除去する。その後、マスク材５０の端部のスリミングと、犠牲層２３および絶縁層２２の除去とを繰り返すことで、犠牲層２３にテラス領域を形成する。
図２２（ａ）は、下層絶縁膜６０の傾斜面上に形成されたテラス領域の概念図である。マスク材５０のスリミングは、下層絶縁膜６０の傾斜面に沿って進行するため、形成されるテラス幅Ｌterraceは、マスク材５０のスリミング幅Ｌslimおよび下層絶縁膜６０の傾斜角θと以下のような関係になる。
Ｌterrace ＝ Ｌslim × ｃｏｓθ （２）
このとき、図２２（ｂ）に示すように、所望の傾斜角θと実際に形成された傾斜角θ２に差が生じた場合、同一のスリミング幅Ｌslimでテラス領域を形成すると、所望のテラス幅Ｌterraceと形成されたテラス幅Ｌterrace2とに差が生じ、この後形成されるコンタクトプラグ３０が所望のテラス領域に接続できない事態が想定される。
そこで、本実施形態では、計測した傾斜角θ２に基づいて、所望のテラス幅Ｌterraceを形成するためのスリミング幅Ｌslim２を算出し（ステップＳ１５）、テラス領域を形成する（ステップＳ１６）。
図２３（ａ）および図２３（ｂ）に示すように、所望の傾斜角θと実際に形成された傾斜角θ２に差が生じた場合でも、所望のテラス幅Ｌterraceと形成されたテラス幅Ｌterrace2との差を抑制し、コンタクトプラグ３０の接続不良などを防ぐことができる。
なお、特許請求の範囲に記載された半導体装置およびその製造方法は、以下の付記に記載されている構成であってもよい。
（付記１）
最上層の導電層に接続されるコンタクトプラグと最下層の導電層に接続されるコンタクトプラグとの深さの差が、前記積層体の高さの半分以下である、請求項１に記載の半導体装置。
（付記２）
前記積層体を貫通するメモリ膜と、
前記メモリ膜に接続される第２コンタクトプラグと、
前記メモリ膜を駆動する回路と、
前記回路に接続される第３コンタクトプラグと、をさらに備え、
前記第２コンタクトプラグの上部または前記第３コンタクトプラグの上部が、前記第１コンタクトプラグの上部と同一平面上に存在する、請求項１に記載の半導体装置。
（付記３）
グレースケールリソグラフィ及びドライエッチングにより前記基板の表面を加工することで、前記下層傾斜構造または前記下層複合階段構造の傾斜面を形成する、請求項６に記載の半導体装置の製造方法。
（付記４）
アルカリ水溶液処理を用いたウェットエッチングにより前記基板の表面を加工することで、前記下層傾斜構造または前記下層複合階段構造の傾斜面を形成する、請求項６に記載の半導体装置の製造方法。
（付記５）
前記基板上に形成した絶縁膜上にレジストを形成し、前記レジストの一部をリソグラフィにより開口し、ウェットエッチングにより前記絶縁膜を除去することで、前記下層傾斜構造を形成する、請求項６に記載の半導体装置の製造方法。
（付記６）
前記導電層に接続される第１コンタクトプラグを、前記積層体を貫通するメモリ膜に接続される第２コンタクトプラグ、または前記メモリ膜を駆動する回路に接続される第３コンタクトプラグと同時に形成する、請求項６に記載の半導体装置の製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１〜７、７ａ：半導体装置、１１、６１：下層傾斜構造、１３：下層階段構造、１４：下層複合階段構造、２０：積層体、２１：導電層、２１ａ：テラス領域、２２：絶縁層、３０：第１コンタクトプラグ、６０：下層絶縁膜

Claims (7)

  1. 基板と、
    前記基板上で複数の導電層と複数の絶縁層とが交互に積層された積層体と、
    前記積層体の端部で前記複数の導電層と個別に接続された複数の第１コンタクトプラグと、を備え、
    前記基板上に、前記基板の平坦面に対して上方に連続的に傾斜した下層傾斜構造、前記平坦面に対して上方に段階的に傾斜した下層階段構造、および前記平坦面に平行な平面と前記平坦面に対して前記上方に傾斜した斜面とが交互に連続する下層複合階段構造のいずれかを含む下層立体構造を有し、
    前記導電層の上面における前記第１コンタクトプラグとの接続領域であるテラス領域の少なくとも一部は、前記下層立体構造上に配置されている、半導体装置。
  2. 前記下層立体構造が、前記基板の表面に設けられている、請求項１に記載の半導体装置。
  3. 前記基板が、シリコン基板であり、
    前記下層傾斜構造の傾斜面または前記下層複合階段構造の傾斜面が、シリコン結晶の（１１１）面である、請求項２に記載の半導体装置。
  4. 前記基板上に設けられた絶縁膜をさらに備え、
    前記下層傾斜構造が前記絶縁膜の表面に設けられている、請求項１に記載の半導体装置。
  5. 前記下層階段構造の段数が、前記導電層の層数の半分以下である、請求項１に記載の半導体装置。
  6. 基板上に、前記基板の平坦面に対して上方に連続的に傾斜した下層傾斜構造、前記平坦面に対して上方に段階的に傾斜した下層階段構造、および前記平坦面に平行な平面と前記平坦面に対して前記上方に傾斜した傾斜面とが交互に連続する下層複合階段構造のいずれかを含む下層立体構造を形成し、
    前記下層立体構造上に第１層と第２層を交互に形成した積層体を形成し、
    前記積層構体上に形成されたマスク材の端部を前記下層立体構造上で後退させながら前記第１層と前記第２層を繰り返しエッチングする、半導体装置の製造方法。
  7. 前記下層立体構造の形状を計測し、計測結果に基づいて、所望のテラス領域幅が形成されるように前記マスク材の端部の後退量を決定する、請求項６に記載の半導体装置の製造方法。
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