KR100724319B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

하층 배선 및 상층 배선이 층간 절연막을 개재시켜 형성되고, 또 하층 배선과 상층 배선이 비아 홀 플러그를 통하여 전기적으로 접속되어 있는 반도체 장치 의 제조 방법에 관한 것이다. 하층 배선을 덮도록 반도체 기판 위에 층간 절연막을 형성한다. 층간 절연막 중에, 하층 배선의 표면을 노출시키는 비아 홀을 형성하고, 동시에, 비아 홀이 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀을, 비아 홀이 형성되는 영역에서부터 서서히 그 밀도를 감소시켜 형성한다. 비아 홀과 더미 비아 홀을 메우도록 금속층을 반도체 기판 위에 형성한다. 반도체 기판 위를 연마하여, 비아 홀 플러그와 더미 비아 홀 플러그를 형성한다. 비아 홀 플러그에 접촉하도록 상층 배선을 형성한다. 이 방법에 따르면, 층간 절연막의 높은 평탄성을 갖는 반도체 장치가 얻어진다.
비아 홀, 층간 절연막, 상층배선, 하층배선

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1 은 실시예에 따른 반도체 장치의 제조 방법의 공정도이다.
도 2 는 비아 홀 플러그의 밀도와 팽 (fang) 량의 관계를 나타내는 도면이다.
도 3 은 종래의 반도체 장치의 제조 방법의 공정도이다.
도 4 는 다른 종래예에 관련된 반도체 장치의 제조 방법의 공정도이다.
도 5 는 또 다른 종래예에 관련된 반도체 장치의 제조 방법의 공정도이다.
※도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 2: 절연층
3: 하층 배선 4: 층간 절연막
5: 포토 레지스트 6a: 비아홀
8: 도전막 8a: 비아홀 플러그
9: 질화티탄막 10: 상층 배선
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 상세하게는, 층간 절연막의 높은 평탄성을 갖는 반도체 장치에 관한 것이다. 본 발명은 또 그러한 반도체 장치의 제조 방법에 관한 것이다.
집적 회로 소자의 고집적화 및 대용량화에 동반하여 반도체 디바이스 상의 배선도 미세화되고 있어, 보다 높은 평탄성을 갖는 배선 및 배선간 플러그의 형성 방법이 요구되고 있다. 이 때문에, 비아 홀 형성 후에 예를 들어 텅스텐 등의 금속을 적층 충전하고, 층간 절연막 상의 금속을 화학적 기계적 연마 (Chemical Mechanical Polishing: 이하, CMP 라고 한다) 를 사용하여 제거함으로써 비아 홀 플러그를 형성하는 방법이 널리 사용되고 있다.
도 3 은, 종래의 CMP 에 의한 비아 홀 플러그의 형성 방법의 일례를 나타내는 단면도이다. 도 3(A) 를 참조하여, 반도체 기판 (1) 상에 절연막 (2) 을 형성한다. 절연막 (2) 상에 하층 배선 (3) 을 형성한다. 하층 배선 (3) 을 덮도록 층간 절연막 (4) 을 형성하고, 층간 절연막 (4) 중에 포토리소그래피 및 에칭 기술을 사용하여 하층 배선 (3) 의 표면을 노출시키는 비아 홀 (6a) 을 형성한다. 화학 기상 성장법 (CVD) 법에 의해 비아 홀 (6a) 을 메우도록 전체면에, 예를 들어 텅스텐막 등의 도전막 (8) 을 적층한다. 경우에 따라서는, 접착성 향상을 위해, 도전막 (8) 을 퇴적하기 전에 질화티탄막 등을 적층하여 복수의 도전막 구조로 하는 경우도 있다.
계속해서 도 3(A) 와 3(B) 를 참조하여, CMP 에 의해 층간 절연막 (4) 상의 도전막 (8) 을 제거함으로써 비아 홀 플러그 (8a) 를 높은 평탄성을 갖도록 형성하 는 것이 가능해지고 있다.
그러나, 배선간 비아 홀 플러그를 형성할 때의 CMP 에 있어서는, 비아 홀 플러그 배치의 소밀(疎密)의 영향을 받아 도전막 (8) 의 연마 속도에 차이가 생기는 문제가 있다. 이것에 관해서 설명한다.
도 4 는, 비아 홀의 분포에 소밀이 있는 경우, 즉 비아 홀이 치밀하게 형성된 영역 (H) 와 비아 홀이 존재하지 않는 영역 (L) 을 함께 갖는 경우의 CMP 문제를 나타내는 도면이다.
도 4(A) 를 참조하여, 반도체 기판 (1) 상에 절연막 (2) 을 형성한다. 절연막 (2) 상에 하층 배선 (3) 을 형성한다. 하층 배선 (3) 을 덮도록 층간 절연막 (4) 을 형성하고, 층간 절연막 (4) 중에 포토리소그래피 및 에칭 기술을 사용하여 하층 배선 (3) 의 표면을 노출시키는 비아 홀 (6a) 을 형성한다. 여기서는, 비아 홀 (6a) 이 치밀하게 존재하는 영역 (H) 와 비아 홀이 존재하지 않는 영역 (L) 을 예시하여 설명한다.
도 4(B) 를 참조하여, 화학 기상 성장법 (CVD) 법에 의해 비아 홀 (6a) 을 메우도록 전체면에 예를 들어, 텅스텐막 등의 도전막 (8) 을 적층한다. 경우에 따라서는, 접착성 향상을 위해 도전막 (8) 을 퇴적하기 전에 질화티탄막 (9) 등을 적층하여 복수의 도전막 구조로 하는 경우도 있다. 계속해서 도 4(B) 와 4(C) 를 참조하여, CMP 에 의해 층간 절연막 (4) 상의 도전막 (8), 질화티탄막 (9) 을 제거함으로써 비아 홀 플러그 (8a) 를 형성한다.
이 경우, 도 4(C) 를 참조하여, 침식 (erosion) 이라는 현상이 나타나고, 국 소적으로 팽 (fang) 형상 (12) 이 관찰된다. 여기서 침식이란, CMP 에 의해 원래 연마되어서는 안되는 절연막 부분이 연마되는 것을 말하고, 일반적으로 밀집 배선이나 광폭 배선에서 일어나기 쉬운 현상이다.
침식 현상 때문에, 비아 홀 플러그가 배치되어 있지 않는 영역 (L) 에서는, 비아 홀 플러그 (8a) 가 배치되어 있는 영역 (H) 에 비하여 도전막 (8) 의 연마 속도가 극단적으로 작아지고, 그 때문에 연마 속도의 차가 한층 더 커진다. 이 침식 현상으로 인해, 비아 홀 플러그 (8a) 의 형성 후에 있어서 층간 절연막 (4) 의 평탄성이 손상되는 문제가 생긴다. 도면 중, 참조 부호 11 은 침식 현상에 의한 패임량을 나타낸다. 또한, 비아 홀 플러그 (8a) 가 배치되어 있지 않는 영역 (L) 과, 비아 홀 플러그 (8a) 가 배치되어 있는 영역 (H) 의 경계부에서 국소적으로 큰 팽형상 (12) 이 관찰되어, 층간 절연막 (4) 의 평탄성이 크게 손상된다. 도면 중, 참조 부호 13 은 팽량을 나타낸다.
이러한 비아 홀 플러그가 배치되어 있지 않는 영역 (L) 과, 비아 홀 플러그 (8a) 가 배치되어 있는 영역 (H) 의 경계부에 있어서, 층간 절연막 (4) 의 평탄성을 얻기 위해서는 더미 비아 홀을 배치하는 것이 효과적이다.
도 5(A) 는, 이러한 관점에서 비아 홀 플러그가 배치되어 있지 않는 영역과 비아 홀 플러그가 배치되어 있는 영역의 경계부에 더미 비아 홀 (103a) 을 형성한 종래의 반도체 장치의 단면도이다 (예를 들어 일본 공개특허공보 평8-222632호 참조). 도면 중, 부호 101 은 하층 배선이고, 102 는 층간 절연막, 103 은 비아 홀, 104 는 밀착층, 105 는 도전막, 106 은 비아 홀 플러그, 106a 는 더미 비아 홀 플러그이다.
도 5(B) 를 참조하여, 이 방법에 의하면, CMP 에 의한 비아 홀 플러그 (106) 의 형성시에, 비아 홀 플러그 간격이 넓은 소(疎)의 영역에 더미 비아 홀 플러그 (106a) 가 배치되어 있기 때문에, 과잉 연마에 의한 패임부가 없어진다.
그러나, 도 5 에 나타내는 방법에 의하면, 다양한 비아 홀 플러그 밀도를 갖는 영역이 존재하는 경우에는 더미 비아 홀 플러그를 균일한 밀도로 배치하기가 곤란하고, 나아가서는 과잉 연마에 의한 패임부가 없는 것을 얻기가 어렵다. 또한, 이 방법에 의하면, 특히 비아 홀 플러그가 배치되어 있지 않는 영역과, 비아 홀 플러그가 배치되어 있는 영역의 경계부에 발생하는 팽형상을 효과적으로 제거할 수 없어, 결과적으로 비아 홀 플러그 밀도가 특히 높은 영역의 단부에서 평탄한 층간 절연막 표면이 얻어지지 않는다는 문제점이 있다. 평탄한 층간 절연막 표면이 얻어지지 않으면, 상층 배선 패턴의 가공 정밀도나 패터닝의 신뢰성을 저하시킨다.
그러므로, 본 발명은, 다양한 비아 홀 플러그 밀도를 갖는 영역이 존재하는 경우에도 평탄한 층간 절연막 표면이 얻어지도록 개량된 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, CMP 에 의한 팽형상을 개선할 수 있도록 한 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 비아 홀 플러그 형성의 CMP 공정에 있어서, 정밀도 가 높은 연마가 실현되도록 개량된 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 평탄한 층간 절연막 표면을 갖는 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 장치는, 반도체 기판 상의 칩 내에, 하층 배선 및 상층 배선이 층간 절연막을 사이에 두고 형성되고, 하층 배선과 상층 배선은 비아 홀 플러그를 통하여 전기적으로 접속되는 구성을 갖는 반도체 장치에 있어서, 하층 배선과 상층 배선을 접속하는 비아 홀 플러그에 대하여, 비아 홀 플러그가 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀 플러그를, 비아 홀 플러그가 형성되어 있는 영역에서부터 서서히 더미 비아 홀 플러그 밀도를 감소시켜 배치하는 것을 특징으로 한다.
본 발명에 의하면, 하층 배선과 상층 배선을 접속하는 비아 홀 플러그에 대하여, 비아 홀 플러그가 존재하지 않는 층간 절연막 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀 플러그를, 비아 홀 플러그가 형성되어 있는 영역에서부터 서서히 더미 비아 홀 플러그 밀도를 감소시켜 배치하기 때문에, CMP 에 의한 비아 홀 플러그 형성시에, 비아 홀 플러그가 배치되어 있지 않는 영역과, 비아 홀 플러그가 배치되어 있는 영역의 경계부에 있어서 균일하게 화학적 기계적 연마 처리가 이루어진다. 또한, 더미 비아 홀 플러그는 하층 배선의 깊이에 도달하지 않기 때문에, 상층 배선과 하층 배선의 도전 (導電) 을 담당하지 않는다.
본 발명의 바람직한 실시양태에 의하면, 더미 비아 홀 플러그의 개구부 면적은, 비아 홀 플러그의 개구부 면적의 25% 이상 75% 이하이다.
본 발명의 더 바람직한 실시양태에 의하면, 더미 비아 홀 플러그는, 비아 홀 플러그가 존재하지 않는 영역에 1% 이상 15% 이하의 밀도로 형성되어 있다.
본 발명의 다른 국면에 따른 방법은, 하층 배선 및 상층 배선이 층간 절연막을 개재시켜 형성되고, 또한 하층 배선과 상층 배선은 비아 홀 플러그를 통하여 전기적으로 접속되어 있는 반도체 장치의 제조 방법에 관한 것이다. 우선, 하층 배선을 덮도록 반도체 기판 위에 층간 절연막을 형성한다. 층간 절연막 중에, 하층 배선의 표면을 노출시키는 비아 홀을 형성하고, 동시에, 비아 홀이 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀을, 비아 홀이 형성되는 영역에서부터 서서히 그 밀도를 감소시켜 형성한다. 비아 홀과 더미 비아 홀을 메우도록 금속층을 반도체 기판 위에 형성한다. 반도체 기판 위를 연마하여, 비아 홀 플러그와 더미 비아 홀 플러그를 형성한다. 비아 홀 플러그에 접촉하도록 상층 배선을 형성한다.
본 발명에 의하면, 비아 홀이 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀을, 비아 홀이 형성되는 영역에서부터 서서히 그 밀도를 감소시켜 형성하기 때문에, CMP 에 의한 비아 홀 플러그 형성시에, 비아 홀 플러그가 배치되어 있지 않는 영역과 비아 홀 플러그가 배치되어 있는 영역의 경계부에 있어서 균일하게 화학적 기계적 연마 처리가 이루어진다.
본 발명의 바람직한 실시양태에 의하면, 더미 비아 홀 플러그의 개구부 면적 은, 비아 홀 플러그의 개구부 면적의 25% 이상 75% 이하가 된다.
홀의 개구직경이 작아짐에 따라서 소위 마이크로 로딩 현상에 의해 에칭되는 깊이가 감소하여, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀이 얻어진다.
본 발명의 더 바람직한 실시양태에 의하면, 더미 비아 홀을, 비아 홀이 존재하지 않는 영역에 1% 이상 15% 이하의 밀도로 형성한다.
최종적인 밀도를 1% 까지 감소시키도록, 더미 비아 홀을, 비아 홀이 형성되는 영역에서부터 서서히 그 밀도를 감소시켜 형성함으로써, CMP 에 의한 팽형상을 개선할 수 있다.
본 발명에 의하면, 하층 배선과 상층 배선을 접속하는 비아 홀 플러그에 대하여, 비아 홀 플러그가 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀 플러그를, 비아 홀 플러그가 형성되어 있는 영역에서부터 서서히 더미 비아 홀 플러그 밀도를 감소시켜 배치하고 있기 때문에, CMP 에 의한 비아 홀 플러그 형성시에, 비아 홀 플러그가 배치되어 있지 않는 영역, 비아 홀 플러그가 배치되어 있는 영역의 경계부에 있어서 균일하게 화학적 기계적 연마 처리가 이루어진다. 또한, 더미 비아 홀을, 비아 홀이 존재하지 않는 영역에 1% 이상 15% 이하의 밀도로 형성하고, 비아 홀 플러그가 형성되어 있는 영역에서부터 서서히 더미 비아 홀 플러그 밀도를 감소시킴으로써, CMP 에 의한 팽형상을 개선할 수 있다. 그 결과, 비아 홀 플러그 형성 공정의 CMP 공정에 있어서 정밀도가 높은 연마가 실현되어, 높은 평탄성을 갖는 비아 홀 플러그의 형성이 가능해진다.
발명의 실시형태
비아 홀이 존재하지 않는 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀을, 비아 홀이 형성되는 영역에서부터 서서히 그 밀도를 감소시켜 형성하고, 화학적 기계적 연마법을 사용하여 층간 절연막 표면을 연마하는 것에 의해, 평탄한 층간 절연막 표면을 갖는 반도체 장치를 얻는다는 목적을 실현하였다. 이하, 본 발명의 실시예를 도면을 사용하여 설명한다.
또, 이하의 실시예에서는 하층 배선과 상층 배선을 접속하기 위한 비아 홀 플러그를 예로 하여 설명하지만, 반도체 기판 상의 디바이스 소자와, 최하층 배선을 접속하는 소위 컨택트 홀에 있어서도 똑같은 수법을 적용 가능하다.
도 1 은, 본 발명의 실시예를 제조 공정 순서대로 나타내는 단면도이다. 우선, 도 1(A) 을 참조하여, 반도체 기판 (1) 상에 형성된 절연층 (2) 위에 하층 배선 (3) 을 형성한다. 하층 배선 (3) 상에 층간 절연막 (4) 을 형성하고, 필요한 평탄성이 얻어지도록 층간 절연막 (4) 을 CMP 에 의해 평탄화한다. 층간 절연막 (4) 위에 포토레지스트 (5) 를 형성한다. 계속해서 포토리소그래피 기술에 의해, 포토레지스트 (5) 에 비아 홀 개구부의 패턴을 형성한다. 여기서는, 하층 배선 (3) 에 도달하는 접속용 비아 홀 개구부 (6) 와, 하층 배선 (3) 에 도달하지 않는 더미 비아 홀 개구부 (7) 를 형성한다. 더미 비아 홀 개구부 (7) 의 개구부 면적은, 비아 홀 개구부 (6) 의 개구부 면적의 25% 이상 75% 이하 정도로 되어 있다. 이에 관해서는 후술한다.
여기서, 형성되는 더미 비아 홀 개구부 (7) 의 밀도는, 비아 홀이 형성되는 영역 (H) 에서부터 서서히 감소하고 있다.
도 2 에, 비아 홀 플러그가 배치되어 있는 영역 (H) 의 비아 홀 플러그 밀도와, 텅스텐 CMP 에 의한 팽량 (도 4(C) 의 참조번호 13) 의 관계의 일례를 나타낸다. 비아 홀 플러그의 밀도가 감소함에 따라서 팽량이 감소하고 있는 것을 알 수 있다. 따라서, 형성하는 더미 비아 홀 개구부 (7) 의 밀도를, 접속용 비아 홀 플러그 (6) 가 형성되는 영역 (H) 에서 멀어짐에 따라서 최종적인 밀도가 1% (팽량은 약 5㎚) 가 되도록 그라데이션형으로 감소시킨다. 이러한 더미 비아 홀 개구부 (7) 의 패턴을 배치함으로써 CMP 에 의한 팽형상을 개선할 수 있다. 그러나, 도 2 를 참조하여, 최종적인 밀도가 1% 이상 5 % (팽량은 30㎚ 정도) 이하 정도이거나, 또는 1% 이상 15% (팽량은 36㎚ 정도) 이하 정도라도 실용상 사용 가능하다.
계속해서, 도 1(B) 를 참조하여, 홀 에칭 기술에 의해 하층 배선 (3) 에 도달하는 접속용 비아 홀 (6a) 와, 층간 절연막 (4) 의 두께보다도 얕아 하층 배선 (3) 에는 도달하지 않는 더미 비아 홀 (7a) 를 개구한다. 일반적으로, 홀 에칭에 사용되는 반응성 이온 에칭 (Reactive Ion Etching) 에 있어서는, 홀 개구직경이 작아짐에 따라서, 소위 마이크로 로딩 현상에 의해 에칭되는 깊이가 감소하는 경향이 있다. 따라서, 층간 절연막 (4) 의 두께보다도 얕게 에칭되도록 더미 비아 홀 개구부 (7) 의 개구직경을 설정함으로써, 하층 배선 (3) 에 도달하는 접속용 비아 홀 (6a) 의 형성과 동시에, 층간 절연막 (4) 의 두께보다 얕고, 하층 배선 (3) 에는 도달하지 않는 더미 비아 홀 (7a) 를 개구할 수 있다. 그 후, 레지스 트 (5) 를 제거한다.
도 1(C) 를 참조하여, CVD 법에 의해, 접속용 비아 홀 (6a) 및 더미 비아 홀 (7a) 을 메우도록 전체면에 텅스텐막 등의 도전막 (8) 을 적층한다. 또, 접착성 향상을 위해, 도전막 (8) 을 퇴적하기 전에 질화티탄막 등의 이른바 배리어 메탈막 (9) 을 단층 또는 복수층 적층하고, 합하여 복수의 도전막 구조로 하는 경우도 있다.
도 1(D) 를 참조하여, CMP 에 의해, 층간 절연막 (4) 상의 도전막 (8) 및 배리어 메탈막 (9) 을 연마하여 제거함으로써, 접속용 비아 홀 플러그 (8a), 더미 비아 홀 플러그 (8b) 가 형성된다. 이 CMP 공정에 있어서, 접속용 비아 홀 플러그 (8a) 가 존재하지 않는 층간 절연막 (4) 의 영역 (L) 에, 접속용 비아 홀 플러그 (8a) 가 형성되는 영역 (H) 에서 멀어짐에 따라서 그라데이션형으로 그 밀도를 감소시킨 더미 비아 홀 플러그 (8b) 의 패턴이 배치되어 있음으로써 CMP 에 의한 팽형상이 개선되어, 연마 종료 후의 층간 절연막 (4) 이 보다 높은 평탄성을 갖는 것이 가능해진다.
도 1(E) 를 참조하여, 동시에 형성되는 더미 비아 홀 플러그 (8b) 는 하층 배선 (3) 의 깊이까지는 도달되어 있지 않기 때문에, 상층 배선 (10) 과 하층 배선 (3) 의 도전을 담당하지 않는다. 더미 비아 홀 플러그 (8b) 는 도전을 담당하는 것이 아니기 때문에, 상층 배선 (10) 및 하층 배선 (3) 의 어느 쪽 배치에도 영향을 받지 않고 임의로 배치될 수 있다.
또, 이상의 실시예에서는 하층 배선과 상층 배선을 접합하기 위한 비아 홀 플러그를 예시하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 반도체 기판 상의 디바이스 소자와 최하층 배선을 접속하는 소위 컨택트홀에 있어서도 본 발명을 적용할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예로서 제한적인 것으로 생각해서는 안된다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 표현되며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이다.
본 발명에 따르면, 보다 높은 평탄성을 갖는 배선 및 배선간 플러그의 형성이 가능해지기 때문에, 집적 회로 소자의 고집적화 및 대용량화가 가능하다.

Claims (8)

  1. 반도체 기판 상의 칩 내에, 하층 배선 및 상층 배선이 층간 절연막을 사이에 두고 형성되고, 상기 하층 배선과 상층 배선은 비아 홀 플러그를 통하여 전기적으로 접속되는 구성을 갖는 반도체 장치에 있어서,
    상기 하층 배선과 상층 배선을 접속하는 비아 홀 플러그에 대하여, 비아 홀 플러그가 존재하지 않는 상기 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀 플러그를, 비아 홀 플러그가 형성되어 있는 영역에서부터 그라데이션 형상으로 서서히 더미 비아 홀 플러그 밀도를 감소시켜 배치하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 더미 비아 홀 플러그의 개구부 면적은, 상기 비아 홀 플러그의 개구부 면적의 25% 이상 75% 이하인, 반도체 장치
  3. 제 1 항에 있어서,
    상기 더미 비아 홀 플러그는, 상기 비아 홀 플러그가 존재하지 않는 영역에 1% 이상 15% 이하의 밀도로 형성되어 있는, 반도체 장치.
  4. 하층 배선 및 상층 배선이 층간 절연막을 개재시켜 형성되고, 또한 상기 하층 배선과 상기 상층 배선은 비아 홀 플러그를 통하여 전기적으로 접속되어 있는 반도체 장치의 제조 방법으로서,
    하층 배선을 덮도록 반도체 기판 위에 층간 절연막을 형성하는 공정;
    상기 층간 절연막 중에, 상기 하층 배선의 표면을 노출시키는 비아 홀을 형성하고, 동시에 상기 비아 홀이 존재하지 않는 상기 층간 절연막의 영역에, 하층 배선의 깊이에 도달하지 않는 더미 비아 홀을, 상기 비아 홀이 형성되는 영역에서부터 그라데이션 형상으로 서서히 그 밀도를 감소시켜 형성하는 공정;
    상기 비아 홀과 상기 더미 비아 홀을 메우도록 금속층을 상기 반도체 기판 위에 형성하는 공정;
    상기 반도체 기판 위를 연마하여, 상기 비아 홀 플러그 및 더미 비아 홀 플러그를 형성하는 공정; 및
    상기 비아 홀 플러그에 접촉하도록 상기 상층 배선을 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 더미 비아 홀 플러그의 개구부 면적은, 상기 비아 홀 플러그의 개구부 면적의 25% 이상 75% 이하인, 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 더미 비아 홀 플러그를, 상기 비아 홀 플러그가 존재하지 않는 영역에 1% 이상 15% 이하의 밀도로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 비아 홀 및 상기 더미 비아 홀의 형성은, 반응성 이온 에칭에 의해 실시되는, 반도체 장치의 제조 방법.
  8. 제 4 항에 있어서,
    상기 반도체 기판 위를 연마하여 상기 비아 홀 플러그와 상기 더미 비아 홀 플러그를 형성하는 공정은, 화학적 기계적 연마 (Chemical Mechanical Polishing) 에 의해 실시되는, 반도체 장치의 제조 방법.
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