JP3505465B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置及びその製造方法に関する。
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、素子の微細化に伴い、ダマシン構
造のＣｕ配線を用いた半導体装置が提供されている。
造のＣｕ配線を用いた半導体装置が提供されている。
【０００３】従来のダマシン構造の半導体装置は、図１
５に示すように、ＳｉＯ2膜６１内に例えばＣｕからな
る第１の配線６２が形成されている。この第１の配線６
２上に誘電体膜６３が形成され、この誘電体膜６３上に
上部電極６４が形成されている。さらに、層間絶縁膜６
５内に上部電極６４に接続するＶｉａホール６６が形成
され、このＶｉａホール６６に接続する例えばＣｕから
なる第２の配線６７が形成されている。
５に示すように、ＳｉＯ2膜６１内に例えばＣｕからな
る第１の配線６２が形成されている。この第１の配線６
２上に誘電体膜６３が形成され、この誘電体膜６３上に
上部電極６４が形成されている。さらに、層間絶縁膜６
５内に上部電極６４に接続するＶｉａホール６６が形成
され、このＶｉａホール６６に接続する例えばＣｕから
なる第２の配線６７が形成されている。
【０００４】このような半導体装置では、第１の配線６
２、誘電体膜６３、上部電極６４からなるキャパシタ６
８が形成されている。つまり、ＳｉＯ2膜６１内に埋め
込まれた第１の配線６２は、キャパシタ６８の下部電極
としての役割を有している。以下、第１の配線６２は下
部電極と称す。
２、誘電体膜６３、上部電極６４からなるキャパシタ６
８が形成されている。つまり、ＳｉＯ2膜６１内に埋め
込まれた第１の配線６２は、キャパシタ６８の下部電極
としての役割を有している。以下、第１の配線６２は下
部電極と称す。
【０００５】しかしながら、上記従来の半導体装置にお
いて、キャパシタ６８の容量は、下部電極６２と上部電
極６４のうち小さな表面積を有する電極の表面積により
決定される。このため、大容量のキャパシタを要求され
た場合、上部電極６４の表面積を大きくするだけでな
く、下部電極６２の表面積も大きくしなければならなか
った。従って、大容量のキャパシタを形成するととも
に、素子の微細化を図ることが非常に困難であった。
いて、キャパシタ６８の容量は、下部電極６２と上部電
極６４のうち小さな表面積を有する電極の表面積により
決定される。このため、大容量のキャパシタを要求され
た場合、上部電極６４の表面積を大きくするだけでな
く、下部電極６２の表面積も大きくしなければならなか
った。従って、大容量のキャパシタを形成するととも
に、素子の微細化を図ることが非常に困難であった。
【０００６】また、図１７は、図１６のＢ部の拡大図を
示す。図１７に示すように、誘電体膜６３側の上部電極
６４の端部６４ａは鋭角となっているため、この端部６
４ａに電界集中が発生する。従って、素子の信頼性が低
下するという問題が生じていた。
示す。図１７に示すように、誘電体膜６３側の上部電極
６４の端部６４ａは鋭角となっているため、この端部６
４ａに電界集中が発生する。従って、素子の信頼性が低
下するという問題が生じていた。
【０００７】さらに、アナログ受動素子として用いられ
ているキャパシタの多くは、一種類の容量に固定された
キャパシタであるが、一つの層間内に種々の容量を有す
る複数のキャパシタが必要とされる場合が生じている。
例えば、キャパシタ間の容量にばらつきが生じるキャパ
シタのペア性問題に対応するには、各キャパシタの面積
を大きくし、容量のばらつきによる影響を小さくするこ
とが考えられる。しかし、キャパシタの面積を大きくす
ると、チャージに伴う遅延時間が長くなるという問題が
生じる。従って、キャパシタの単位面積あたりの容量を
小さくする必要もある。このように容量の小さなキャパ
シタはチャージ時間を短縮でき、チャージに伴う遅延時
間の短縮が図れるからである。このような要求に応える
ために、チップ面積を増大させることなく、一つの層間
内に二種類以上の容量を有する複数のキャパシタを形成
する必要が生じていた。
ているキャパシタの多くは、一種類の容量に固定された
キャパシタであるが、一つの層間内に種々の容量を有す
る複数のキャパシタが必要とされる場合が生じている。
例えば、キャパシタ間の容量にばらつきが生じるキャパ
シタのペア性問題に対応するには、各キャパシタの面積
を大きくし、容量のばらつきによる影響を小さくするこ
とが考えられる。しかし、キャパシタの面積を大きくす
ると、チャージに伴う遅延時間が長くなるという問題が
生じる。従って、キャパシタの単位面積あたりの容量を
小さくする必要もある。このように容量の小さなキャパ
シタはチャージ時間を短縮でき、チャージに伴う遅延時
間の短縮が図れるからである。このような要求に応える
ために、チップ面積を増大させることなく、一つの層間
内に二種類以上の容量を有する複数のキャパシタを形成
する必要が生じていた。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置において、素子の微細化を図りつつ、大容量
のキャパシタや二種類以上の容量を有する複数のキャパ
シタを形成することが非常に困難であった。また、電極
の端部に電界集中し、素子の信頼性が低下するという問
題があった。
半導体装置において、素子の微細化を図りつつ、大容量
のキャパシタや二種類以上の容量を有する複数のキャパ
シタを形成することが非常に困難であった。また、電極
の端部に電界集中し、素子の信頼性が低下するという問
題があった。
【０００９】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、素子の微細化
を図りつつ、大容量のキャパシタや二種類以上の容量を
有する複数のキャパシタを形成することを可能とし、か
つ、電界集中を緩和することが可能な半導体装置及びそ
の製造方法を提供することにある。
たものであり、その目的とするところは、素子の微細化
を図りつつ、大容量のキャパシタや二種類以上の容量を
有する複数のキャパシタを形成することを可能とし、か
つ、電界集中を緩和することが可能な半導体装置及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１１】本発明の第１の半導体装置は、第１の絶縁
膜内に選択的に形成された配線と、全面に形成された第
２の絶縁膜と、前記配線以外の前記第２の絶縁膜上に形
成された第１の電極膜と、前記第１の電極膜上に形成さ
れ、膜厚が薄い領域を有する第３の絶縁膜と、前記膜厚
が薄い領域以外の第３の絶縁膜上に形成された第２の電
極膜と、前記第２の電極膜を覆い、かつ前記第３の絶縁
膜の膜厚が薄い領域上に形成された第４の絶縁膜と、全
面に形成された第５の絶縁膜と、前記第５の絶縁膜上に
形成された第１の層間絶縁膜と、前記第１の層間絶縁膜
上に形成された第２の層間絶縁膜と、前記第１の層間絶
縁膜内に形成された前記第２の電極膜と接続する第１の
Ｖｉａホールと、少なくとも前記膜厚が薄い領域の第３
の絶縁膜と側面が接し、前記第１の層間絶縁膜内に形成
された前記第１の電極膜と接続する第２のＶｉａホール
と、前記第１の層間絶縁膜内に形成された前記配線と接
続する第３のＶｉａホールと、前記第２の層間絶縁膜内
に形成された前記第１、第２、第３のＶｉａホール上に
それぞれ位置する配線溝とを具備することを特徴とする
半導体装置。
膜内に選択的に形成された配線と、全面に形成された第
２の絶縁膜と、前記配線以外の前記第２の絶縁膜上に形
成された第１の電極膜と、前記第１の電極膜上に形成さ
れ、膜厚が薄い領域を有する第３の絶縁膜と、前記膜厚
が薄い領域以外の第３の絶縁膜上に形成された第２の電
極膜と、前記第２の電極膜を覆い、かつ前記第３の絶縁
膜の膜厚が薄い領域上に形成された第４の絶縁膜と、全
面に形成された第５の絶縁膜と、前記第５の絶縁膜上に
形成された第１の層間絶縁膜と、前記第１の層間絶縁膜
上に形成された第２の層間絶縁膜と、前記第１の層間絶
縁膜内に形成された前記第２の電極膜と接続する第１の
Ｖｉａホールと、少なくとも前記膜厚が薄い領域の第３
の絶縁膜と側面が接し、前記第１の層間絶縁膜内に形成
された前記第１の電極膜と接続する第２のＶｉａホール
と、前記第１の層間絶縁膜内に形成された前記配線と接
続する第３のＶｉａホールと、前記第２の層間絶縁膜内
に形成された前記第１、第２、第３のＶｉａホール上に
それぞれ位置する配線溝とを具備することを特徴とする
半導体装置。
【００１２】前記第１、第２の電極膜と前記第３の絶縁
膜とによりキャパシタが形成されている。
膜とによりキャパシタが形成されている。
【００１３】前記第２の絶縁膜の膜厚と、前記第３の絶
縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足し
た膜厚とがほぼ等しい形成されている。
縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足し
た膜厚とがほぼ等しい形成されている。
【００１４】前記第３の絶縁膜が前記第１の電極膜上の
一部分に形成され、前記第２のＶｉａホールの側面が前
記第４、第５の絶縁膜と接していることが望ましい。
一部分に形成され、前記第２のＶｉａホールの側面が前
記第４、第５の絶縁膜と接していることが望ましい。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】本発明の第１の半導体装置の製造方法は、
第１の絶縁膜内に配線を形成する工程と、全面に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の
電極膜を形成する工程と、前記第１の電極膜上に第３の
絶縁膜を形成する工程と、前記第３の絶縁膜上に第２の
電極膜を形成する工程と、前記第１の電極膜の表面を露
出しない程度に前記第２の電極膜及び前記第３の絶縁膜
をパターニングする工程と、全面に第４の絶縁膜を形成
する工程と、前記第３、第４の絶縁膜及び前記第１の電
極膜を除去し、前記配線上の前記第２の絶縁膜の表面を
露出する工程と、全面に第５の絶縁膜を形成する工程
と、前記第５の絶縁膜上に第１の層間絶縁膜を形成する
工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を
形成する工程と、前記第１の層間絶縁膜を除去し、前記
第１の層間絶縁膜内に前記第２の電極膜と接続する第１
のＶｉａホールと、前記第１の電極膜と接続する第２の
Ｖｉａホールと、前記配線と接続する第３のＶｉａホー
ルとを形成する工程と、前記第２の層間絶縁膜を除去
し、前記第２の層間絶縁膜内の前記第１、第２、第３の
Ｖｉａホール上に配線溝をそれぞれ形成する工程とを含
んでいる。
第１の絶縁膜内に配線を形成する工程と、全面に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の
電極膜を形成する工程と、前記第１の電極膜上に第３の
絶縁膜を形成する工程と、前記第３の絶縁膜上に第２の
電極膜を形成する工程と、前記第１の電極膜の表面を露
出しない程度に前記第２の電極膜及び前記第３の絶縁膜
をパターニングする工程と、全面に第４の絶縁膜を形成
する工程と、前記第３、第４の絶縁膜及び前記第１の電
極膜を除去し、前記配線上の前記第２の絶縁膜の表面を
露出する工程と、全面に第５の絶縁膜を形成する工程
と、前記第５の絶縁膜上に第１の層間絶縁膜を形成する
工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を
形成する工程と、前記第１の層間絶縁膜を除去し、前記
第１の層間絶縁膜内に前記第２の電極膜と接続する第１
のＶｉａホールと、前記第１の電極膜と接続する第２の
Ｖｉａホールと、前記配線と接続する第３のＶｉａホー
ルとを形成する工程と、前記第２の層間絶縁膜を除去
し、前記第２の層間絶縁膜内の前記第１、第２、第３の
Ｖｉａホール上に配線溝をそれぞれ形成する工程とを含
んでいる。
【００２０】前記第２の絶縁膜の膜厚と、前記第３の絶
縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足し
た膜厚とがほぼ等しくなるように形成することが望まし
い。
縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足し
た膜厚とがほぼ等しくなるように形成することが望まし
い。
【００２１】
【００２２】
【００２３】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２４】［第１の実施形態］第１の実施形態は、ダ
マシン構造のＣｕ配線を有する半導体装置について説明
する。以下、第１の実施形態における半導体装置の製造
方法について説明する。
マシン構造のＣｕ配線を有する半導体装置について説明
する。以下、第１の実施形態における半導体装置の製造
方法について説明する。
【００２５】まず、図１に示すように、ＳｉＯ2膜１１
内に配線溝１１ａが形成された後、全面にバリアメタル
層１２が形成される。このバリアメタル層１２上に例え
ばＣｕのような配線材料が形成され、配線溝１１ａが埋
め込まれる。次に、ＣＭＰ（Chemical Mechanical Poli
sh）等により、ＳｉＯ2膜１１の表面が露出するまで、
配線材料、バリアメタル層１２が平坦化され、ＳｉＯ2
膜１１内に埋め込まれた第１の配線１３が形成される。
内に配線溝１１ａが形成された後、全面にバリアメタル
層１２が形成される。このバリアメタル層１２上に例え
ばＣｕのような配線材料が形成され、配線溝１１ａが埋
め込まれる。次に、ＣＭＰ（Chemical Mechanical Poli
sh）等により、ＳｉＯ2膜１１の表面が露出するまで、
配線材料、バリアメタル層１２が平坦化され、ＳｉＯ2
膜１１内に埋め込まれた第１の配線１３が形成される。
【００２６】次に、スパッタリングにより、全面に例え
ばＳｉＮ膜からなるＣｕ拡散防止膜１４が形成され、こ
のＣｕ拡散防止膜１４上に例えばＴｉＮ膜からなる下部
電極膜１５が形成される。この下部電極膜１５上に例え
ばＴａ2Ｏ5膜からなる誘電体膜１６が形成され、この誘
電体膜１６上に例えばＴｉＮ膜からなる上部電極膜１７
が形成される。ここで、Ｃｕ拡散防止膜１４の膜厚は例
えば５０ｎｍ、下部電極膜１５の膜厚は例えば６０ｎ
ｍ、誘電体膜１６の膜厚は例えば５０ｎｍ、上部電極膜
１７の膜厚は例えば５０ｎｍとする。
ばＳｉＮ膜からなるＣｕ拡散防止膜１４が形成され、こ
のＣｕ拡散防止膜１４上に例えばＴｉＮ膜からなる下部
電極膜１５が形成される。この下部電極膜１５上に例え
ばＴａ2Ｏ5膜からなる誘電体膜１６が形成され、この誘
電体膜１６上に例えばＴｉＮ膜からなる上部電極膜１７
が形成される。ここで、Ｃｕ拡散防止膜１４の膜厚は例
えば５０ｎｍ、下部電極膜１５の膜厚は例えば６０ｎ
ｍ、誘電体膜１６の膜厚は例えば５０ｎｍ、上部電極膜
１７の膜厚は例えば５０ｎｍとする。
【００２７】次に、図２に示すように、上部電極膜１７
上にレジスト膜１８が形成され、このレジスト膜１８が
光リソグラフィによりパターニングされる。このパター
ニングされたレジスト膜１８をマスクとして、ＲＩＥ
（Reactive Ion Etching）により上部電極膜１７が除去
される。ここで、上部電極膜１７が除去されるととも
に、誘電体膜１６が３０ｎｍだけ除去される。その結
果、上部電極膜１７の幅よりも大きな幅を一部分に有す
る誘電体膜１６が形成される。このようにして、上部電
極膜１７、誘電体膜１６、下部電極膜１５からなるキャ
パシタ２８が形成される。その後、レジスト膜１８が除
去される。
上にレジスト膜１８が形成され、このレジスト膜１８が
光リソグラフィによりパターニングされる。このパター
ニングされたレジスト膜１８をマスクとして、ＲＩＥ
（Reactive Ion Etching）により上部電極膜１７が除去
される。ここで、上部電極膜１７が除去されるととも
に、誘電体膜１６が３０ｎｍだけ除去される。その結
果、上部電極膜１７の幅よりも大きな幅を一部分に有す
る誘電体膜１６が形成される。このようにして、上部電
極膜１７、誘電体膜１６、下部電極膜１５からなるキャ
パシタ２８が形成される。その後、レジスト膜１８が除
去される。
【００２８】次に、図３に示すように、全面にＳｉＮ膜
１９が形成される。このＳｉＮ膜１９上にレジスト膜２
０が形成され、このレジスト膜２０が光リソグラフィに
よりパターニングされる。このパターニングされたレジ
スト膜２０をマスクとして、ＲＩＥにより、ＳｉＮ膜１
９、誘電体膜１６、下部電極膜１５が除去され、Ｃｕ拡
散防止膜１４の表面が露出される。その後、レジスト膜
２０が除去される。
１９が形成される。このＳｉＮ膜１９上にレジスト膜２
０が形成され、このレジスト膜２０が光リソグラフィに
よりパターニングされる。このパターニングされたレジ
スト膜２０をマスクとして、ＲＩＥにより、ＳｉＮ膜１
９、誘電体膜１６、下部電極膜１５が除去され、Ｃｕ拡
散防止膜１４の表面が露出される。その後、レジスト膜
２０が除去される。
【００２９】次に、図４に示すように、全面にＳｉＮ膜
２１が形成される。ここで、ＳｉＮ膜１９と２０の膜厚
を足した厚さは例えば５０ｎｍ程度となっている。
２１が形成される。ここで、ＳｉＮ膜１９と２０の膜厚
を足した厚さは例えば５０ｎｍ程度となっている。
【００３０】次に、図５に示すように、ＰＥＣＶＤ（Pl
asma Enhanced Chemical Vapor Deposition）法によ
り、全面に例えばＳｉＯ2膜からなる第１の層間絶縁膜
２２が形成され、ＣＭＰ法により、第１の層間絶縁膜２
２が平坦化される。この平坦化された第１の層間絶縁膜
２２上に第２の層間絶縁膜２３が形成される。この第２
の層間絶縁膜２３は、例えばＳｉＮ膜のような低誘電率
層間絶縁膜からなる。これにより、配線間の容量の低減
を図ることができる。
asma Enhanced Chemical Vapor Deposition）法によ
り、全面に例えばＳｉＯ2膜からなる第１の層間絶縁膜
２２が形成され、ＣＭＰ法により、第１の層間絶縁膜２
２が平坦化される。この平坦化された第１の層間絶縁膜
２２上に第２の層間絶縁膜２３が形成される。この第２
の層間絶縁膜２３は、例えばＳｉＮ膜のような低誘電率
層間絶縁膜からなる。これにより、配線間の容量の低減
を図ることができる。
【００３１】次に、光リソグラフィとＲＩＥにより、第
１の層間絶縁膜２２が除去され、第１の層間絶縁膜２２
内にＶｉａホール２４ａ、２４ｂ、２４ｃが形成され
る。ここで、Ｖｉａホール２４ａは上部電極膜１７と接
続し、Ｖｉａホール２４ｂは下部電極膜１５と接続し、
Ｖｉａホール２４ｃは第１の配線１３と接続する。
１の層間絶縁膜２２が除去され、第１の層間絶縁膜２２
内にＶｉａホール２４ａ、２４ｂ、２４ｃが形成され
る。ここで、Ｖｉａホール２４ａは上部電極膜１７と接
続し、Ｖｉａホール２４ｂは下部電極膜１５と接続し、
Ｖｉａホール２４ｃは第１の配線１３と接続する。
【００３２】次に、第２の層間絶縁膜２３がエッチング
され、第２の層間絶縁膜２３内のＶｉａホール２４ａ、
２４ｂ、２４ｃ上に配線溝２５がそれぞれ形成される。
され、第２の層間絶縁膜２３内のＶｉａホール２４ａ、
２４ｂ、２４ｃ上に配線溝２５がそれぞれ形成される。
【００３３】次に、図６に示すように、全面に例えばＴ
ａＮからなるバリアメタル層２６が形成される。このバ
リアメタル層２６上に例えばＣｕのような配線材料が形
成され、この配線材料によってＶｉａホール２４ａ、２
４ｂ、２４ｃ及び配線溝２５が埋め込まれる。次に、Ｃ
ＭＰ等により、第２の層間絶縁膜２３の表面が露出する
までバリアメタル層２６及び配線材料が平坦化され、第
２の配線２７が形成される。
ａＮからなるバリアメタル層２６が形成される。このバ
リアメタル層２６上に例えばＣｕのような配線材料が形
成され、この配線材料によってＶｉａホール２４ａ、２
４ｂ、２４ｃ及び配線溝２５が埋め込まれる。次に、Ｃ
ＭＰ等により、第２の層間絶縁膜２３の表面が露出する
までバリアメタル層２６及び配線材料が平坦化され、第
２の配線２７が形成される。
【００３４】上記第１の実施形態によれば、第１の配線
１３をキャパシタの下部電極として用いずに、キャパシ
タ２８は第１の配線１３とは別に形成されている。従っ
て、第１の配線１３を大きくすることなく、下部電極１
５及び上部電極１７の面積を調整するだけで大容量のキ
ャパシタを形成することができる。従って、素子の微細
化も容易となる。
１３をキャパシタの下部電極として用いずに、キャパシ
タ２８は第１の配線１３とは別に形成されている。従っ
て、第１の配線１３を大きくすることなく、下部電極１
５及び上部電極１７の面積を調整するだけで大容量のキ
ャパシタを形成することができる。従って、素子の微細
化も容易となる。
【００３５】また、上部電極１７の加工時において、下
部電極１５上の誘電体膜１６を完全にエッチングしない
ことにより、上部電極膜１７の幅よりも大きな幅を一部
分に有する誘電体膜１６が形成されている。これによ
り、リーク電流のパス形成を妨げつつ、上部電極１７の
端部における電界集中を緩和できる。
部電極１５上の誘電体膜１６を完全にエッチングしない
ことにより、上部電極膜１７の幅よりも大きな幅を一部
分に有する誘電体膜１６が形成されている。これによ
り、リーク電流のパス形成を妨げつつ、上部電極１７の
端部における電界集中を緩和できる。
【００３６】また、キャパシタ２８の上下の絶縁膜１
４、１９、２１は、従来のようにＶｉａホールの高さに
左右されるような層間絶縁膜ではないため、絶縁膜１
４、１９、２１の膜厚の調整は容易である。このため、
誘電体膜１６の膜厚（５０ｎｍ）を、ＳｉＮ膜１９と２
０の膜厚（５０ｎｍ）やＣｕ拡散防止膜１４の膜厚（５
０ｎｍ）とほぼ同じにすることができる。従って、誘電
体膜１６とＳｉＮ膜１９、２０及びＣｕ拡散防止膜１４
との膜厚の差が小さくできるため、コンタクト抵抗の増
大を回避することができる。
４、１９、２１は、従来のようにＶｉａホールの高さに
左右されるような層間絶縁膜ではないため、絶縁膜１
４、１９、２１の膜厚の調整は容易である。このため、
誘電体膜１６の膜厚（５０ｎｍ）を、ＳｉＮ膜１９と２
０の膜厚（５０ｎｍ）やＣｕ拡散防止膜１４の膜厚（５
０ｎｍ）とほぼ同じにすることができる。従って、誘電
体膜１６とＳｉＮ膜１９、２０及びＣｕ拡散防止膜１４
との膜厚の差が小さくできるため、コンタクト抵抗の増
大を回避することができる。
【００３７】また、Ｖｉａホール２４ａ、２４ｂ、２４
ｃは、キャパシタ２８が形成された後に形成されてい
る。つまり、キャパシタ２８形成時には第１の配線１３
の表面にＣｕ拡散防止膜１４が形成されているため、第
１の配線１３におけるＣｕ汚染を防止することができ
る。
ｃは、キャパシタ２８が形成された後に形成されてい
る。つまり、キャパシタ２８形成時には第１の配線１３
の表面にＣｕ拡散防止膜１４が形成されているため、第
１の配線１３におけるＣｕ汚染を防止することができ
る。
【００３８】また、上述したように、キャパシタ２８は
第１の配線１３とは別に形成するため、第１の配線１３
はＶｉａホール２４ａの下のみに形成すればよい。従来
技術のように第１の配線６２の表面積が大きな場合、第
１の配線６２の膜減りにより、誘電体膜６３の面積が制
限されるという問題が顕著になっていた。しかし、第１
の配線１３の表面積を従来よりも小さくすることができ
るため、膜減りの問題を抑制することができる。さら
に、Ｃｕ拡散防止膜１４における誘電率が高くても、第
１の配線１３は一部分にしか形成されていないため、寄
生容量を小さくすることが可能となる。
第１の配線１３とは別に形成するため、第１の配線１３
はＶｉａホール２４ａの下のみに形成すればよい。従来
技術のように第１の配線６２の表面積が大きな場合、第
１の配線６２の膜減りにより、誘電体膜６３の面積が制
限されるという問題が顕著になっていた。しかし、第１
の配線１３の表面積を従来よりも小さくすることができ
るため、膜減りの問題を抑制することができる。さら
に、Ｃｕ拡散防止膜１４における誘電率が高くても、第
１の配線１３は一部分にしか形成されていないため、寄
生容量を小さくすることが可能となる。
【００３９】尚、第１の実施形態において、Ｖｉａホー
ル２４ｂの側面は、シリコン窒化膜１９、２１や誘電体
膜１６と接しているが、これに限定されない。例えば、
誘電体膜１６が下部電極１５上の一部分に形成され、Ｖ
ｉａホール２４ｂの側面がシリコン窒化膜１９、２１に
接する構造としてもよい。この場合、Ｖｉａホール２４
ａ、２４ｂ、２４ｃの加工条件（エッチング条件）を等
しくできるという利点がある。
ル２４ｂの側面は、シリコン窒化膜１９、２１や誘電体
膜１６と接しているが、これに限定されない。例えば、
誘電体膜１６が下部電極１５上の一部分に形成され、Ｖ
ｉａホール２４ｂの側面がシリコン窒化膜１９、２１に
接する構造としてもよい。この場合、Ｖｉａホール２４
ａ、２４ｂ、２４ｃの加工条件（エッチング条件）を等
しくできるという利点がある。
【００４０】［第２の実施形態］第２の実施形態は、Ａ
ｌ配線を有する半導体装置について説明する。以下、第
２の実施形態における半導体装置の製造方法について説
明する。
ｌ配線を有する半導体装置について説明する。以下、第
２の実施形態における半導体装置の製造方法について説
明する。
【００４１】まず、図７に示すように、ＳｉＯ2膜３１
内にＡｌからなる第１の配線３２が形成される。次に、
全面に例えばＳｉＯ2膜からなる層間絶縁膜３３が形成
され、この層間絶縁膜３３内にＶｉａホール３４ａ、３
４ｂが形成される。次に、全面に例えばＴｉＮ膜からな
る下部電極膜３５が形成され、この下部電極膜３５がＶ
ｉａホール３４ａ上のみに残るようにパターニングされ
る。ここで、下部電極膜３５の膜厚は例えば６０ｎｍと
する。
内にＡｌからなる第１の配線３２が形成される。次に、
全面に例えばＳｉＯ2膜からなる層間絶縁膜３３が形成
され、この層間絶縁膜３３内にＶｉａホール３４ａ、３
４ｂが形成される。次に、全面に例えばＴｉＮ膜からな
る下部電極膜３５が形成され、この下部電極膜３５がＶ
ｉａホール３４ａ上のみに残るようにパターニングされ
る。ここで、下部電極膜３５の膜厚は例えば６０ｎｍと
する。
【００４２】次に、図８に示すように、全面に例えばＴ
ａ2Ｏ5膜からなる誘電体膜３６が形成され、この誘電体
膜３６上に例えばＴｉＮ膜からなる上部電極膜３７が形
成される。ここで、誘電体膜３６の膜厚は例えば５０ｎ
ｍとし、上部電極膜３７の膜厚は例えば５０ｎｍとす
る。
ａ2Ｏ5膜からなる誘電体膜３６が形成され、この誘電体
膜３６上に例えばＴｉＮ膜からなる上部電極膜３７が形
成される。ここで、誘電体膜３６の膜厚は例えば５０ｎ
ｍとし、上部電極膜３７の膜厚は例えば５０ｎｍとす
る。
【００４３】次に、レジスト膜（図示せず）が形成さ
れ、このレジスト膜がＶｉａホール３４ｂ上以外に残る
ようにパターニングされる。このパターニングされたレ
ジスト膜をマスクとして、上部電極膜３７及び誘電体膜
３６が除去され、Ｖｉａホール３４ｂの表面及びＶｉａ
ホール３４ｂ周辺の層間絶縁膜３３の表面が露出され
る。これにより、下部電極膜３５、誘電体膜３６、上部
電極膜３７からなるキャパシタ３９が形成される。その
後、レジスト膜が除去される。
れ、このレジスト膜がＶｉａホール３４ｂ上以外に残る
ようにパターニングされる。このパターニングされたレ
ジスト膜をマスクとして、上部電極膜３７及び誘電体膜
３６が除去され、Ｖｉａホール３４ｂの表面及びＶｉａ
ホール３４ｂ周辺の層間絶縁膜３３の表面が露出され
る。これにより、下部電極膜３５、誘電体膜３６、上部
電極膜３７からなるキャパシタ３９が形成される。その
後、レジスト膜が除去される。
【００４４】次に、図９に示すように、全面にＡｌから
なる配線材料が形成されてパターニングされる。その結
果、上部電極膜３７上に第２の配線３８ａが形成される
とともに、Ｖｉａホール３４ｂと接続する第３の配線３
８ｂが形成される。
なる配線材料が形成されてパターニングされる。その結
果、上部電極膜３７上に第２の配線３８ａが形成される
とともに、Ｖｉａホール３４ｂと接続する第３の配線３
８ｂが形成される。
【００４５】図１０は、図９のＡ部の拡大図を示してい
る。図１１は、従来と本発明と比較した電極端部におけ
る電場強度を示している。
る。図１１は、従来と本発明と比較した電極端部におけ
る電場強度を示している。
【００４６】図１０に示すように、誘電体膜３６側の下
部電極３５の端部３５ａは鈍角となっている。従って、
図１１に示すように、本発明は従来に比べて、電極端部
の電場が弱くなっている。
部電極３５の端部３５ａは鈍角となっている。従って、
図１１に示すように、本発明は従来に比べて、電極端部
の電場が弱くなっている。
【００４７】上記第２の実施形態によれば、下部電極３
５の幅を誘電体膜３６及び上部電極３７よりも小さく形
成し、下部電極３５が誘電体膜３６及び上部電極３７で
覆われる構造となっている。これにより、誘電体膜３６
側の下部電極３５の端部３５ａが鈍角となるため、この
端部６４ａに電界が集中することを緩和できる。従っ
て、素子の信頼性を向上させることが可能となる。
５の幅を誘電体膜３６及び上部電極３７よりも小さく形
成し、下部電極３５が誘電体膜３６及び上部電極３７で
覆われる構造となっている。これにより、誘電体膜３６
側の下部電極３５の端部３５ａが鈍角となるため、この
端部６４ａに電界が集中することを緩和できる。従っ
て、素子の信頼性を向上させることが可能となる。
【００４８】［第３の実施形態］第３の実施形態は、ダ
マシン構造のＣｕ配線と積層構造のキャパシタとを有す
る半導体装置について説明する。以下、第３の実施形態
における半導体装置の製造方法について説明する。
マシン構造のＣｕ配線と積層構造のキャパシタとを有す
る半導体装置について説明する。以下、第３の実施形態
における半導体装置の製造方法について説明する。
【００４９】まず、図１２に示すように、ＳｉＯ2膜４
１内に配線溝４１ａが形成された後、バリアメタル層４
２が形成される。このバリアメタル層４２上に例えばＣ
ｕのような配線材料が形成され、配線溝４１ａが埋め込
まれる。次に、ＣＭＰ等により、ＳｉＯ2膜４１の表面
が露出するまで、配線材料、バリアメタル層４２が平坦
化され、ＳｉＯ2膜４１内に埋め込まれた第１の配線４
３が形成される。
１内に配線溝４１ａが形成された後、バリアメタル層４
２が形成される。このバリアメタル層４２上に例えばＣ
ｕのような配線材料が形成され、配線溝４１ａが埋め込
まれる。次に、ＣＭＰ等により、ＳｉＯ2膜４１の表面
が露出するまで、配線材料、バリアメタル層４２が平坦
化され、ＳｉＯ2膜４１内に埋め込まれた第１の配線４
３が形成される。
【００５０】次に、全面に例えばＳｉＮ膜からなる誘電
体膜４４が形成され、この誘電体膜４４上に例えばＴｉ
Ｎ膜、Ｔａ等からなる中間電極膜４５が形成される。
体膜４４が形成され、この誘電体膜４４上に例えばＴｉ
Ｎ膜、Ｔａ等からなる中間電極膜４５が形成される。
【００５１】次に、図１３に示すように、中間電極膜４
５上にレジスト膜（図示せず）が形成されてパターニン
グされる。このパターニングされたレジスト膜をマスク
として、第１の配線４３上に一部分が残るように中間電
極膜４５が除去され、誘電体膜４４の表面が露出され
る。その後、レジスト膜が除去される。これにより、第
１の配線４３、誘電体膜４４、中間電極膜４５からなる
第１のキャパシタ５４が形成される。ここで、第１の配
線４３は第１のキャパシタ５４の下部電極となる。以
下、第１の配線４３は下部電極膜と称す。
５上にレジスト膜（図示せず）が形成されてパターニン
グされる。このパターニングされたレジスト膜をマスク
として、第１の配線４３上に一部分が残るように中間電
極膜４５が除去され、誘電体膜４４の表面が露出され
る。その後、レジスト膜が除去される。これにより、第
１の配線４３、誘電体膜４４、中間電極膜４５からなる
第１のキャパシタ５４が形成される。ここで、第１の配
線４３は第１のキャパシタ５４の下部電極となる。以
下、第１の配線４３は下部電極膜と称す。
【００５２】次に、図１４に示すように、全面に例えば
Ｔａ2Ｏ5膜からなる誘電体膜４６が形成され、この誘電
体膜４６上に例えばＴａＮからなる上部電極膜４７が形
成される。次に、上部電極膜４７上にレジスト膜（図示
せず）が形成されてパターニングされる。このパターニ
ングされたレジスト膜をマスクとして、中間電極膜４５
上にのみ残るように、上部電極膜４７及び誘電体膜４６
が除去され、誘電体膜４４及び中間電極膜４５の表面が
露出される。その後、レジスト膜が除去される。これに
より、中間電極膜４５、誘電体膜４６、上部電極膜４７
からなる第２のキャパシタ５５が形成される。ここで、
第２のキャパシタ５５は第１のキャパシタ５４と異なる
容量を有する。
Ｔａ2Ｏ5膜からなる誘電体膜４６が形成され、この誘電
体膜４６上に例えばＴａＮからなる上部電極膜４７が形
成される。次に、上部電極膜４７上にレジスト膜（図示
せず）が形成されてパターニングされる。このパターニ
ングされたレジスト膜をマスクとして、中間電極膜４５
上にのみ残るように、上部電極膜４７及び誘電体膜４６
が除去され、誘電体膜４４及び中間電極膜４５の表面が
露出される。その後、レジスト膜が除去される。これに
より、中間電極膜４５、誘電体膜４６、上部電極膜４７
からなる第２のキャパシタ５５が形成される。ここで、
第２のキャパシタ５５は第１のキャパシタ５４と異なる
容量を有する。
【００５３】次に、図１５に示すように、ＰＥＣＶＤ法
により、全面に例えばＳｉＯ2膜からなる第１の層間絶
縁膜４８が形成され、ＣＭＰ法により、第１の層間絶縁
膜４８が平坦化される。この平坦化された第１の層間絶
縁膜４８上に第２の層間絶縁膜４９が形成される。この
第２の層間絶縁膜４９は、例えばＳｉＮ膜のような低誘
電率層間絶縁膜からなる。これにより、配線間の容量の
低減を図ることができる。
により、全面に例えばＳｉＯ2膜からなる第１の層間絶
縁膜４８が形成され、ＣＭＰ法により、第１の層間絶縁
膜４８が平坦化される。この平坦化された第１の層間絶
縁膜４８上に第２の層間絶縁膜４９が形成される。この
第２の層間絶縁膜４９は、例えばＳｉＮ膜のような低誘
電率層間絶縁膜からなる。これにより、配線間の容量の
低減を図ることができる。
【００５４】次に、光リソグラフィとＲＩＥにより、第
１の層間絶縁膜４８が除去され、第１の層間絶縁膜４８
内にＶｉａホール５０ａ、５０ｂ、５０ｃが形成され
る。ここで、Ｖｉａホール５０ａは下部電極膜４３と接
続し、Ｖｉａホール５０ｂは上部電極膜４７と接続し、
Ｖｉａホール５０ｃは中間電極膜４５と接続する。
１の層間絶縁膜４８が除去され、第１の層間絶縁膜４８
内にＶｉａホール５０ａ、５０ｂ、５０ｃが形成され
る。ここで、Ｖｉａホール５０ａは下部電極膜４３と接
続し、Ｖｉａホール５０ｂは上部電極膜４７と接続し、
Ｖｉａホール５０ｃは中間電極膜４５と接続する。
【００５５】次に、第２の層間絶縁膜４９がエッチング
され、第２の層間絶縁膜４９内のＶｉａホール５０ａ、
５０ｂ、５０ｃ上に配線溝５１がそれぞれ形成される。
され、第２の層間絶縁膜４９内のＶｉａホール５０ａ、
５０ｂ、５０ｃ上に配線溝５１がそれぞれ形成される。
【００５６】次に、全面に例えばＴａＮからなるバリア
メタル層５２が形成される。このバリアメタル層５２上
に例えばＣｕのような配線材料が形成され、この配線材
料によってＶｉａホール５０ａ、５０ｂ、５０ｃ及び配
線溝５１が埋め込まれる。次に、ＣＭＰ等により、第２
の層間絶縁膜４９の表面が露出するまでバリアメタル層
５２及び配線材料が平坦化され、第２の配線５３が形成
される。
メタル層５２が形成される。このバリアメタル層５２上
に例えばＣｕのような配線材料が形成され、この配線材
料によってＶｉａホール５０ａ、５０ｂ、５０ｃ及び配
線溝５１が埋め込まれる。次に、ＣＭＰ等により、第２
の層間絶縁膜４９の表面が露出するまでバリアメタル層
５２及び配線材料が平坦化され、第２の配線５３が形成
される。
【００５７】上記第３の実施形態によれば、一つの層間
内に複数のキャパシタ５４、５５を積層構造で形成して
いる。これらのキャパシタ５４、５５は容量が異なるた
め、一つの層間内に種々の容量を有する複数のキャパシ
タを形成することができる。従って、従来のペア性問題
に対しては、キャパシタ面積を大きくすることなく、複
数のキャパシタを組み合わせることにより大容量化を図
ることができる。また、容量の小さなキャパシタを選択
すれば、読み出し等の高速化を図ることができる。
内に複数のキャパシタ５４、５５を積層構造で形成して
いる。これらのキャパシタ５４、５５は容量が異なるた
め、一つの層間内に種々の容量を有する複数のキャパシ
タを形成することができる。従って、従来のペア性問題
に対しては、キャパシタ面積を大きくすることなく、複
数のキャパシタを組み合わせることにより大容量化を図
ることができる。また、容量の小さなキャパシタを選択
すれば、読み出し等の高速化を図ることができる。
【００５８】このように、種々の要求に応えることが可
能な二種類以上の容量を有する複数のキャパシタを形成
することができる。また、キャパシタは積層構造である
ため、チップ面積を縮小でき素子の微細化が可能とな
る。
能な二種類以上の容量を有する複数のキャパシタを形成
することができる。また、キャパシタは積層構造である
ため、チップ面積を縮小でき素子の微細化が可能とな
る。
【００５９】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００６０】
【発明の効果】以上説明したように本発明によれば、素
子の微細化を図りつつ、大容量のキャパシタや二種類以
上の容量を有する複数のキャパシタを形成することを可
能とし、かつ、電界集中を緩和することが可能な半導体
装置及びその製造方法を提供できる。
子の微細化を図りつつ、大容量のキャパシタや二種類以
上の容量を有する複数のキャパシタを形成することを可
能とし、かつ、電界集中を緩和することが可能な半導体
装置及びその製造方法を提供できる。
【図１】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図７】本発明の第２の実施形態に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図８】図７に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図１０】図９のＡ部の拡大図であり、本発明の第２の
実施形態における電極端部を示す断面図。
実施形態における電極端部を示す断面図。
【図１１】第２の実施形態と従来技術における電極端部
の電場強度を比較した図。
の電場強度を比較した図。
【図１２】本発明の第３の実施形態に係わる半導体装置
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１６】従来技術による半導体装置を示す断面図。
【図１７】図１６のＢ部の拡大図であり、従来技術にお
ける電極端部を示す断面図。
ける電極端部を示す断面図。
１１、３１、４１…ＳｉＯ2膜、
１１ａ、２５、４１ａ、５１…配線溝、
１２、２６、４２、５２…バリアメタル層、
１３、３２…第１の配線、
１４…Ｃｕ拡散防止膜、
１５、３５…下部電極膜、
１６、３６、４４、４６…誘電体膜、
１７、３７、４７…上部電極膜、
１８、２０…レジスト膜、
１９、２１…ＳｉＮ膜、
２２、４８…第１の層間絶縁膜、
２３、４９…第２の層間絶縁膜、
２４ａ、２４ｂ、２４ｃ、３４ａ、３４ｂ、５０ａ、５
０ｂ、５０ｃ…Ｖｉａホール、 ２７、３８ａ、５３…第２の配線、 ２８、３９、５４、５５…キャパシタ、 ３３…層間絶縁膜、 ３８ｂ…第３の配線、 ４３…第１の配線（下部電極）、 ４５…中間電極膜。
０ｂ、５０ｃ…Ｖｉａホール、 ２７、３８ａ、５３…第２の配線、 ２８、３９、５４、５５…キャパシタ、 ３３…層間絶縁膜、 ３８ｂ…第３の配線、 ４３…第１の配線（下部電極）、 ４５…中間電極膜。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−340037（ＪＰ，Ａ)
特開 平９−121023（ＪＰ，Ａ)
特開 平10−335592（ＪＰ，Ａ)
特開2000−269522（ＪＰ，Ａ)
特開 平11−274428（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 27/10
H01G 1/00
Claims (6)
- 【請求項１】 第１の絶縁膜内に選択的に形成された配
線と、 全面に形成された第２の絶縁膜と、 前記配線以外の前記第２の絶縁膜上に形成された第１の
電極膜と、 前記第１の電極膜上に形成され、膜厚が薄い領域を有す
る第３の絶縁膜と、 前記膜厚が薄い領域以外の第３の絶縁膜上に形成された
第２の電極膜と、 前記第２の電極膜を覆い、かつ前記第３の絶縁膜の膜厚
が薄い領域上に形成された第４の絶縁膜と、 全面に形成された第５の絶縁膜と、 前記第５の絶縁膜上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成された第２の層間絶縁膜
と、 前記第１の層間絶縁膜内に形成された前記第２の電極膜
と接続する第１のＶｉａホールと、 少なくとも前記膜厚が薄い領域の第３の絶縁膜と側面が
接し、前記第１の層間絶縁膜内に形成された前記第１の
電極膜と接続する第２のＶｉａホールと、 前記第１の層間絶縁膜内に形成された前記配線と接続す
る第３のＶｉａホールと、 前記第２の層間絶縁膜内に形成された前記第１、第２、
第３のＶｉａホール上にそれぞれ位置する配線溝とを具
備することを特徴とする半導体装置。 - 【請求項２】 前記第１、第２の電極膜と前記第３の絶
縁膜とによりキャパシタが形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記第２の絶縁膜の膜厚と、前記第３の
絶縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足
した膜厚とがほぼ等しいことを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 前記第３の絶縁膜が前記第１の電極膜上
の一部分に形成され、前記第２のＶｉａホールの側面が
前記第４、第５の絶縁膜と接していることを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 第１の絶縁膜内に配線を形成する工程
と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第１の電極膜を形成する工程と、 前記第１の電極膜上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上に第２の電極膜を形成する工程と、 前記第１の電極膜の表面を露出しない程度に前記第２の
電極膜及び前記第３の絶縁膜をパターニングする工程
と、 全面に第４の絶縁膜を形成する工程と、 前記第３、第４の絶縁膜及び前記第１の電極膜を除去
し、前記配線上の前記第２の絶縁膜の表面を露出する工
程と、 全面に第５の絶縁膜を形成する工程と、 前記第５の絶縁膜上に第１の層間絶縁膜を形成する工程
と、 前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する
工程と、 前記第１の層間絶縁膜を除去し、前記第１の層間絶縁膜
内に前記第２の電極膜と接続する第１のＶｉａホール
と、前記第１の電極膜と接続する第２のＶｉａホール
と、前記配線と接続する第３のＶｉａホールとを形成す
る工程と、 前記第２の層間絶縁膜を除去し、前記第２の層間絶縁膜
内の前記第１、第２、第３のＶｉａホール上に配線溝を
それぞれ形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項６】 前記第２の絶縁膜の膜厚と、前記第３の
絶縁膜の膜厚と、前記第４及び第５の絶縁膜の膜厚を足
した膜厚とがほぼ等しくなるように形成することを特徴
とする請求項５記載の半導体装置の製造方法。
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