KR100237130B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR100237130B1 KR1019970033018A KR19970033018A KR100237130B1 KR 100237130 B1 KR100237130 B1 KR 100237130B1 KR 1019970033018 A KR1019970033018 A KR 1019970033018A KR 19970033018 A KR19970033018 A KR 19970033018A KR 100237130 B1 KR100237130 B1 KR 100237130B1
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다까시 야지마
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 기억 장치에 있어서의 메모리셀부와 주변 회로부와의 고저차를 적게하여, 컨택트의 애스펙트비를 양호하게 한다.
P형 실리콘 기판(1)상에 설치된 메모리셀부와 주변 회로부에 의해 구성된 반도체 기억 장치에 있어서, 메모리셀부에만 용량 절연막(10)과 하부 용량 전극(9) 및 상부 용량 전극(11)으로 이루어지는 스택형 용량을 갖고, 주변 회로 영역에만 제2 배선층(13)을 갖는다. 주변 회로 영역에만 제2 배선층(13)이 있기 때문에, 평탄화했을 때에 제2 배선층(13)상의 제4 층간 절연막(14)을 충분히 얇게 할 수 있고, 제2 배선층(13)과 제3 배선층(15)와의 컨택트의 애스펙트비를 양호하게 할 수 있다.

Description

반도체 기억 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 스택형 용량을 갖고, 메모리셀부와 주변부에서 고저차를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 기억 장치는 매년 고집적화가 진행되고 있다. 고집적화를 실현하는 캐패시터 구조는 보다 적은 면적으로 보다 큰 용량값을 얻기 위하여, 평면적인 구조 내지 입체적인 구조가 사용되도록 되어 있고, 캐패시터 구조 중에는 스택형 용량이라 불리는 것이 있다.
대용량화를 위하여 캐패시터 구조의 높이는 높아지는 경향에 있고, 그렇기 때문에 캐패시터 구조를 갖는 메모리셀부와, 캐패시터 구조를 갖지 않는, 예를 들면 기억 정보를 증폭시키는 센스 앰프 등으로 이루어지는 주변 회로부와의 경계에서의 고저차(단차)는 커지는 경향에 있다. 또한, 폴리실리콘으로 이루어지는 워드선은 저저항화하기 때문에 워드선과 동일 피치로 알루미늄 배선을 메모리셀부에 형성하여, 몇개의 비트 간격을 둔 컨택트로 접속되어 있다(배접).
도 1은 종래예를 도시한 단면도이다. 도 1에 도시한 바와 같이, P형 실리콘 기판(1)상에 활성 영역을 분리하는 필드 산화막(2)이 있고, 활성 영역의 P형 실리콘 기판(1)상에 게이트 산화막(3)이 있고, 메모리셀부에는 메모리셀의 기억 정보를 읽고 쓰는 스위칭 트랜지스터의 게이트 전극(워드선 : 4a)과, 기억 정보의 전위를 전달하는 비트선(7a)과, 용량 절연막(10)을 하부 용량 전극(9)과 상부 용량 전극(11)을 사이에 두고 기억 용량을 축적하는 캐패시터부가 있다. 또 한편, 주변 회로부에는 스위칭 트랜지스터의 게이트 전극(워드선 : 4a)과 동층 트랜지스터의 게이트 전극(4b) 및 게이트 배선(4c)과, 비트선(7a)과 동층의 제1 배선층(7b)가 있고, 메모리셀부와 주변 회로부에 걸쳐 제2 배선층(13) 및 제3 배선층(15)이 있다.
도 1에 도시한 반도체 기억 장치를 제조하는데 있어서는, 우선 P형 실리콘 기판(1)상에 필드 산화막(2)을 형성하고, 게이트 산화막(3)을 형성하고, 메모리셀부의 게이트 전극(워드선 : 4a), 주변 회로부의 게이트 전극(4b) 및 게이트 배선(4c)을 형성하고, 게이트 전극(4a, 4b) 및 필드 산화막(2)을 마스크로 하여 N형의 불순물 이온(예를 들면, As 등)을 이온 주입하여 확산층(5)을 형성한다. 다음에, 기판 전면(全面)에 형성한 제1 층간 절연막(6)상에 비트선(7a) 및 제1 배선층(7b)을 형성하여, 기판 전면에 제2 층간 절연막(8)을 형성하고, 메모리셀부에만 스위칭 트랜지스터의 한쪽 확산층(5)에 대해 컨택트를 개구하여 하부 용량 전극을 형성하고, 하부 용량 전극(9)을 덮도록 용량 절연막(10)을 형성하여, 상브 용량 전극(11)을 형성한다. 그 후, 기판 전면에 형성한 제3 층간 절연막(12)상에 제2 배선층(13)을 패턴 형성하고, 또 기판 전면에 형성한 제4 층간 절연막(14) 상부, 제3 배선층(15)을 패턴 형성하고, 마지막으로 전면에 커버막(16)을 형성하여, 도 9에 도시한 반도체 기억 장치를 완성시킨다.
또한, 특개평4-10651호 공보에 개시된 기술을 도 2에 도시하였다. 도 2에 도시한 종래 구조의 것은 주변 회로부에만 컨택트층(17)을 갖는 구조이다. 그 제조 방법은 메모리셀부에 캐패시터부(18)를 형성하고, 그 후 기판 전면에 층간 절연막(12)을 형성하고, 다음에 주변 회로부에만 컨택트층(17)을 형성하고, 그 후 메모리셀부 및 주변 회로부에 배선층(13)을 형성하고 있었다.
또한, 특개평4-342166호 공보에 개시된 기술을 도 3에 도시하였다. 도 3에 도시한 종래 구조의 것은 메모리셀부의 높이와 주변 회로부의 높이와의 차분만큼 기판 영역을 절단하여, 알루미늄 배선(13, 15)을 형성할 때의 하지(下地)의 고저차가 적어지는 구조로 되어 있었다. 그 제조 방법은 워드선(4a), 캐패시터부(18), 비트선(7a) 등의 소자를 P형 실리콘 기판(1)상에 형성하기 전에, P형 실리콘 기판(1) 표면을 절단하여 파들어 가고, 그 후 워드선(4a), 캐패시터부(18), 비트선(7a)을 순차 형성하는 것이었다.
제1 문제점은 도 1에 도시한 종래의 기술에서, 제2 배선층(13)을 포토레지스트를 사용하거나 리소그래피 공정으로 패턴을 형성할 때, 포커스 어긋남을 일으키는데 있다. 그 이유는 메모리셀부와 주변 회로부와의 경계로 할 수 있는 고저차(단차)에 의해 포커스 어긋남을 일으키기 때문이다.
또한, 제2 문제점은 도 1에 도시한 종래의 기술에서, 층간 절연막(14)을 평탄화시키고자 할 때, 주변 회로부의 층간 절연막(15)과 컨택트의 애스펙트비를 양호하게 함으로써, 메모리셀부의 제2 배선층(13)이 노출되는 것이다.
제3 문제점은 도 2에 도시한 특개평4-10651호 공보에 개시된 기술에서, 컨택트층(17)을 매립(플러그)형으로 할 필요가 있어, 공정이 복잡해지는 것이다. 그 이유는 캐패시터(18)를 형성한 후, 메모리셀부와 주변 회로부를 전체적으로 평탄화하도록 층간 절연막(12)을 형성했을 때, 주변 회로부에서의 층간 절연막(12)의 층간막이 두꺼워지기 때문이다.
제4의 문제점은 도 3에 도시한 특개평4-342166호 공보에 개시된 기술에서, 메모리셀부의 높이와 주변 회로부의 높이와의 차분만큼 기판 영역을 절단하기 때문에, 공정이 복잡해지는 것이다. 그 이유는 워드선(4a), 캐패시터부(18), 비트선(7a) 등의 소자를 P형 실리콘 기판(1)상에 형성하기 전에, P형 실리콘 기판(1) 표면을 절단하여 파들어가기 때문에, 포토레지스트를 사용하거나 리소그래피 공정을 추가해야만 하기 때문이다.
본 발명의 목적은 배선층을 패턴 형성할 때, 메모리셀부와 주변 회로부와의 고저차(단차)에 의한, 포토레지스트를 사용하거나 리소그래피 공정에서의 포커스 어긋남을 없애고 또한 고저차(단차)를 없애기 위하여, 메모리셀부와 주변 회로부를 전체적으로 평탄화했을 때, 주변 회로부의 층간막이 두껍게 되어 컨택트의 애스펙트비가 심해지는 것을 방지하는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 관한 반도체 기억 장치는, 반도체 기판상에 설치된 메모리셀부와 주변 회로부로 구성된 반도체 기억 장치에 있어서, 스택형 용량과 도전층을 갖고, 스택형 용량은 용량 절연막을 하부 용량 전극과 상부 용량 전극을 사이에 둔 구조의 것으로, 상기 메모리셀부에만 설치되고, 도전층은 상기 스택형 용량을 피복하여 상기 메모리셀부 및 주변 회로부에 걸치는 층간 절연층 중 주변 회로부의 층간 절연층상에만 설치된 것이다.
또한, 상기 도전층은 단층 구조, 또는 적층 구조이다.
또한, 상기 단층 구조의 도전층은 텅스텐이고, 상기 적층 구조의 도전층은 텅스텐과 배리어 메탈, 혹은 텅스텐과 배리어 메탈과 고융점 금속이다.
또한, 상기 스택형 용량의 상기 반도체 기판으로부터의 높이 a와, 상기 도전층의 상기 반도체 기판으로부터의 높이 b와의 관계는 b≥a이다.
또한, 상기 메모리셀부에 설치된 게이트 전극은 폴리사이드, 또는 고융점 금속 및 그 화합물이다.
또한, 본 발명에 관한 반도체 기억 장치의 제조 방법은 영역 형성 공정과, 게이트·확산층 형성 공정과, 제1 배선층 형성 공정과, 용량 형성 공정과, 제2 배선층 형성 공정과, 제3 배선층 형성 공정을 갖는 반도체 기억 장치의 제조 방법에 있어서,
영역 형성 공정은 반도체 기판상에 메모리셀부와 주변 회로부를 필드 산화막으로 격리 형성하는 처리이고,
게이트·확산층 형성 공정은 반도체 기판상의 메모리셀부에 워드선으로 되는 게이트 전극과, 확산층을 형성하는 처리이고,
제1 배선층 형성 공정은 기판 전면에 형성한 제1 층간 절연막에 제1 컨택트를 형성하여, 비트선으로 되는 제1 배선층을 메모리셀부에 형성하는 처리이고,
용량 형성 공정은 상기 메모리셀부의 층간 절연막상에 형성한 제2 층간 절연막에 제2 컨택트를 형성하여, 하부 용량 전극 및 용량 절연막과 상부 용량 전극으로 이루어지는 스택형 용량을 형성하는 처리이고,
제2 배선층 형성 공정은 메모리셀부 및 주변 회로부에 걸쳐 형성된 제3 층간 절연막 중 주변 회로부에만 제2 배선층을 형성하는 처리이고,
제3 배선층 형성 공정은 메모리셀부 및 주변 회로부에 걸쳐 형성된 제4 층간 절연막 중 주변 회로부에만 제3 컨택트를 형성하여, 제3 배선층을 형성하는 처리이다.
또한, 상기 제3 층간 절연막을 형성할 때, TEOSBPSG막을 5000Å 이상 형성하고, 열처리로 리플로우한 후, 에치백하여 평탄화한다.
또한, 상기 제3 층간 절연막을 형성할 때, CMP(Chemical Mechanical Polishing)에 의해 평탄화한다.
반도체 기억 장치에 있어서, 메모리셀부 상의 워드선의 뒷받침 배선을 폐지하고, 주변 회로부에만 배선층을 설치하여, 메모리셀부에서 주변 회로부에 걸쳐 평탄화하여, 메모리셀부와 주변 회로부와의 고저차를 없앤다. 이에 따라, 포토레지스트를 사용하거나 리소그래피 공정으로 패턴을 형성할 때의 포커스 어긋남을 없애어, 메모리셀부와 주변 회로부를 전체적으로 평탄화했을 때, 주변 회로부의 층간막을 충분히 얇게할 수 있는 것이다. 여기에서, 메모리셀부상에 형성하는 배선층은 종래 폴리실리콘으로 이루어지는 워드선을 저저항화하기 위하여 워드선과 동일 피치로 형성하고, 몇개의 비트 간격을 둔 컨택트로 접속되어 있지만(뒷받침), 이 배선층을 배제할 수 있는 것은 최근 에칭 기술의 진보에 따라, 게이트 배선(전극)을 폴리실리콘과 실리사이드와의 적층 구조(폴리사이드), 또는 고융점 금속 및 그 화합물로 형성하는 것이 가능해져서, 게이트 배선만으로 충분히 저저항화할 수 있게 되었기 때문이다.
도 1은 종래예에 관한 반도체 기억 장치와 그 제조 방법을 도시한 단면도.
도 2는 특개평 4-10651호 공보에 개시된 반도체 기억 장치와 그 제조 방법을 도시한 단면도.
도 3은 특개평 4-342166호 공보에 개시된 반도체 기억 장치와 그 제조 방법을 도시한 단면도.
도 4는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치를 도시한 단면도.
도 5는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 6은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 7은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 8은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 9는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 10은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 공정순으로 도시한 단면도.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 기억 장치와 그 제조 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 실리콘 기판
2 : 필드 산화막
3 : 게이트 산화막
4a : 게이트 전극(워드선)
4b : 주변 회로부의 게이트 전극
4c : 게이트 배선
5 : N+형 확산층
6 : 층간 절연막
7a : 비트선
7b : 제1 배선층
8 : 제2 층간 절연막
9 : 하부 용량 전극
10 : 용량 절연막
11 : 상부 용량 전극
12 : 제3 층간 절연막
13 : 제2 배선층
14 : 제4 층간 절연막
15 : 제3 배선층
16 : 커버막
17 : 컨택트층
18 : 캐패시터부
본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
<제1 실시 형태>
도 4∼도 10은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치 및 그 제조 방법을 도시한 단면도이다.
도 10에 도시한 바와 같이, 본 발명의 제1 실시 형태와 관련한 반도체 기억 장치는, P형 실리콘 기판(1)상에 설치된 메모리셀부와 주변 회로로 구성되어 있고, 용량 절연막(10)을 하부 용량 전극(9)과 상부 용량 전극(11)을 사이에 두고 메모리셀부에만 설치된 스택형 용량과, 주변 회로부에만 설치된 제2 배선층(도전층 : 13)을 갖고, 제2 배선층(13)을 피복한 층간 절연막(14)을 메모리셀부와 주변 회로부에 걸쳐 평탄화하고, 제2 배선층(13)과 제3 배선층(15)과의 컨택트의 애스펙트비를 작은 구조로 한 것이다.
또한, 도전층으로서의 제2 배선층(13)은 텅스텐 혹은 알루미늄층으로 이루어지고, 그 구조는 단층 구조 또는 적층 구조로 되어 있다.
또한, 단층 구조의 도전층은 텅스텐, 혹은 알루미늄층으로 이루어지고, 또 적층 구조의 도전층은 텅스텐과 배리어 메탈, 텅스텐과 배리어 메탈과 고융점 금속, 알루미늄층과 배리어 메탈, 혹은 알루미늄층과 배리어 메탈과 고융점 금속으로 이루어져 있다. 또한 적층 구조의 도전층은 텅스텐과 알루미늄층과 배리어 메탈, 혹은 텅스텐과 알루미늄층과 배리어 메탈과 고융점 금속이라도 좋고, 상술한 것에 한정되지는 않는다. 또한, 배리어 메탈은 질화 티탄(TiN) 등의 금속으로 이루어지고, 또한 고융점 금속은 티탄(Ti) 등의 금속으로 이루어진다.
또한, 스택형 용량의 반도체 기판으로부터의 높이 a와, 도전층으로서의 제2 배선층(13)의 반도체 기판(1)으로부터의 높이 b와의 관계는 b≥a로 되어 있다.
또한, 메모리셀부에 설치된 게이트 전극(워드선 :4a)은 폴리사이드, 또는 고융점 금속 및 그 화합물로 구성되어 있다.
다음에, 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대하여 설명한다. 먼저, 도 4에 도시한 바와 같이, P형 실리콘 기판(1)상에 필드 산화막(2)을 4000∼5000Å의 막두께로 형성하고, 게이트 산화막(3)을 100∼150Å의 막두께로 형성한다.
계속하여, 도 5에 도시한 바와 같이, 폴리실리콘을 막두께 2000∼3000Å으로 기판 전면에 퇴적시켜 패터닝하고, 메모리셀부의 게이트 전극(워드선 : 4a), 주변 회로부의 게이트 전극(4b) 및 게이트 배선(4c)를 형성하고, 게이트 전극(4a, 4b) 및 필드 산화막(2)을 마스크로 하여 N형의 불순물 이온(예를 들면, As 등)을 이온 주입하여 N+확산층(5)을 형성한다.
다음에, 도 6에 도시한 바와 같이, 기판 전면에 제1 층간 절연막(6)을 막두께 3000∼4000Å으로 형성하고, 메모리셀부의 스위칭 트랜지스터의 한쪽 N+확산층(5)에 접속하는 비트 컨택트를 형성하고, 그 후 기판 전면에 WSi를 막두께 2000∼3000Å으로 스퍼터 퇴적시켜 패터닝하고, 메모리셀부와 주변 회로부에 비트선(7a)과 제1 배선층(7b)을 형성한다.
계속하여, 도 7에 도시한 바와 같이, 기판 전면에 제2 층간 절연막(8)을 막두께 4000∼5000Å으로 형성하고, 메모리셀부의 스위칭 트랜지스터의 다른쪽 N+ 확산층(5)에 대하여 컨택트를 개구하여 하부 용량 전극(9)을 폴리실리콘으로 막두께 3000∼4000Å으로 형성한다.
다음에, 도 8에 도시한 바와 같이, 하부 용량 전극(9)을 덮도록 용량 절연막(10)을 산화막으로 환산하여 막두께 60∼80Å으로 형성하고, 상부 용량 전극(11)을 폴리실리콘으로 막두께 1000∼2000Å으로 형성하고, 전면에 제3 층간 절연막(12)을 막두께 4000∼5000Å으로 형성한다.
또한, 도 9에 도시한 바와 같이, 기판 전면에 알루미늄을 막두께 4000∼5000Å으로 스퍼터 퇴적시켜 패터닝하여, 제2 배선층(13)을 주변 회로부에만 형성한다. 이 때, 제2 배선층(13)을 패터닝할 때의, 포커스 마진은 메모리셀부와 주변 회로부 양쪽에 배선층을 갖는 종래예에 비하여, 0.8∼1.0㎛ 개선한다.
이것은 메모리셀부와 주변 회로부에 고저차가 있고, 종래예에서는 메모리셀부와 주변 회로부 양쪽에 포커스를 일치시킬 필요가 있었지만, 본 실시 형태에서는 주변 회로부에만 포커스 일치를 행하면 되기 때문이다.
이어서, 도 9에 도시한 바와 같이, 기판 전면에 제4 층간 절연막(14)을 막두께 8000∼10000Å으로 형성하고, 층간 절연막(14)의 전면을 습식 에칭에 의한 에치백 또는 CMP(Chemical Mechanical Polishing)로 평탄화한다. 이때, 제2 배선층(13)의 P형 실리콘 기판(1)으로부터의 높이를 b, 상부 용량 전극(11)의 P형 실리콘 기판(1)으로부터의 높이를 a로 하여, a에 대한 b의 관계를 b≥a로 함으로써, 상부 용량 전극(11)을 층간 절연막(12)으로부터 노출되지 않게, 제2 배선층(13)상의 제4 층간 절연막(14)의 막두께를 충분히 얇게할 수 있다.
마지막으로, 도 10에 도시한 바와 같이, 제2 배선층(13)과 접속하기 위한 컨택트를 층간 절연막(14)으로 개구하고, 기판 전면에 알루미늄을 막두께 8000∼10000Å으로 스퍼터 퇴적시켜 패터닝하여 제3 배선층(15)을 형성하고, 그 후 기판 전면에 커버막(16)을 막두께 8000∼10000Å으로 형성함으로써, 본 발명의 제1 실시 형태에 관한 반도체 기억 장치를 완성한다.
이와 같이, 주변 회로부에만 제2 배선층(13)을 형성함으로써, 메모리셀부 및 주변 회로부에 걸쳐 제4 층간 절연막(14)을 평탄화했을 때, 주변 회로부에서의 제2 배선층(13)상에 위치하는 제4 층간 절연막(14)의 막두께를 충분히 얇게할 수 있기 때문에, 제2 배선층(13)과 제3 배선층(15)을 접속하기 위한 컨택트의 애스펙트비는 양호하게 되고, 또한 컨택트를 덮는 제3 배선층(15)의 커버리지는 양호하게 된다.
또한, 제4 층간 절연막(14)을 평탄화할 때, 상부 용량 전극(11)이 노출되지 않는다. 또한, 상부 용량 전극(11)을 형성한 후에 제2 배선층(13)을 형성할 때, 포토레지스트를 사용하거나 리소그래피 공정에서의 포커스 어긋남을 발생하지 않고, 또 제3 배선층(15)의 형성시에 있어서도 제4 층간 절연막(14)이 충분히 평탄화되어 있기 때문에, 포커스 어긋남을 발생하는 경우가 없다.
<제2 실시 형태>
다음에 본 발명의 제2 실시 형태에 대하여 도 11을 참조하여 설명한다.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 기억 장치 및 그 제조 방법을 도시한 단면도이다.
도 11에 도시한 바와 같이, 본 발명의 제2 실시 형태에 관한 반도체 기억 장치는 P형 실리콘 기판(1)상에 설치된 메모리셀부와 주변 회로부로 구성되어 있고, 메모리셀부의 게이트 전극(워드선 : 4a), 주변 회로부의 게이트 전극(4b) 및 게이트 배선(4c)가 폴리실리콘과 실리사이드와의 적층 구조(폴리사이드, 예를 들면 WSi2/polySi, TiSi2/polySi 등 WSi2/polySi 등), 또는 고융점 금속 및 그 화합물(예를 들면, TiN 등)로 이루어지고, 용량 절연막(10)을 하부 용량 전극(9)과 상부 용량 전극(11)을 사이에 두고 메모리셀부에만 설치된 스택형 용량과, 주변 회로부에만 설치된 제2 배선층(13)을 갖고 있다. 제2 배선층(13)을 피복한 제4 층간 절연막(14)은 메모리셀부 및 주변 회로부에 걸쳐 평탄화되어, 제2 배선층(13)과 제3 배선층(15)과의 컨택트의 애스펙트비를 작은 구조로 한 것이다.
다음에, 본 발명의 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법을 설명한다. 도 11에 도시한 바와 같이, P형 실리콘 기판(1)상에 필드 산화막(2)을 4000∼5000Å으로 형성하여, 게이트 산화막(3)을 100∼150Å으로 형성한다. 다음에 폴리실리콘을 막두께 1000∼2000Å으로 기판 전면에 퇴적시키고, 계속하여 WSi을 막두께 1000∼2000Å으로 기판 전면에 스퍼터 퇴적시켜 패터닝하고, 메모리셀부의 게이트 전극(워드선 : 4a), 주변 회로부의 게이트 전극(4b) 및 게이트 배선(4c)을 형성한다. 여기에, 게이트 전극(워드선 : 4a, 4b) 및 게이트 배선은 막두께 1000∼2000Å의 폴리실리콘과, 막두께 1000∼2000Å의 WSi의 적층 구조체로 구성된다. 또, 그 후의 공정은 상기 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법과 동일하게 순차 처리되어, 도 11에 도시한 제2 실시 형태에 관한 반도체 기억 장치를 완성한다.
제2 실시 형태에서는 게이트 전극(워드선 : 4a), 게이트 전극(4b) 및 게이트 배선(4c)이 폴리실리콘과 실리사이드와의 적층 구조(폴리사이드), 또는 고융점 금속으로 형성함으로써, 게이트 전극(워드선 : 4a)을 저저항화하기 위하여 보강 배선으로서 이용하고 있던 제2 배선층(13)을 폐지하여, 저항 증가를 방지할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 메모리셀부의 제2 배선층(13)을 폐지하여, 주변 회로부에만 제2 배선층(13)을 형성함으로써, 제2 배선층(13)을 형성할 때의 포토레지스트를 사용하거나 리소 그래피 공정에서의 포커스 어긋남을 없앨 수 있고, 또한 제4 층간 절연막(14)을 평탄화할 때에 제2 배선층(13) 또는 상부 용량 전극(11)이 노출되는 일 없이, 평탄화된 후의 제2 배선층(13)상의 제4 층간 절연막(14)의 막두께를 충분히 얇게할 수 있다.
따라서, 새롭게 포토레지스트를 사용하거나 리소그래피 공정을 추가하지 않고, 제2 배선층(13)과 제3 배선층(15)을 접속하기 위한 컨택트의 애스펙트비는 양호하게 되고, 컨택트를 덮는 제3 배선층(15)의 커버리지는 양호하게 되고, 제3 배선층(15)을 형성할 때의 포토레지스트를 사용하거나 리소그래피 공정에 있어서의 포커스 어긋남을 발생하지도 않는다.
또한, 도전층으로서 텅스텐을 이용함으로써, 컨택트 내에 도전층을 효율좋게 매립할 수 있고, 게다가 텅스텐과 배리어 메탈, 혹은 텅스텐과 배리어 메탈과 고융점 금속의 적층 구조를 이용함으로써, 저저항화를 꾀할 수 있다.

Claims (9)

  1. 반도체 기판상에 설치된 메모리셀부와 주변 회로부로 구성된 반도체 기억 장치에 있어서,
    스택형 용량과 도전층을 갖고,
    스택형 용량은, 용량 절연막을 하부 용량 전극과 상부 용량 전극을 사이에 둔 구조의 것으로, 상기 메모리셀부에만 설치되고,
    도전층은, 상기 스택형 용량을 피복하여 상기 메모리셀부 및 주변 회로부에 걸친 층간 절연층 중 주변 회로부의 층간 절연층상에만 설치된
    것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 도전층은 단층 구조, 또는 적층 구조인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 단층 구조의 도전층은 텅스텐인 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 적층 구조의 도전층은 텅스텐과 배리어 메탈, 혹은 텅스텐과 배리어 메탈과 고융점 금속인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 스택형 용량의 상기 반도체 기판으로부터의 높이 a와, 상기 도전층의 상기 반도체 기판으로부터의 높이 b와의 관계는 b≥a인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 메모리셀부에 설치된 게이트 전극은 폴리사이드, 또는 고융점 금속 및 그 화합물인 것을 특징으로 하는 반도체 기억 장치.
  7. 영역 형성 공정과, 게이트·확산층 형성 공정과, 제1 배선층 형성 공정과, 용량 형성 공정과, 제2 배선층 형성 공정과, 제3 배선층 형성 공정을 갖는 반도체 기억 장치의 제조 방법에 있어서,
    영역 형성 공정은, 반도체 기판상에 메모리셀부와 주변 회로부를 필드 산화막으로 격리 형성하는 처리이고,
    게이트·확산층 형성 공정은, 반도체 기판상의 메모리셀부에 워드선으로 되는 게이트 전극과, 확산층을 형성하는 처리이고,
    제1 배선층 형성 공정은, 기판 전면에 형성한 제1 층간 절연막에 제1 컨택트를 형성하여, 비트선으로 되는 제1 배선층을 메모리셀부에 형성하는 처리이고,
    용량 형성 공정은, 상기 메모리셀부의 층간 절연막상에 형성한 제2 층간 절연막에 제2 컨택트를 형성하여, 하부 용량 전극 및 용량 절연막과 상부 용량 전극으로 이루어지는 스택형 용량을 형성하는 처리이고,
    제2 배선층 형성 공정은, 메모리셀부 및 주변 회로부에 걸쳐 형성된 제3 층간 절연막 중 주변 회로부에만 제2 배선층을 형성하는 처리이며,
    제3 배선층 형성 공정은, 메모리셀부 및 주변 회로부에 걸쳐 형성된 제4 층간 절연막 중 주변 회로부에만 제3 컨택트를 형성하여, 제3 배선층을 형성하는 처리
    인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제3 층간 절연막을 형성할 때, TEOSBPSG막을 5000Å 이상 형성하여, 열처리로 리플로우한 후, 에치백하여 평탄화하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제3 층간 절연막을 형성할 때, CMP(Chemical Mechanical Polishing)에 의해 평탄화하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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