JPH1032316A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1032316A JPH1032316A JP8186091A JP18609196A JPH1032316A JP H1032316 A JPH1032316 A JP H1032316A JP 8186091 A JP8186091 A JP 8186091A JP 18609196 A JP18609196 A JP 18609196A JP H1032316 A JPH1032316 A JP H1032316A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【課題】 半導体記憶装置におけるメモリセル部と周辺
回路部との高低差を少なくして、コンタクトのアスペク
ト比を良好なものとする。 【解決手段】 Ｐ型シリコン基板１上に設けられたメモ
リセル部と周辺回路部より構成された半導体記憶装置に
おいて、メモリセル部のみに、容量絶縁膜１０及び下部
容量電極９並びに上部容量電極１１からなるスタック型
容量を有し、周辺回路領域のみに第２の配線層１３を有
する。周辺回路領域のみに第２の配線層１３があるた
め、平坦化したときに第２の配線層１３上の第４の層間
絶縁膜１４を十分に薄くすることができ、第２の配線層
１３と第３の配線層１５とのコンタクトのアスペクト比
を良好なものとすることができる。
回路部との高低差を少なくして、コンタクトのアスペク
ト比を良好なものとする。 【解決手段】 Ｐ型シリコン基板１上に設けられたメモ
リセル部と周辺回路部より構成された半導体記憶装置に
おいて、メモリセル部のみに、容量絶縁膜１０及び下部
容量電極９並びに上部容量電極１１からなるスタック型
容量を有し、周辺回路領域のみに第２の配線層１３を有
する。周辺回路領域のみに第２の配線層１３があるた
め、平坦化したときに第２の配線層１３上の第４の層間
絶縁膜１４を十分に薄くすることができ、第２の配線層
１３と第３の配線層１５とのコンタクトのアスペクト比
を良好なものとすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にスタック型容量を有し、メモリセル部と周辺部
とで高低差を有する半導体記憶装置及びその製造方法に
関する。
し、特にスタック型容量を有し、メモリセル部と周辺部
とで高低差を有する半導体記憶装置及びその製造方法に
関する。
【０００２】
【従来の技術】半導体記憶装置は、年々高集積化が進ん
でいる。高集積化を実現するキャパシタ構造は、より小
さな面積でより大きな容量値を得るために、平面的な構
造から立体的な構造が使われるようになっており、キャ
パシタ構造の中には、スタック型容量と呼ばれるものが
ある。
でいる。高集積化を実現するキャパシタ構造は、より小
さな面積でより大きな容量値を得るために、平面的な構
造から立体的な構造が使われるようになっており、キャ
パシタ構造の中には、スタック型容量と呼ばれるものが
ある。
【０００３】大容量化のためにキャパシタ構造の高さ
は、高くなる傾向にあり、そのため、キャパシタ構造を
持つメモリセル部と、キャパシタ構造を持たない、例え
ば記憶情報を増幅させるセンスアンプなどからなる周辺
回路部との境界での高低差（段差）は、大きくなる傾向
にある。また、ポリシリコンからなるワード線は、低抵
抗化するためにワード線と同じピッチでアルミ配線をメ
モリセル部に形成して、いくつかのビット間隔を置いた
コンタクトで接続されている（裏打ち）。
は、高くなる傾向にあり、そのため、キャパシタ構造を
持つメモリセル部と、キャパシタ構造を持たない、例え
ば記憶情報を増幅させるセンスアンプなどからなる周辺
回路部との境界での高低差（段差）は、大きくなる傾向
にある。また、ポリシリコンからなるワード線は、低抵
抗化するためにワード線と同じピッチでアルミ配線をメ
モリセル部に形成して、いくつかのビット間隔を置いた
コンタクトで接続されている（裏打ち）。
【０００４】図９は、従来例を示す断面図である。図９
に示すように、Ｐ型シリコン基板１上に活性領域を分離
するフィールド酸化膜２があり、活性領域のＰ型シリコ
ン基板１上にゲート酸化膜３があり、メモリセル部に
は、メモリセルの記憶情報を読み書きするスイッチング
トランジスターのゲート電極（ワード線）４ａと、記憶
情報の電位を伝達するビット線７ａと、容量絶縁膜１０
を下部容量電極９と上部容量電極１１とで挾んで記憶容
量を蓄積するキャパシタ部とがある。また一方、周辺回
路部には、スイッチングトランジスターのゲート電極
（ワード線）４ａと同層のトランジスターのゲート電極
４ｂ及びゲート配線４ｃと、ビット線７ａと同層の第１
の配線層７ｂとがあり、メモリセル部と周辺回路部にま
たがって第２の配線層１３及び第３の配線層１５があ
る。
に示すように、Ｐ型シリコン基板１上に活性領域を分離
するフィールド酸化膜２があり、活性領域のＰ型シリコ
ン基板１上にゲート酸化膜３があり、メモリセル部に
は、メモリセルの記憶情報を読み書きするスイッチング
トランジスターのゲート電極（ワード線）４ａと、記憶
情報の電位を伝達するビット線７ａと、容量絶縁膜１０
を下部容量電極９と上部容量電極１１とで挾んで記憶容
量を蓄積するキャパシタ部とがある。また一方、周辺回
路部には、スイッチングトランジスターのゲート電極
（ワード線）４ａと同層のトランジスターのゲート電極
４ｂ及びゲート配線４ｃと、ビット線７ａと同層の第１
の配線層７ｂとがあり、メモリセル部と周辺回路部にま
たがって第２の配線層１３及び第３の配線層１５があ
る。
【０００５】図９に示す半導体記憶装置を製造するにあ
たっては、まず、Ｐ型シリコン基板１上にフィールド酸
化膜２を形成し、ゲート酸化膜３を形成し、メモリセル
部のゲート電極（ワード線）４ａ，周辺回路部のゲート
電極４ｂ及びゲート配線４ｃを形成し、ゲート電極４
ａ，４ｂ及びフィールド酸化膜２をマスクにしてＮ型の
不純物イオン（例えば、Ａｓなど）をイオン注入して拡
散層５を形成する。次に、基板全面に形成した第１の層
間絶縁膜６上にビット線７ａ及び第１の配線層７ｂを形
成し、基板全面に第２の層間絶縁膜８を形成し、メモリ
セル部のみにスイッチングトランジスターの一方の拡散
層５に対してコンタクトを開口して下部容量電極９を形
成し、下部容量電極９を覆うように容量絶縁膜１０を形
成し、上部容量電極１１を形成する。その後、基板全面
に形成した第３の層間絶縁膜１２上に、第２の配線層１
３をパターン形成し、さらに基板全面に形成した第４の
層間絶縁膜１４上、第３の配線層１５をパターン形成
し、最後に、全面にカバー膜１６を形成し、図９に示す
半導体記憶装置を完成させる。
たっては、まず、Ｐ型シリコン基板１上にフィールド酸
化膜２を形成し、ゲート酸化膜３を形成し、メモリセル
部のゲート電極（ワード線）４ａ，周辺回路部のゲート
電極４ｂ及びゲート配線４ｃを形成し、ゲート電極４
ａ，４ｂ及びフィールド酸化膜２をマスクにしてＮ型の
不純物イオン（例えば、Ａｓなど）をイオン注入して拡
散層５を形成する。次に、基板全面に形成した第１の層
間絶縁膜６上にビット線７ａ及び第１の配線層７ｂを形
成し、基板全面に第２の層間絶縁膜８を形成し、メモリ
セル部のみにスイッチングトランジスターの一方の拡散
層５に対してコンタクトを開口して下部容量電極９を形
成し、下部容量電極９を覆うように容量絶縁膜１０を形
成し、上部容量電極１１を形成する。その後、基板全面
に形成した第３の層間絶縁膜１２上に、第２の配線層１
３をパターン形成し、さらに基板全面に形成した第４の
層間絶縁膜１４上、第３の配線層１５をパターン形成
し、最後に、全面にカバー膜１６を形成し、図９に示す
半導体記憶装置を完成させる。
【０００６】また、特開平４−１０６５１号公報に開示
された技術を図１０に示す。図１０に示す従来の構造の
ものは、周辺回路部にのみコンタクト層１７を持つ構造
である。その製造方法は、メモリセル部にキャパシタ部
１８を形成し、その後、基板全面に層間絶縁膜１２を形
成し、次に周辺回路部にのみコンタクト層１７を形成
し、その後、メモリセル部及び周辺回路部に配線層１３
を形成していた。
された技術を図１０に示す。図１０に示す従来の構造の
ものは、周辺回路部にのみコンタクト層１７を持つ構造
である。その製造方法は、メモリセル部にキャパシタ部
１８を形成し、その後、基板全面に層間絶縁膜１２を形
成し、次に周辺回路部にのみコンタクト層１７を形成
し、その後、メモリセル部及び周辺回路部に配線層１３
を形成していた。
【０００７】さらに、特開平４−３４２１６６号公報に
開示された技術を図１１に示す。図１１に示す従来の構
造のものは、メモリセル部の高さと周辺回路部の高さと
の差分だけ基板領域を切り欠いて、アルミ配線１３，１
５を形成するときの下地の高低差が少なくなるような構
造になっていた。その製造方法は、ワード線４ａ，キャ
パシタ部１８，ビット線７ａなどの素子をＰ型シリコン
基板１上に形成する前に、Ｐ型シリコン基板１表面を切
り欠いて掘り下げ、その後、ワード線４ａ，キャパシタ
部１８，ビット線７ａを順次形成するものであった。
開示された技術を図１１に示す。図１１に示す従来の構
造のものは、メモリセル部の高さと周辺回路部の高さと
の差分だけ基板領域を切り欠いて、アルミ配線１３，１
５を形成するときの下地の高低差が少なくなるような構
造になっていた。その製造方法は、ワード線４ａ，キャ
パシタ部１８，ビット線７ａなどの素子をＰ型シリコン
基板１上に形成する前に、Ｐ型シリコン基板１表面を切
り欠いて掘り下げ、その後、ワード線４ａ，キャパシタ
部１８，ビット線７ａを順次形成するものであった。
【０００８】
【発明が解決しようとする課題】第１の問題点は、図９
に示す従来の技術において、第２の配線層１３をフォト
レジストを使ったリソグラフィー工程でパターン形成す
るときに、フォーカスずれを起こすことにある。その理
由は、メモリセル部と周辺回路部との境界にでききた高
低差（段差）によりフォーカスずれを起こすためであ
る。
に示す従来の技術において、第２の配線層１３をフォト
レジストを使ったリソグラフィー工程でパターン形成す
るときに、フォーカスずれを起こすことにある。その理
由は、メモリセル部と周辺回路部との境界にでききた高
低差（段差）によりフォーカスずれを起こすためであ
る。
【０００９】また、第２の問題点は、図９に示す従来の
技術において、層間絶縁膜１４を平坦化しようとすると
き、周辺回路部の層間絶縁膜１４をなるべく薄くして、
周辺回路部の第２の配線層１３と第３の配線層１５との
コンタクトのアスペクト比を良好なものにすることによ
り、メモリセル部の第２の配線層１３が剥き出しになる
ことにある。その理由は、第１の問題点と同様にメモリ
セル部と周辺回路部との境界での高低差（段差）のため
である。
技術において、層間絶縁膜１４を平坦化しようとすると
き、周辺回路部の層間絶縁膜１４をなるべく薄くして、
周辺回路部の第２の配線層１３と第３の配線層１５との
コンタクトのアスペクト比を良好なものにすることによ
り、メモリセル部の第２の配線層１３が剥き出しになる
ことにある。その理由は、第１の問題点と同様にメモリ
セル部と周辺回路部との境界での高低差（段差）のため
である。
【００１０】第３の問題点は、図１０に示す特開平４−
１０６５１号公報に開示された技術において、コンタク
ト層１７を埋込（プラグ）型にする必要があり、工程が
複雑になることにある。その理由は、キャパシタ１８を
形成後、メモリセル部と周辺回路部とを全体的に平坦化
するように層間絶縁膜１２を形成したとき、周辺回路部
での層間絶縁膜１２の層間膜が厚くなるためである。
１０６５１号公報に開示された技術において、コンタク
ト層１７を埋込（プラグ）型にする必要があり、工程が
複雑になることにある。その理由は、キャパシタ１８を
形成後、メモリセル部と周辺回路部とを全体的に平坦化
するように層間絶縁膜１２を形成したとき、周辺回路部
での層間絶縁膜１２の層間膜が厚くなるためである。
【００１１】第４の問題点は、図１１に示す特開平４−
３４２１６６号公報に開示された技術において、メモリ
セル部の高さと周辺回路部の高さとの差分だけ基板領域
を切り欠くため、工程が複雑になることにある。その理
由は、ワード線４ａ，キャパシタ部１８，ビット線７ａ
などの素子をＰ型シリコン基板１上に形成する前に、Ｐ
型シリコン基板１表面を切り欠いて（掘り下げ）るため
に、フォトレジストを使ったリソグラフィー工程を追加
しなければならないためである。
３４２１６６号公報に開示された技術において、メモリ
セル部の高さと周辺回路部の高さとの差分だけ基板領域
を切り欠くため、工程が複雑になることにある。その理
由は、ワード線４ａ，キャパシタ部１８，ビット線７ａ
などの素子をＰ型シリコン基板１上に形成する前に、Ｐ
型シリコン基板１表面を切り欠いて（掘り下げ）るため
に、フォトレジストを使ったリソグラフィー工程を追加
しなければならないためである。
【００１２】本発明の目的は、配線層をパターン形成す
るときに、メモリセル部と周辺回路部との境界での高低
差（段差）による、フォトレジストを使ったリソグラフ
ィー工程でのフォーカスずれをなくし、また高低差（段
差）をなくすために、メモリセル部と周辺回路部とを全
体的に平坦化したとき、周辺回路部の層間膜が厚くなっ
てコンタクトのアスペクト比が厳しくなることを防止す
る半導体記憶装置及びその製造方法を提供することにあ
る。
るときに、メモリセル部と周辺回路部との境界での高低
差（段差）による、フォトレジストを使ったリソグラフ
ィー工程でのフォーカスずれをなくし、また高低差（段
差）をなくすために、メモリセル部と周辺回路部とを全
体的に平坦化したとき、周辺回路部の層間膜が厚くなっ
てコンタクトのアスペクト比が厳しくなることを防止す
る半導体記憶装置及びその製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、半導体基板上に設
けられたメモリセル部と周辺回路部とにより構成された
半導体記憶装置であって、スタック型容量と導電層とを
有し、スタック型容量は、容量絶縁膜を下部容量電極と
上部容量電極とで挾んだ構造のものであって、前記メモ
リセル部のみに設けられ、導電層は、前記スタック型容
量を被覆し前記メモリセル部及び周辺回路部に跨る層間
絶縁層のうち周辺回路部の層間絶縁層上にのみ設けられ
たものである。
め、本発明に係る半導体記憶装置は、半導体基板上に設
けられたメモリセル部と周辺回路部とにより構成された
半導体記憶装置であって、スタック型容量と導電層とを
有し、スタック型容量は、容量絶縁膜を下部容量電極と
上部容量電極とで挾んだ構造のものであって、前記メモ
リセル部のみに設けられ、導電層は、前記スタック型容
量を被覆し前記メモリセル部及び周辺回路部に跨る層間
絶縁層のうち周辺回路部の層間絶縁層上にのみ設けられ
たものである。
【００１４】また、前記導電層は、単層構造、または積
層構造である。
層構造である。
【００１５】また、前記単層構造の導電層は、タングス
テンであり、前記積層構造の導電層は、タングステンと
バリアメタル、或いはタングステンとバリアメタルと高
融点金属である。
テンであり、前記積層構造の導電層は、タングステンと
バリアメタル、或いはタングステンとバリアメタルと高
融点金属である。
【００１６】また、前記スタック型容量の前記半導体基
板からの高さａと、前記導電層の前記半導体基板からの
高さｂとの関係は、ｂ≧ａである。
板からの高さａと、前記導電層の前記半導体基板からの
高さｂとの関係は、ｂ≧ａである。
【００１７】また、前記メモリセル部に設けられたゲー
ト電極は、ポリサイド、または高融点金属及びその化合
物である。
ト電極は、ポリサイド、または高融点金属及びその化合
物である。
【００１８】また、本発明に係る半導体記憶装置の製造
方法は、領域形成工程と、ゲート・拡散層形成工程と、
第１配線層形成工程と、容量形成工程と、第２配線層形
成工程と、第３配線層形成工程とを有する半導体記憶装
置の製造方法であって、領域形成工程は、半導体基板上
にメモリセル部と周辺回路部をフィールド酸化膜により
隔離形成する処理であり、ゲート・拡散層形成工程は、
半導体基板上のメモリセル部に、ワード線となるゲート
電極と、拡散層とを形成する処理であり、第１配線層形
成工程は、基板全面に形成した第１の層間絶縁膜に第１
のコンタクトを形成し、ビット線となる第１の配線層を
メモリセル部に形成する処理であり、容量形成工程は、
前記メモリセル部の層間絶縁膜上に形成した第２の層間
絶縁膜に第２のコンタクトを形成し、下部容量電極及び
容量絶縁膜並びに上部容量電極からなるスタック型容量
を形成する処理であり、第２配線層形成工程は、メモリ
セル部及び周辺回路部に渡って形成した第３の層間絶縁
膜のうち周辺回路部のみに第２の配線層を形成する処理
であり、第３配線層形成工程は、メモリセル部及び周辺
回路部に渡って形成した第４の層間絶縁膜縁膜をのうち
周辺回路部のみに第３のコンタクトを形成し、第３の配
線層を形成する処理である。
方法は、領域形成工程と、ゲート・拡散層形成工程と、
第１配線層形成工程と、容量形成工程と、第２配線層形
成工程と、第３配線層形成工程とを有する半導体記憶装
置の製造方法であって、領域形成工程は、半導体基板上
にメモリセル部と周辺回路部をフィールド酸化膜により
隔離形成する処理であり、ゲート・拡散層形成工程は、
半導体基板上のメモリセル部に、ワード線となるゲート
電極と、拡散層とを形成する処理であり、第１配線層形
成工程は、基板全面に形成した第１の層間絶縁膜に第１
のコンタクトを形成し、ビット線となる第１の配線層を
メモリセル部に形成する処理であり、容量形成工程は、
前記メモリセル部の層間絶縁膜上に形成した第２の層間
絶縁膜に第２のコンタクトを形成し、下部容量電極及び
容量絶縁膜並びに上部容量電極からなるスタック型容量
を形成する処理であり、第２配線層形成工程は、メモリ
セル部及び周辺回路部に渡って形成した第３の層間絶縁
膜のうち周辺回路部のみに第２の配線層を形成する処理
であり、第３配線層形成工程は、メモリセル部及び周辺
回路部に渡って形成した第４の層間絶縁膜縁膜をのうち
周辺回路部のみに第３のコンタクトを形成し、第３の配
線層を形成する処理である。
【００１９】また、前記第３の層間絶縁膜を形成すると
きに、ＴＥＯＳＢＰＳＧ膜を５０００Å以上形成し、熱
処理でリフローした後、エッチバックして平坦化する。
きに、ＴＥＯＳＢＰＳＧ膜を５０００Å以上形成し、熱
処理でリフローした後、エッチバックして平坦化する。
【００２０】また、前記第３の層間絶縁膜を形成すると
きに、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
きに、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００２１】
【作用】半導体記憶装置において、メモリセル部上のワ
ード線の裏打ち配線を廃止し、周辺回路部のみに配線層
を設け、メモリセル部から周辺回路部にかけて平坦化し
て、メモリセル部と周辺回路部との高低差をなくす。こ
れにより、フォトレジストを使ったリソグラフィー工程
でパターン形成するときのフォーカスずれをなくし、メ
モリセル部と周辺回路部とを全体的に平坦化したとき、
周辺回路部の層間膜を十分薄くできるものである。ここ
で、メモリセル部上に形成する配線層は、従来ポリシリ
コンからなるワード線を低抵抗化するためにワード線と
同じピッチで形成し、いくつかのビット間隔を置いたコ
ンタクトで接続されている（裏打ち）が、この配線層を
排除できるのは、近年エッチング技術の進歩により、ゲ
ート配線（電極）をポリシリコンとシリサイドとの積層
構造（ポリサイド）、または高融点金属及びその化合物
で形成することが可能になり、ゲート配線のみで十分低
抵抗化することができるようになったためである。
ード線の裏打ち配線を廃止し、周辺回路部のみに配線層
を設け、メモリセル部から周辺回路部にかけて平坦化し
て、メモリセル部と周辺回路部との高低差をなくす。こ
れにより、フォトレジストを使ったリソグラフィー工程
でパターン形成するときのフォーカスずれをなくし、メ
モリセル部と周辺回路部とを全体的に平坦化したとき、
周辺回路部の層間膜を十分薄くできるものである。ここ
で、メモリセル部上に形成する配線層は、従来ポリシリ
コンからなるワード線を低抵抗化するためにワード線と
同じピッチで形成し、いくつかのビット間隔を置いたコ
ンタクトで接続されている（裏打ち）が、この配線層を
排除できるのは、近年エッチング技術の進歩により、ゲ
ート配線（電極）をポリシリコンとシリサイドとの積層
構造（ポリサイド）、または高融点金属及びその化合物
で形成することが可能になり、ゲート配線のみで十分低
抵抗化することができるようになったためである。
【００２２】
【発明の実施の形態】本発明の実施形態について図面を
参照して説明する。
参照して説明する。
【００２３】（実施形態１）図１〜図７は、本発明の実
施形態１に係る半導体記憶装置及びその製造方法を示す
断面図である。
施形態１に係る半導体記憶装置及びその製造方法を示す
断面図である。
【００２４】図７に示すように、本発明の実施形態１に
かかる半導体記憶装置は、Ｐ型シリコン基板１上に設け
られたメモリセル部と周辺回路部とより構成されてお
り、容量絶縁膜１０を下部容量電極９と上部容量電極１
１とで挾んでメモリセル部のみに設けられたスタック型
容量と、周辺回路部のみに設けられた第２の配線層（導
電層）１３とを有し、第２の配線層１３を被覆した層間
絶縁膜１４を、メモリセル部と周辺回路部に跨って平坦
化し、第２の配線層１３と第３の配線層１５とのコンタ
クトのアスペクト比を小さい構造としたものである。
かかる半導体記憶装置は、Ｐ型シリコン基板１上に設け
られたメモリセル部と周辺回路部とより構成されてお
り、容量絶縁膜１０を下部容量電極９と上部容量電極１
１とで挾んでメモリセル部のみに設けられたスタック型
容量と、周辺回路部のみに設けられた第２の配線層（導
電層）１３とを有し、第２の配線層１３を被覆した層間
絶縁膜１４を、メモリセル部と周辺回路部に跨って平坦
化し、第２の配線層１３と第３の配線層１５とのコンタ
クトのアスペクト比を小さい構造としたものである。
【００２５】また、導電層としての第２の配線層１３
は、タングステン或いはアルミ層からなり、その構造
は、単層構造、または積層構造となっている。
は、タングステン或いはアルミ層からなり、その構造
は、単層構造、または積層構造となっている。
【００２６】また、単層構造の導電層は、タングステ
ン、或いはアルミ層からなり、また積層構造の導電層
は、タングステンとバリアメタル、タングステンとバリ
アメタルと高融点金属、アルミ層とバリアメタル、或い
はアルミ層とバリアメタルと高融点金属からなってい
る。また積層構造の導電層は、タングステンとアルミ層
とバリアメタル、或いはタングステンとアルミ層とバリ
アメタルと高融点金属でもよく、上述したものに限定さ
れるものではない。また、バリアメタルは、窒化チタン
（ＴｉＮ）等の金属からなり、また高融点金属は、チタ
ン（Ｔｉ）等の金属からなる。
ン、或いはアルミ層からなり、また積層構造の導電層
は、タングステンとバリアメタル、タングステンとバリ
アメタルと高融点金属、アルミ層とバリアメタル、或い
はアルミ層とバリアメタルと高融点金属からなってい
る。また積層構造の導電層は、タングステンとアルミ層
とバリアメタル、或いはタングステンとアルミ層とバリ
アメタルと高融点金属でもよく、上述したものに限定さ
れるものではない。また、バリアメタルは、窒化チタン
（ＴｉＮ）等の金属からなり、また高融点金属は、チタ
ン（Ｔｉ）等の金属からなる。
【００２７】また、スタック型容量の半導体基板１から
の高さａと、導電層としての第２の配線層１３の半導体
基板１からの高さｂとの関係は、ｂ≧ａになっている。
の高さａと、導電層としての第２の配線層１３の半導体
基板１からの高さｂとの関係は、ｂ≧ａになっている。
【００２８】また、メモリセル部に設けられたゲート電
極（ワード線）４ａは、ポリサイド、または高融点金属
及びその化合物から構成されている。
極（ワード線）４ａは、ポリサイド、または高融点金属
及びその化合物から構成されている。
【００２９】次に、本発明の実施形態１に係る半導体記
憶装置の製造方法について説明する。まず、図１に示す
ように、Ｐ型シリコン基板１上にフィールド酸化膜２を
４０００〜５０００Åの膜厚に形成し、ゲート酸化膜３
を１００〜１５０Åの膜厚に形成する。
憶装置の製造方法について説明する。まず、図１に示す
ように、Ｐ型シリコン基板１上にフィールド酸化膜２を
４０００〜５０００Åの膜厚に形成し、ゲート酸化膜３
を１００〜１５０Åの膜厚に形成する。
【００３０】続いて、図２に示すように、ポリシリコン
を膜厚２０００〜３０００Åで基板全面に堆積させパタ
ーニングし、メモリセル部のゲート電極（ワード線）４
ａ，周辺回路部のゲート電極４ｂ及びゲート配線４ｃを
形成し、ゲート電極４ａ，４ｂ及びフィールド酸化膜２
をマスクにしてＮ型の不純物イオン（例えば、Ａｓな
ど）をイオン注入してＮ+拡散層５を形成する。
を膜厚２０００〜３０００Åで基板全面に堆積させパタ
ーニングし、メモリセル部のゲート電極（ワード線）４
ａ，周辺回路部のゲート電極４ｂ及びゲート配線４ｃを
形成し、ゲート電極４ａ，４ｂ及びフィールド酸化膜２
をマスクにしてＮ型の不純物イオン（例えば、Ａｓな
ど）をイオン注入してＮ+拡散層５を形成する。
【００３１】次に、図３に示すように、基板全面に第１
の層間絶縁膜６を膜厚３０００〜４０００Åに形成し、
メモリセル部のスイッチングトランジスターの一方のＮ
+拡散層５に接続するビットコンタクトを形成し、その
後、基板全面にＷＳｉを膜厚２０００〜３０００Åにス
パッタ堆積させてパターニングし、メモリセル部と周辺
回路部にビット線７ａと第１の配線層７ｂを形成する。
の層間絶縁膜６を膜厚３０００〜４０００Åに形成し、
メモリセル部のスイッチングトランジスターの一方のＮ
+拡散層５に接続するビットコンタクトを形成し、その
後、基板全面にＷＳｉを膜厚２０００〜３０００Åにス
パッタ堆積させてパターニングし、メモリセル部と周辺
回路部にビット線７ａと第１の配線層７ｂを形成する。
【００３２】引き続いて、図４に示すように、基板全面
に第２の層間絶縁膜８を膜厚４０００〜５０００Åに形
成し、メモリセル部のスイッチングトランジスターの他
方のＮ+拡散層５に対してコンタクトを開口して下部容
量電極９をポリシリコンで膜厚３０００〜４０００Åに
形成する。
に第２の層間絶縁膜８を膜厚４０００〜５０００Åに形
成し、メモリセル部のスイッチングトランジスターの他
方のＮ+拡散層５に対してコンタクトを開口して下部容
量電極９をポリシリコンで膜厚３０００〜４０００Åに
形成する。
【００３３】次に、図５に示すように、下部容量電極９
を覆うように容量絶縁膜１０を酸化膜換算で膜厚６０〜
８０Åに形成し、上部容量電極１１をポリシリコンで膜
厚１０００〜２０００Åに形成し、全面に第３の層間絶
縁膜１２を膜厚４０００〜５０００Åに形成する。
を覆うように容量絶縁膜１０を酸化膜換算で膜厚６０〜
８０Åに形成し、上部容量電極１１をポリシリコンで膜
厚１０００〜２０００Åに形成し、全面に第３の層間絶
縁膜１２を膜厚４０００〜５０００Åに形成する。
【００３４】さらに、図６に示すように、基板全面にア
ルミニウムを膜厚４０００〜５０００Åにスパッタ堆積
させパターニングし、第２の配線層１３を周辺回路部の
みに形成する。このとき、第２の配線層１３をパターニ
ングするときの、フォーカスマージンは、メモリセル部
と周辺回路部両方に配線層を持つ従来例に比べて、０．
８〜１．０μｍ改善する。
ルミニウムを膜厚４０００〜５０００Åにスパッタ堆積
させパターニングし、第２の配線層１３を周辺回路部の
みに形成する。このとき、第２の配線層１３をパターニ
ングするときの、フォーカスマージンは、メモリセル部
と周辺回路部両方に配線層を持つ従来例に比べて、０．
８〜１．０μｍ改善する。
【００３５】これは、メモリセル部と周辺回路部に高低
差があり、従来例では、メモリセル部と周辺回路部の両
方にフォーカスを合わせる必要があったが、本実施形態
では、周辺回路部のみにフォーカス合わせを行えば良い
ためである。
差があり、従来例では、メモリセル部と周辺回路部の両
方にフォーカスを合わせる必要があったが、本実施形態
では、周辺回路部のみにフォーカス合わせを行えば良い
ためである。
【００３６】続いて、図６に示すように、基板全面に第
４の層間絶縁膜１４を膜厚８０００〜１００００Åに形
成し、層間絶縁膜１４の全面をウェットエッチによるエ
ッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて平坦化する。
このとき、第２の配線層１３のＰ型シリコン基板１から
の高さをｂ、上部容量電極１１のＰ型シリコン基板１か
らの高さをａとし、ａに対するｂの関係を、ｂ≧ａとす
ることにより、上部容量電極１１を層間絶縁膜１２から
むき出しにすることなく、第２の配線層１３上の第４の
層間絶縁膜１４の膜厚を十分薄くすることができる。
４の層間絶縁膜１４を膜厚８０００〜１００００Åに形
成し、層間絶縁膜１４の全面をウェットエッチによるエ
ッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて平坦化する。
このとき、第２の配線層１３のＰ型シリコン基板１から
の高さをｂ、上部容量電極１１のＰ型シリコン基板１か
らの高さをａとし、ａに対するｂの関係を、ｂ≧ａとす
ることにより、上部容量電極１１を層間絶縁膜１２から
むき出しにすることなく、第２の配線層１３上の第４の
層間絶縁膜１４の膜厚を十分薄くすることができる。
【００３７】最後に、図７に示すように、第２の配線層
１３と接続するためのコンタクトを層間絶縁膜１４に開
口し、基板全面にアルミニウムを膜厚８０００〜１００
００Åにスパッタ堆積させパターニングし、第３の配線
層１５を形成し、その後、基板全面にカバー膜１６を膜
厚０００〜１００００Åに形成することにより、本発明
の実施形態１に係る半導体記憶装置を完成する。
１３と接続するためのコンタクトを層間絶縁膜１４に開
口し、基板全面にアルミニウムを膜厚８０００〜１００
００Åにスパッタ堆積させパターニングし、第３の配線
層１５を形成し、その後、基板全面にカバー膜１６を膜
厚０００〜１００００Åに形成することにより、本発明
の実施形態１に係る半導体記憶装置を完成する。
【００３８】このように、周辺回路部にのみ第２の配線
層１３を形成することにより、メモリセル部及び周辺回
路部に渡って第４の層間絶縁膜１４を平坦化した際に、
周辺回路部における第２の配線層１３上に位置する第４
の層間絶縁膜１４の膜厚を十分薄くすることができるた
め、第２の配線層１３と第３の配線層１５とを接続する
ためのコンタクトのアスペクト比は、良好なものとな
り、さらにコンタクトを覆う第３の配線層１５のカバレ
ッジは、良好なものとなる。
層１３を形成することにより、メモリセル部及び周辺回
路部に渡って第４の層間絶縁膜１４を平坦化した際に、
周辺回路部における第２の配線層１３上に位置する第４
の層間絶縁膜１４の膜厚を十分薄くすることができるた
め、第２の配線層１３と第３の配線層１５とを接続する
ためのコンタクトのアスペクト比は、良好なものとな
り、さらにコンタクトを覆う第３の配線層１５のカバレ
ッジは、良好なものとなる。
【００３９】また、第４の層間絶縁膜１４を平坦化する
ときに、上部容量電極１１が剥出しになることがない。
また、上部容量電極１１を形成した後に第２の配線層１
３を形成する際、フォトレジストを使ったリソグラフィ
ー工程におけるフォーカスずれを生じることがなく、さ
らに、第３の配線層１５の形成時においても、第４の層
間絶縁膜１４が十分に平坦化されているため、フォーカ
スずれを生じることがない。
ときに、上部容量電極１１が剥出しになることがない。
また、上部容量電極１１を形成した後に第２の配線層１
３を形成する際、フォトレジストを使ったリソグラフィ
ー工程におけるフォーカスずれを生じることがなく、さ
らに、第３の配線層１５の形成時においても、第４の層
間絶縁膜１４が十分に平坦化されているため、フォーカ
スずれを生じることがない。
【００４０】（実施形態２）次に、本発明の実施形態２
について図８を参照して説明する。
について図８を参照して説明する。
【００４１】図８は、本発明の実施形態２に係る半導体
記憶装置及びその製造方法を示す断面図である。
記憶装置及びその製造方法を示す断面図である。
【００４２】図８に示すように、本発明の実施形態２に
係る半導体記憶装置は、Ｐ型シリコン基板１上に設けら
れたメモリセル部と周辺回路部より構成されており、メ
モリセル部のゲート電極（ワード線）４ａ，周辺回路部
のゲート電極４ｂ及びゲート配線４ｃがポリシリコンと
シリサイドとの積層構造（ポリサイド、例えば、ＷＳｉ
2／ｐｏｌｙＳｉ，ＴｉＳｉ2／ｐｏｌｙＳｉなどＷＳｉ
2／ｐｏｌｙＳｉなど）、または高融点金属及びその化
合物（例えば、ＴｉＮなど）よりなり、容量絶縁膜１０
を下部容量電極９と上部容量電極１１とで挾んでメモリ
セル部のみに設けられたスタック型容量と、周辺回路部
のみに設けられた第２の配線層１３とを有している。第
２の配線層１３を被覆した第４の層間絶縁膜１４は、メ
モリセル部及び周辺回路部にまたがって平坦化され、第
２の配線層１３と第３の配線層１５とのコンタクトのア
スペクト比を小さい構造としたものである。
係る半導体記憶装置は、Ｐ型シリコン基板１上に設けら
れたメモリセル部と周辺回路部より構成されており、メ
モリセル部のゲート電極（ワード線）４ａ，周辺回路部
のゲート電極４ｂ及びゲート配線４ｃがポリシリコンと
シリサイドとの積層構造（ポリサイド、例えば、ＷＳｉ
2／ｐｏｌｙＳｉ，ＴｉＳｉ2／ｐｏｌｙＳｉなどＷＳｉ
2／ｐｏｌｙＳｉなど）、または高融点金属及びその化
合物（例えば、ＴｉＮなど）よりなり、容量絶縁膜１０
を下部容量電極９と上部容量電極１１とで挾んでメモリ
セル部のみに設けられたスタック型容量と、周辺回路部
のみに設けられた第２の配線層１３とを有している。第
２の配線層１３を被覆した第４の層間絶縁膜１４は、メ
モリセル部及び周辺回路部にまたがって平坦化され、第
２の配線層１３と第３の配線層１５とのコンタクトのア
スペクト比を小さい構造としたものである。
【００４３】次に、本発明の実施形態２に係る半導体記
憶装置の製造方法を説明する。図８に示すように、Ｐ型
シリコン基板１上にフィールド酸化膜２を４０００〜５
０００Åに形成し、ゲート酸化膜３を１００〜１５０Å
に形成する。次にポリシリコンを膜厚１０００〜２００
０Åに基板全面に堆積させ、続いてＷＳｉを膜厚１００
０〜２０００Åに基板全面にスパッタ堆積させパターニ
ングし、メモリセル部のゲート電極（ワード線）４ａ，
周辺回路部のゲート電極４ｂ及びゲート配線４ｃを形成
する。ここに、ゲート電極（ワード線）４ａ，４ｂ及び
ゲート配線４ｃは、膜厚１０００〜２０００Åのポリシ
リコンと、膜厚１０００〜２０００ÅのＷＳｉとの積層
構造体から構成される。なお、その後の工程は、前記実
施形態１に係る半導体記憶装置の製造方法と同様に順次
処理され、図８に示す実施形態２に係る半導体記憶装置
を完成する。
憶装置の製造方法を説明する。図８に示すように、Ｐ型
シリコン基板１上にフィールド酸化膜２を４０００〜５
０００Åに形成し、ゲート酸化膜３を１００〜１５０Å
に形成する。次にポリシリコンを膜厚１０００〜２００
０Åに基板全面に堆積させ、続いてＷＳｉを膜厚１００
０〜２０００Åに基板全面にスパッタ堆積させパターニ
ングし、メモリセル部のゲート電極（ワード線）４ａ，
周辺回路部のゲート電極４ｂ及びゲート配線４ｃを形成
する。ここに、ゲート電極（ワード線）４ａ，４ｂ及び
ゲート配線４ｃは、膜厚１０００〜２０００Åのポリシ
リコンと、膜厚１０００〜２０００ÅのＷＳｉとの積層
構造体から構成される。なお、その後の工程は、前記実
施形態１に係る半導体記憶装置の製造方法と同様に順次
処理され、図８に示す実施形態２に係る半導体記憶装置
を完成する。
【００４４】実施形態２では、ゲート電極（ワード線）
４ａ，ゲート電極４ｂ及びゲート配線４ｃが、ポリシリ
コンとシリサイドとの積層構造（ポリサイド）、または
高融点金属で形成することにより、ゲート電極４ａ，４
ｂ及びゲート配線４ｃを低抵抗化することができ、ゲー
ト電極（ワード線）４ａを低抵抗化するために裏打ち配
線として用いていた第２の配線層１３を廃止して、抵抗
増加を防ぐことができる。
４ａ，ゲート電極４ｂ及びゲート配線４ｃが、ポリシリ
コンとシリサイドとの積層構造（ポリサイド）、または
高融点金属で形成することにより、ゲート電極４ａ，４
ｂ及びゲート配線４ｃを低抵抗化することができ、ゲー
ト電極（ワード線）４ａを低抵抗化するために裏打ち配
線として用いていた第２の配線層１３を廃止して、抵抗
増加を防ぐことができる。
【００４５】
【発明の効果】以上説明したように本発明によれば、メ
モリセル部の第２の配線層１３を廃止して、周辺回路部
にのみ第２の配線層１３を形成することにより、第２の
配線層１３を形成する時のフォトレジストを使ったリソ
グラフィー工程におけるフォーカスずれをなくすことが
でき、かつ第４の層間絶縁膜１４を平坦化するときに第
２の配線層１３または上部容量電極１１が剥出しになる
ことがなく、平坦化した後の第２の配線層１３上の第４
の層間絶縁膜１４の膜厚を十分薄くできる。
モリセル部の第２の配線層１３を廃止して、周辺回路部
にのみ第２の配線層１３を形成することにより、第２の
配線層１３を形成する時のフォトレジストを使ったリソ
グラフィー工程におけるフォーカスずれをなくすことが
でき、かつ第４の層間絶縁膜１４を平坦化するときに第
２の配線層１３または上部容量電極１１が剥出しになる
ことがなく、平坦化した後の第２の配線層１３上の第４
の層間絶縁膜１４の膜厚を十分薄くできる。
【００４６】したがって、新たにフォトレジストを使っ
たリソグラフィー工程を追加することなく、そして製造
工程を複雑にすることなく、第２の配線層１３と第３の
配線層１５とを接続するためのコンタクトのアスペクト
比は良好なものとなり、コンタクトを覆う第３の配線層
１５のカバレッジは良好なものとなり、第３の配線層１
５を形成する時のフォトレジストを使ったリソグラフィ
ー工程におけるフォーカスずれを生じることもない。
たリソグラフィー工程を追加することなく、そして製造
工程を複雑にすることなく、第２の配線層１３と第３の
配線層１５とを接続するためのコンタクトのアスペクト
比は良好なものとなり、コンタクトを覆う第３の配線層
１５のカバレッジは良好なものとなり、第３の配線層１
５を形成する時のフォトレジストを使ったリソグラフィ
ー工程におけるフォーカスずれを生じることもない。
【００４７】また、導電層としてタングステンを用いる
ことにより、コンタクト内に導電層を効率よく埋込むこ
とができ、しかもタングステンとバリアメタル、或いは
タングステンとバリアメタルと高融点金属の積層構造を
用いることにより、低抵抗化を図ることができる。
ことにより、コンタクト内に導電層を効率よく埋込むこ
とができ、しかもタングステンとバリアメタル、或いは
タングステンとバリアメタルと高融点金属の積層構造を
用いることにより、低抵抗化を図ることができる。
【図１】本発明の実施形態１に係る半導体記憶装置を示
す断面図である。
す断面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図でである。
造方法を工程順に示す断面図でである。
【図５】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図でである。
造方法を工程順に示す断面図でである。
【図６】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図でである。
造方法を工程順に示す断面図でである。
【図７】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図でである。
造方法を工程順に示す断面図でである。
【図８】本発明の実施形態２に係る半導体記憶装置とそ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図９】従来例に係る半導体記憶装置とその製造方法を
示す断面図である。
示す断面図である。
【図１０】特開平４−１０６５１号公報に開示された半
導体記憶装置とその製造方法を示す断面図である。
導体記憶装置とその製造方法を示す断面図である。
【図１１】特開平４−３４２１６６号公報に開示された
半導体記憶装置とその製造方法を示す断面図である。
半導体記憶装置とその製造方法を示す断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ａ ゲート電極（ワード線） ４ｂ 周辺回路部のゲート電極 ４ｃ ゲート配線 ５ Ｎ+型拡散層 ６ 層間絶縁膜 ７ａ ビット線 ７ｂ 第１の配線層 ８ 第２の層間絶縁膜 ９ 下部容量電極 １０ 容量絶縁膜 １１ 上部容量電極 １２ 第３の層間絶縁膜 １３ 第２の配線層 １４ 第４の層間絶縁膜 １５ 第３の配線層 １６ カバー膜 １７ コンタクト層 １８ キャパシタ部
Claims (9)
- 【請求項１】 半導体基板上に設けられたメモリセル部
と周辺回路部とにより構成された半導体記憶装置であっ
て、 スタック型容量と導電層とを有し、 スタック型容量は、容量絶縁膜を下部容量電極と上部容
量電極とで挾んだ構造のものであって、前記メモリセル
部のみに設けられ、 導電層は、前記スタック型容量を被覆し前記メモリセル
部及び周辺回路部に跨る層間絶縁層のうち周辺回路部の
層間絶縁層上にのみ設けられたものであることを特徴と
する半導体記憶装置。 - 【請求項２】 前記導電層は、単層構造、または積層構
造であることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記単層構造の導電層は、タングステン
であることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記積層構造の導電層は、タングステン
とバリアメタル、或いはタングステンとバリアメタルと
高融点金属であることを特徴とする請求項２に記載の半
導体記憶装置。 - 【請求項５】 前記スタック型容量の前記半導体基板か
らの高さａと、前記導電層の前記半導体基板からの高さ
ｂとの関係は、ｂ≧ａであることを特徴とする請求項１
に記載の記載の半導体記憶装置。 - 【請求項６】 前記メモリセル部に設けられたゲート電
極は、ポリサイド、または高融点金属及びその化合物で
あることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項７】 領域形成工程と、ゲート・拡散層形成工
程と、第１配線層形成工程と、容量形成工程と、第２配
線層形成工程と、第３配線層形成工程とを有する半導体
記憶装置の製造方法であって、 領域形成工程は、半導体基板上にメモリセル部と周辺回
路部をフィールド酸化膜により隔離形成する処理であ
り、 ゲート・拡散層形成工程は、半導体基板上のメモリセル
部に、ワード線となるゲート電極と、拡散層とを形成す
る処理であり、 第１配線層形成工程は、基板全面に形成した第１の層間
絶縁膜に第１のコンタクトを形成し、ビット線となる第
１の配線層をメモリセル部に形成する処理であり、 容量形成工程は、前記メモリセル部の層間絶縁膜上に形
成した第２の層間絶縁膜に第２のコンタクトを形成し、
下部容量電極及び容量絶縁膜並びに上部容量電極からな
るスタック型容量を形成する処理であり、 第２配線層形成工程は、メモリセル部及び周辺回路部に
渡って形成した第３の層間絶縁膜のうち周辺回路部のみ
に第２の配線層を形成する処理であり、 第３配線層形成工程は、メモリセル部及び周辺回路部に
渡って形成した第４の層間絶縁膜縁膜をのうち周辺回路
部のみに第３のコンタクトを形成し、第３の配線層を形
成する処理であることを特徴とする半導体記憶装置の製
造方法。 - 【請求項８】 前記第３の層間絶縁膜を形成するとき
に、ＴＥＯＳＢＰＳＧ膜を５０００Å以上形成し、熱処
理でリフローした後、エッチバックして平坦化すること
を特徴とする請求項７に記載の半導体記憶装置の製造方
法。 - 【請求項９】 前記第３の層間絶縁膜を形成するとき
に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）により平坦化することを特徴と
する請求項７に記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186091A JPH1032316A (ja) | 1996-07-16 | 1996-07-16 | 半導体記憶装置及びその製造方法 |
| KR1019970033018A KR100237130B1 (ko) | 1996-07-16 | 1997-07-16 | 반도체 기억 장치 및 그 제조 방법 |
| EP97112177A EP0820101A3 (en) | 1996-07-16 | 1997-07-16 | Semiconductor memory device with peripheral region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186091A JPH1032316A (ja) | 1996-07-16 | 1996-07-16 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032316A true JPH1032316A (ja) | 1998-02-03 |
Family
ID=16182217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186091A Pending JPH1032316A (ja) | 1996-07-16 | 1996-07-16 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0820101A3 (ja) |
| JP (1) | JPH1032316A (ja) |
| KR (1) | KR100237130B1 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3086747B2 (ja) * | 1992-05-07 | 2000-09-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07142597A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR950026000A (ko) * | 1994-02-28 | 1995-09-18 | 김광호 | 반도체 메모리장치 및 그 제조방법 |
| JPH0855968A (ja) * | 1994-08-10 | 1996-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2643870B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1996
- 1996-07-16 JP JP8186091A patent/JPH1032316A/ja active Pending
-
1997
- 1997-07-16 KR KR1019970033018A patent/KR100237130B1/ko not_active IP Right Cessation
- 1997-07-16 EP EP97112177A patent/EP0820101A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012295A (ko) | 1998-04-30 |
| EP0820101A2 (en) | 1998-01-21 |
| EP0820101A3 (en) | 2001-08-08 |
| KR100237130B1 (ko) | 2000-01-15 |
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