JPH0377367A

JPH0377367A - 半導体記憶装置

Info

Publication number: JPH0377367A
Application number: JP1214334A
Authority: JP
Inventors: Toshio Taniguchi; 谷口　敏雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-08-21
Filing date: 1989-08-21
Publication date: 1991-04-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体記憶装置に関し、高温プロセスに対してワードラインの裏打ちをする裏打
ち配線の信頼性を向上させることができ、ワードライン
とコンタクトさせるコンタクトホール部での裏打ち配線
のステップカバレッジを良好にすることができ、かつ裏
打ち配線のプロセス設計の自由度を増加させることがで
きる半導体記憶装置を提供することを目的とし、ワードラインと、ビットラインと、スタックトキャパシ
タ部と、ワードラインの裏打ちをする裏打ち配線と、ワ
ードラインと裏打ち配線をコンタクトさせるコンタクト
ホールとを有する半導体記憶装置において、裏打ち配線
を高融点金属で構成し、又は、ワードラインと、ビット
ラインと、スタックトキャパシタ部と、ワードラインの
裏打ちをする裏打ち配線と、セル周辺に配置されたセン
スアンプとコラムデコーダを結ぶ配線とを有する半導体
記憶装置において、配線を高融点金属で構成する。

（産業上の利用分野〕本発明は、半導体記憶装置に係り、スタックトキャパシ
タを有するＭＯＳ　　ＤＲＡＭに適用することができる
半導体記憶装置に関する。

ＤＲＡＭは転送用のトランジスタ部と蓄積容量としての
キャパシタ部で構成される複数のメモリセルから構成さ
れ、キャパシタ部に電荷を蓄えることにより情報を記憶
するものである。

近年、スタックトキャパシタを有するＭＯ３ＤＲＡＭに
おいては、ＭＯＳ　　ＤＲＡ、Ｍの高集積化ニ伴い、特
にパターンスペックを微細化することと、キャパシタ容
量を確保することとが要求されている。このため、チッ
プサイズに影響を与えるワードラインピッチ（隣りのメ
モリセルのワードラインを含めたピッチ）をサブミクロ
ン（１μｍ以下）で形成することが必要となってきてい
る。

なお、キャパシタ容量としてはパターンスペックの２乗
に比例して減少する傾向がある。

〔従来の技術〕

第８図は従来の半導体記憶装置の構造を示す断面図であ
る。図示例はメモリセルがトランジスタ部とキャパシタ
部とから構成されるスタックトキャパシタ形ＭＯ３ＤＲ
ＡＭに適用する場合である。

この図において、３１は例えばＳｉからなる基板、３２
は例えばＳｉｎ、からなるフィールド酸イヒ膜、３３は
例えばＳｉｎ、からなり膜厚が例えば０．０１５μｍの
ゲート酸化膜、３４はソース拡散膜、３５はドレイン拡
散層、３６はゲート電極としても機能するワードライン
、３７は例えばポリＳｉからなり膜厚が例えば０．１μ
ｍの蓄積電極、３８は例えばＳｉｎ。

からなり膜厚が例えば０．０１μｍの誘電体膜、３９は
例えばポリＳｉからなり膜厚が例えば０．１　μｍの対
向電極、４０はスタックトキャパシタ部で、蓄積電極３
７、誘電体膜３８及び対向電極３９から構成されている
。４１はドレイン拡散層３５とスタックトキャパシタ部
４０をＩＩＩ或する対向電極３９とをコンタクトさせる
ためのコンタクトホール、４２は例えばＷＳｉ等の高融
点金属シリサイドやポリサイドからなるピントライン、
４３はソース拡散層３４とビットライン４２をコンタク
トさせるためのコンタクトホール、４４　ａ　、　４４
　ｂ　、　４４　ｃは例えばＳｉｎ、からなり膜厚が例
えば０．１　μｍのｗＡ縁膜、４５は例えばＢＰＳＧか
らなり膜厚が例えば０．４μｍのｔＩＩＡ縁膜、４６は
Ａｉ、またはＡｆを主体とするＡ２合金、あるいはＡ１
合金と高融点金属との積層構造からなり、かつワードラ
イン３６の裏打ちをする裏打ち配線、４７はワードライ
ン３６と裏打ち配線４６をコンタクトさせるためのコン
タクトホールで、コンタクトホール幅が例えば０．３μ
ｍである。

従来の１６ＭビットまでのＭＯＳ　　ＤＲＡＭにおいて
は、ワードラインピッチが１μｍ以上になるように形成
されており、ワードライン３６の裏打ちをする裏打ち配
線４６幅はワードラインピッチの少なくとも半分の大き
さまで採れるので０．５μｍ以上で形成されていた。そ
して、ワードライン３６の裏打ち配線４６としてはＡｉ
ＡまたはＡｌを主体とする／１合金、あるいはＡ１合金
と高融点金属との積ｌｉｉ構造を採っていた。

次に、センスアンプとコラムデコーダがセル周辺に配置
されたＭＯＳ　　ＤＲＡＭについて説明する。

第９図（ａ）、（ｂ）は従来の半導体記憶装置の他の一
例を説明する図であり、第９図（ａ）は平面概略図、第
９図（ｂ）は断面構造図である。

この図において、第８図と同一符号は同一または相当部
分を示し、５１は例えばＢＰＳＧからなり膜厚が例えば
０．７μｍの絶縁膜、５２は、ｌまたはｌを主体とする
。１合金、あるいは、１１合金と高融点金属との積層構
造からなり膜厚が例えば１μｍの配線で、センスアンプ
５３とコラムデコーダ５４を結ぶ配線である。５５はセ
ルである。

なお、センスアンプ５３とコラムデコーダ５４は第９図
（ａ）に示すように、セル周辺に配置されている。

従来のＭＯＳ　　ＤＲＡＭにおいては、キャパシタには
ブレーナ構造を採っており、１Ｍビット以降ではスタッ
クやトレンチ構造となったがセル部とセル周辺回路部と
の段差（第９図（ｂ）に示ずＭｌ）はそれ程大きくはな
かった。そして、センスアンプ５３とコラムデコーダ５
４を結ぶ配線５２としてはＡｌまたはＡｊ２を主体とす
るＡ２合金、あるいは／１合金と高融点金属との積層構
造を採っていた。ここで、ＡｆまたはＡ１を主体とする
ＡＩ２合金、あるいは１合金と高融点金属との積層構造
を以下単にＡｌと略して記す。

〔発明が解決しようとする課題〕

上記の第８図に示す従来の半導体記憶装置にあっては、
高集積化に伴い、特に１６Ｍビット以降の６４Ｍビット
ＤＲＡＭにおいては、その配線ピッチがサブ泉りロンと
なるためワードライン３６の裏打ちをする裏打ち配線４
６幅も０．５μｍ以下が要求されることとなり、従来の
、１１からなる裏打ち配線４６ではＡＮが低融点（６６
０度）金属であるため高温ブリセス等に対する信頼性が
悪くエレクトロマイグレーション耐性及びストレスマイ
グレーション耐性が低下する等これまでの１６Ｍビット
までのものと同じレベルの信頼性を確保することが困難
となっていた。具体的には、Ａ１からなる裏打ち配線４
６では、高温プロセスにさらされる例えばスタックトキ
ャパシタ部４０下に形成するのが困難であり高温プロセ
ス終了後のＢＰＳＧからなる絶縁膜４５上に形成しなけ
ればならず、低融点によるプロセス位置の制約を受けて
おり、プロセス設計の自由度が低かった。

また、Ａｆｆｉからなる裏打ち配線４６では、高温プロ
セス終了後のＢＰＳＧからなる絶縁膜４５上に形成しな
ければならないので、ワードライン３６とコンタクトを
採るコンタクトホール４７の深さが幅に対して極端に深
くなり、アスペクト比が２．３と非常に大きくなり、裏
打ち配線４６のコンタクトホール４７部でのステップカ
バレッジが非常に悪くなっていた。なお、八１からなる
裏打ち配線４６をＢＰＳＧからなる絶縁膜４５上に形威
しなければならないのは具体的には、裏打ち配線４６を
構成するＡｊ２の融点が６６０度と低融点金属であるた
め、ＢＰＳＧからなる絶縁膜４５の密度を高めるために
行う７００度程鹿のアニール処理や、メルティングする
ための８００〜９００度程度の熱処理等の高温プロセス
終了後、即ち高温プロセスに対して耐熱性がなかったか
らである。このため、高温プロセスが終了したＢＰＳＧ
からなる絶縁膜４５上でないと形成できなかったのであ
る。

また、第９図（ａ）、（ｂ）に示す従来の半導体記憶装
置にあっては、第９図（ｂ）に示すように、センスアン
プ５３とコラムデコーダ５４を結ぶ配線層５２がセル部
において、特に段差の大きなスタックトキャパシタ部４
０とワードライン３６の裏打ち配ｖＡ４６の上を通るこ
ととなり、セル部とセル周辺回路部での段差Ｍ１が０．
９０μｍと非常に大きくなっていた。このため、このよ
うに大きな段差Ｍ１があると配線５２をバターニングす
る際のフォトリソグラフィー時において、焦点が合わず
配線５２を安定にバターニングすることができなかった
。具体的には、レジストをバターニングする際の露光量
がレジスト厚の各々異なるセル部とセル周辺回路部で同
じとなるため、焦点が合わなくなってしまい、例えばセ
ル周辺回路部の配線５２部分を所定通りにバターニング
しようとするとセル部の配線５２部分を所定通りにバタ
ーニングできなくなってしまうのである。

また、／ｌからなる配線５２でば、Ａ１からなる裏打ち
配線４６と同様、高温プロセスに対する信頼性が低かっ
た。

以上説明したように、第８図の従来技術では、高温プロ
セスに対してワードラインの裏打ちをする裏打ち配線の
信頼性の向上が課題であり、ワードラインとコンタクト
させるコンタクトホール部での裏打ち配線のステップカ
バレッジの改善、さらには裏打ち配線のプロセス設計の
自由度の増加が必要である。また一方で、第９図の従来
技術では、高温プロセスに対してセンスアンプとコラム
デコーダとを結ぶ配線の信頼性の向上が課題であり、セ
ル部とセル周辺回路部との段差を小さくすることや、セ
ンスアンプ・コラムデコーダ間の配線を安定にバターニ
ングすることが必要である。

本発明では、これら二つの従来技術の課題に鑑みてなさ
れたもので、内部配線の信頼性を従来以上に向上させた
半導体記憶装置の提供を目的とするものである。

（課題を解決するための手段〕第１の発明による半導体記憶装置は上記目的達成のため
、ワードラインと、ビットラインと、スタックトキャパ
シタ部と、ワードラインの裏打ちをする裏打ち配線と、
ワードラインと裏打ち配線をコンタクトさせるコンタク
トホールとを有する半導体記憶装置において、裏打ち配
線を高融点金属で構成するものである。

第２の発明による半導体記憶装置は上記目的達成のため
、ワードラインと、ビットラインと、スタックトキャパ
シタ部と、ワードラインの裏打ちをする裏打ち配線と、
セル周辺に配置されたセンスアンプとコラムデコーダを
結ぶ配線とを有する半導体記憶装置において、配線を高
融点金属で構成するものである。

本発明に係る高融点金属は、少なくともＡｎ融点（６６
０度）以上の高融点を有する金属であり、ＷＳＭｏ等の
純高融点金属、ＷＳｔＳＭｏＳｉ等の高融点金属シリサ
イド、及びＷＮ、ＭｏＮ等の高融点金属ナイトライド等
を含むものである。

（作用〕第１の発明は、第１図に示すように、ワードライン３６
の裏打ちをする裏打ち配線４６が高融点金属（例えばＷ
）で構成される。

したがって、高温プロセスに対してワードライン３６の
裏打ちをする裏打ち配線４６の信頼性を向上させること
ができるようになり、ワードライン３６とコンタクトさ
せるコンタクトホール４７部での裏打ち配線４６のステ
ップカバレッジを良好にすることができるようになり、
かつ裏打ち配線４６のプロセス設計の自由度を増加させ
ることができるようになる。なお、詳細については実施
例で説明する。

第２の発明は、第６図に示すように、センスアンプ５３
とコラムデコーダ５４を結ぶ配線５２が高融点金属で構
成される。

したがって、高温プロセスに対してセンスアンプとコラ
ムデコーダを結ぶ配線の信頼性を向上させることができ
るようになり、セル部とセル周辺回路部との段差を小さ
くすることができるようになり、センスアンプとコラム
デコーダを結ぶ配線を安定にバターニングすることがで
きるようになる。なお、詳細については実施例で説明す
る。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は第１の発明に係る半導体記憶装置の一実施例の
構造を示す断面図である。図示例はメモリセルがトラン
ジスタ部とキャパシタ部とから構成されるキャパシタ形
ＭＯＳ　　ＤＲＡＭに適用する場合である。

この図において、第８図と同一符号は同一または相当部
分を示し、１は例えばＳｉｎ、からなり膜厚が例えば０
．１μｍの絶縁膜である。

ここでは、ワードライン３６の裏打ちをする裏打ち配線
１をＷ等の高融点金属で構成している。このため、従来
のＡｆｆｉからなる裏打ち配線よりも融点が高く耐熱性
が向上するため高温プロセスに対して配線自身の信頼性
を向上させることができる。

そして、従来のＡｎからなる裏打ち配線では高温プロセ
ス終了後の絶縁層４５上に形威しなければならなかった
が、高温プロセスに対して熱的に耐えられるようになる
ため第１図に示すように絶縁膜４５の下でかつ、例えば
スタックトキャパシタ４０とビットライン４２の間に適
宜形成することができ、裏打ち配線４６のプロセス設計
の０由度を増加させることができる。また、ワードライ
ン３６とコンタクトを採るコンタクトホール４７におい
て、アスペクト比が０．３と従来のアスペクト比２．３
よりも非常に低減させることができ、ワードライン３６
とコンタクトさせるコンタクトホール４７部での裏打ち
配線４６のステップカバレッジを従来のものより良好に
することができる。

なお、上記実施例では、第１図に示すように、裏打ち配
線４６のコンタクトホール４７部でのステップカバレッ
ジの点で最も好ましい態様の場合について説明したが、
第１の発明はこれに限定されるものではなく、第２図に
示すように、絶縁膜４５の下で、かつスタックトキャパ
シタ部４０上に形成する場合であってもよい。この場合
も上記実施例と同様、高温プロセスに対して裏打ち配線
４６自身の信頼性を向上させることができるうえ、ワー
ドライン３６とコンタクトを採るコンタクトホール４７
のアスペクト比が１．０と従来のアスペクト比２．３よ
りも低減させることができ、裏打ち配線４６のコンタク
トホール４７部でのステップカバレッジを良好にするこ
とができる。

また、第３図に示すように、スタックトキャパシタ部４
０とワードライン３６の間に形成する場合であってもよ
く、この場合も裏打ち配線４６自身の信頼性を向上させ
ることができるうえ、ワードライン３６とコンタクトを
とるコンタクトホール４７のアスペクト比が０．７と従
来のアスペクト比２．３よりも低減きせることかでき、
裏打ち配線４６のコンタクトホール４７部でのステップ
カバレッジを良好にすることができる。更に、スタック
トキャパシタ部４０の下に裏打ち配線４６を形成したの
で、裏打ち配線４６と絶縁膜４４ｃの２層分の高さをか
せぐことができ、これに伴いキャパシタ段差を増すこと
ができキャパシタ表面積が大きくなりキャパシタ容量を
増大させることができるという利点もある。

なお、第３図に示す上記実施例においては、第４図（ａ
）に示すように、裏打ち配線４６と対向電極３９間（Ｘ
ｌ）を絶縁膜４４ｃで絶縁しているが、裏打ち配線４６
と対向電極３９の間隙が狭くなり易く、シシートやリー
クが生し易く絶縁耐圧が低いという欠点があるので、第
４図（ｂ）に示すように、裏打ち配線４６側壁にサイド
ウオールともいわれる側壁絶縁膜２を形成してもよい。

このような側壁絶縁膜２を形成することにより、裏打ち
配線４６と対向電極３９の間（Ｘ２）の距離を大きく採
って裏打ち配線４６と対向電極３９間の絶縁耐圧を向上
させることができる。

ここで、側壁絶縁膜２の形成方法について第５図（ａ）
〜（ｈ）を用いて具体的に説明する。

まず、第５図（ａ）に示すように、ＰＶＤ法（ＣＶＤ法
でもよい）により絶縁１１ｇ４４　ｂ上に例えばＷを堆
積して高融点金属層４を形成した後、第５図（ｂ）に示
すように、例えばＰ　Ｅ　（Ｐｌａｓｍａ　Ｅｎｈａｎ
ｃｅｄ　）　ＣＶ　Ｄ法により高融点金属層４上に５ｉ
０２を堆積して絶縁膜４を形成する。ここでの絶縁膜４
は低温成長で高融点金属の昇華を防ぎ、かつエツチング
の際のマスクとして機能する。

次に、第５図（ｃ）に示すように、絶縁膜４上にフォト
レジストを塗布し、フォトレジストを露光・現像してフ
ォトレジストの裏打ち配線４６に対応する領域が残るよ
うに不要な部分を除大してレジスト膜５を形成した後、
第５図（ｄ）に示すように、レジスト膜５をマスクとし
て絶縁膜４を選択的にエツチングする。

次に、第５図（ｅ）に示すように、例えばＲ，ＸＥ法に
よりレジスト膜５及び絶縁膜４をマスクとして高融点金
属層３を選択的にエンチングして裏打ち配線４６を形成
した後、第５図（ｆ）に示すように、レジスト膜５を除
去する。

次に、第５図（ｇ）に示すように、例えばＰＥＣＶＤ法
により裏打ち配線４６及び絶縁膜４を覆−３てＳｉｎ、
を堆積して絶縁膜６を形成した後、４例えばＲＩＥ法に
より絶縁膜６をエッチバックすることにより第５図（ｈ
）に示すように、裏打ち配線４６側壁に側壁絶縁膜２を
形成する。

第６図は第２の発明に係る半導体記憶装置の一実施例の
構造を示す断面図である。図示例はメモリセルがトラン
ジスタ部とキャパシタ部とから構成されるキャパシタ形
ＭＯ３ＤＲＡＭに適用する場合である。

この図において、第１図及び第９図（ａ）、（ｂ）と同
一符号は同一または相当部分を示す。

ここでは第６図に示すように、セル周辺に配置されたセ
ンスアンプとコラムデコーダを結ぶ配線５２を例えばＷ
等の高融点金属で構成している。このため、従来のＡ１
．からなる配線よりも融点が高く耐熱性が向上するため
高温プロセスに対して配線自身の信頼性を向上させるこ
とができる。そして、従来のＡ２からなる配線では高温
プロセス終了後のｔＩＡ縁膜５１上に形成していたが、
絶縁１１！４５の下で、かつ例えばスタックトキャパシ
タ部４０の下に形成することができ、セル部と周辺回路
部での段差Ｍ２−Ｍ３が０．２μｍと従来の段差Ｍ１（
０，９μｍ）よりも非常に小さくすることができる。こ
のため、配線５２をバターニングする際のフォトリソグ
ラフィー時において従来よりも焦点ずれが起こり難くな
り、配線５２を安定にバターニングすることができる。

また、配線５２をスタックトキャパシタ部４０下に設け
たため、配線５２と絶縁膜４４ｃの２層分従来のものよ
りも高くなりその分キャパシタ表面積をかせぐことがで
きるためキャパシタ容量を増大させることができる。

なお、第２の発明の上記実施例においては、ワードライ
ン３６の裏打ち配線４６をＡｎで構成する場合について
説明したが、第２の発明はこれに限定されるものではな
く、第７図に示すように、裏打ち配線４６を高融点金属
で構成する場合であってもよく、配線５２と同様高温プ
ロセスに対して裏打ち配線４６ａの配線自身の信頼性を
向上させることができるという利点がある。また、第７
図に示すように、絶縁膜４５の下で、かつ例えばスタッ
クトキャパシタ部４０の下に形成することができ、裏打
ち配線４６と例えば膜厚が０．１　μｍの絶縁膜１１の
２Ｎ分第６図に示す上記実施例よりも更に高くなり更に
キャパシタ容量を増大させることができる。また、セル
部とセル周辺回路部での段差Ｍ４−Ｍ５が０．４μｍと
従来の段差Ｍ　１　（０，９μｍ〉よりも小さくするこ
とができるため、配線層５２を従来よりも安定にバター
ニングすることができる。

〔発明の効果〕

第１の発明によれば、高温プロセスに対してワードライ
ンの裏打ちをする裏打ち配線の信頼性を向上させること
ができ、ワードラインとコンタクトさせるコンタクトホ
ール部での裏打ち配線のステップカバレッジを良好にす
ることができ、かつ裏打ち配線のプロセス設計の自由度
を増加させることができるという効果がある。

また、第２の発明によれば、高温プロセスに対してセン
スアンプとコラムデコーダを結ぶ配ｌの信頼性を向上さ
せることができ、セル部とセル周辺回路部との段差を小
さくすることができ、センスアンプとコラムデコーダを
結ぶ配線を安定にバターニングすることができるという
効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例の構造を示す断面図、第２図及び第３図は第１の発明の他の実施例の構造を示
す断面図、第４図は第１の発明の他の実施例の効果を説明する図、第５図は第１の発明の他の実施例の側壁絶縁膜形成方法
を説明する図、第６図は第２の発明の一実施例の構造を示す断面図、第７図は第２の発明の他の実施例の構造を示す断面図、第８図は従来例の構造を示す断面図、第９図は従来例の他の一例を説明する図である。３６・・・・・・ワードライン、４０・・・・・・スタックトキャパシタ部、４２・・・
・・・ビットライン、４６・・・・・・裏打ち配線、４７・・・・・・コンタクトホール、５２・・・・・・配線。ｘｌ（Ｑ）（ｂ）第１の発明の他の実施例の効果を説明する図第図 −３９（（ａ）従来例の他のゴ列を説明する図第図

Claims

【特許請求の範囲】

（１）ワードライン（３６）と、ビットライン（４２）
と、スタックトキャパシタ部（４０）と、ワードライン
（３６）の裏打ちをする裏打ち配線（４６）と、該ワー
ドライン（３６）と該裏打ち配線（４６）をコンタクト
させるコンタクトホール（４７）とを有する半導体記憶
装置において、該裏打ち配線（４６）を高融点金属で構成することを特
徴とする半導体記憶装置。
（２）前記裏打ち配線（４６）をスタックトキャパシタ
部（４０）の下に形成することを特徴とする請求項１記
載の半導体記憶装置。
（３）前記裏打ち配線（４６）側壁に側壁絶縁膜（２）
を形成することを特徴とする請求項２記載の半導体記憶
装置。
（４）ワードライン（３６）と、ビットライン（４２）
と、スタックトキャパシタ部（４０）と、ワードライン
（３６）の裏打ちをする裏打ち配線（４６）と、セル周
辺に配置されたセンスアンプ（５３）とコラムデコーダ
（５４）を結ぶ配線（５２）とを有する半導体記憶装置
において、該配線（５２）を高融点金属で構成することを特徴とす
る半導体記憶装置。
（５）前記裏打ち配線（４６）を高融点金属で構成する
ことを特徴とする請求項４記載の半導体記憶装置。