JPH07106434A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07106434A JPH07106434A JP5249378A JP24937893A JPH07106434A JP H07106434 A JPH07106434 A JP H07106434A JP 5249378 A JP5249378 A JP 5249378A JP 24937893 A JP24937893 A JP 24937893A JP H07106434 A JPH07106434 A JP H07106434A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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-
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【目的】 スタックキャパシタ構造を有する半導体記憶
装置（ＤＲＡＭ）において、微細なパターンを形成する
際の障害となるメモリセル部と周辺回路部との境界の段
差を除去し、半導体集積回路の集積度及び製造工程にお
ける歩留まりを向上する。 【構成】 半導体基板１上に形成されたトランジスタ
（９、１２、１３）によりメモリセル部Ａを構成し、絶
縁膜２上のＳＯＩ層５に形成されたトランジスタ（６、
８）により周辺回路部Ｂを構成する。スタックキャパシ
タ（１１、１４、１５）の厚みに対応した厚みの絶縁膜
２及びＳＯＩ層５を形成することにより、周辺回路部Ｂ
は段差をなくすようにかさ上げされる。
装置（ＤＲＡＭ）において、微細なパターンを形成する
際の障害となるメモリセル部と周辺回路部との境界の段
差を除去し、半導体集積回路の集積度及び製造工程にお
ける歩留まりを向上する。 【構成】 半導体基板１上に形成されたトランジスタ
（９、１２、１３）によりメモリセル部Ａを構成し、絶
縁膜２上のＳＯＩ層５に形成されたトランジスタ（６、
８）により周辺回路部Ｂを構成する。スタックキャパシ
タ（１１、１４、１５）の厚みに対応した厚みの絶縁膜
２及びＳＯＩ層５を形成することにより、周辺回路部Ｂ
は段差をなくすようにかさ上げされる。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭ等の半導体記
憶装置及びその製造方法に関するものである。
憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】書き込み動作及び読み出し動作が可能な
ＤＲＡＭ等の半導体記憶装置は、多数のキャパシタと多
数のトランジスタとからなりデータ（情報）を蓄えるメ
モリセル部と、このメモリセル部に対しデータを書き込
むとともに書き込んだデータを読み出す周辺回路とから
構成される。
ＤＲＡＭ等の半導体記憶装置は、多数のキャパシタと多
数のトランジスタとからなりデータ（情報）を蓄えるメ
モリセル部と、このメモリセル部に対しデータを書き込
むとともに書き込んだデータを読み出す周辺回路とから
構成される。
【０００３】図５は、スタックキャパシタ構造を採用し
た従来の半導体記憶装置の断面を示す図であり、同図は
この半導体記憶装置であるＤＲＡＭ(Dynamic Random Ac
cessMemory)のメモリセル部（同図Ａ部）と周辺回路部
（同図Ｂ部）との境界付近を模式的に表している。
た従来の半導体記憶装置の断面を示す図であり、同図は
この半導体記憶装置であるＤＲＡＭ(Dynamic Random Ac
cessMemory)のメモリセル部（同図Ａ部）と周辺回路部
（同図Ｂ部）との境界付近を模式的に表している。
【０００４】次に、図５に示す半導体記憶装置の構造に
ついて説明する。同図において、１はトランジスタ等の
素子が形成される半導体（Ｓｉ）基板、３は半導体基板
１上に形成されたトランジスタ等の素子とそれに重ねて
形成される配線等とを絶縁するための絶縁膜（Ｓｉ
Ｏ2）、４は絶縁膜３の上に形成され、後述する配線層
７と配線層１０とを絶縁するための絶縁膜（Ｓｉ
Ｏ2）、７は絶縁膜４上にアルミニウム（Ａｌ）等によ
り形成される配線層、９はメモリセル部を構成する基板
上トランジスタのゲート、１０はタングステンシリサイ
ド（ＷＳｉ）やポリシリコン（Poly Ｓｉ）等からな
り、メモリセル部Ａの素子を相互に配線する配線層、１
１はポリシリコン（Poly Ｓｉ）等からなる、メモリセ
ル部Ａのキャパシタの一端であるストレージノード、１
２はメモリセル部の基板上トランジスタのビット線側の
不純物拡散層、１３はストレージノード側の不純物拡散
層、１４はシリコン窒化膜（ＳｉＮ）やシリコン酸化膜
（ＳｉＯ2）等からなり、ストレージノード１１とセル
プレート１５とを絶縁し、キャパシタを構成するキャパ
シタ誘電膜、１５はポリシリコン（Poly Ｓｉ）からな
り、メモリセル部のキャパシタの他端であるセルプレー
ト、１６はゲート９の側面を絶縁するゲート側壁絶縁膜
（ＳｉＯ2）、１７はゲート９の上面を絶縁するゲート
上部絶縁膜（ＳｉＯ2）、１８は半導体基板１とゲート
９とを絶縁するゲート絶縁膜、１９はトランジスタ等の
素子を分離する素子分離絶縁膜（ＳｉＯ2）、２０は周
辺回路トランジスタのゲート、２１は周辺回路トランジ
スタの出力電極（ソース、ドレイン）を構成する周辺回
路トランジスタ不純物拡散層である。
ついて説明する。同図において、１はトランジスタ等の
素子が形成される半導体（Ｓｉ）基板、３は半導体基板
１上に形成されたトランジスタ等の素子とそれに重ねて
形成される配線等とを絶縁するための絶縁膜（Ｓｉ
Ｏ2）、４は絶縁膜３の上に形成され、後述する配線層
７と配線層１０とを絶縁するための絶縁膜（Ｓｉ
Ｏ2）、７は絶縁膜４上にアルミニウム（Ａｌ）等によ
り形成される配線層、９はメモリセル部を構成する基板
上トランジスタのゲート、１０はタングステンシリサイ
ド（ＷＳｉ）やポリシリコン（Poly Ｓｉ）等からな
り、メモリセル部Ａの素子を相互に配線する配線層、１
１はポリシリコン（Poly Ｓｉ）等からなる、メモリセ
ル部Ａのキャパシタの一端であるストレージノード、１
２はメモリセル部の基板上トランジスタのビット線側の
不純物拡散層、１３はストレージノード側の不純物拡散
層、１４はシリコン窒化膜（ＳｉＮ）やシリコン酸化膜
（ＳｉＯ2）等からなり、ストレージノード１１とセル
プレート１５とを絶縁し、キャパシタを構成するキャパ
シタ誘電膜、１５はポリシリコン（Poly Ｓｉ）からな
り、メモリセル部のキャパシタの他端であるセルプレー
ト、１６はゲート９の側面を絶縁するゲート側壁絶縁膜
（ＳｉＯ2）、１７はゲート９の上面を絶縁するゲート
上部絶縁膜（ＳｉＯ2）、１８は半導体基板１とゲート
９とを絶縁するゲート絶縁膜、１９はトランジスタ等の
素子を分離する素子分離絶縁膜（ＳｉＯ2）、２０は周
辺回路トランジスタのゲート、２１は周辺回路トランジ
スタの出力電極（ソース、ドレイン）を構成する周辺回
路トランジスタ不純物拡散層である。
【０００５】このような構造をもつＤＲＡＭは、ゲート
９、出力電極（ビット線側不純物拡散層１２、ストレー
ジノード側不純物拡散層１３）とからなるトランジスタ
により、ストレージノード１１、キャパシタ誘電膜１
４、セルプレート１５とからなるキャパシタに電荷を蓄
積するとともに、この蓄えた電荷を読み出す（センス）
することによりデータの書き込み及び読み出し動作を行
う。そして、外部からの信号に基づきメモリセル部Ａの
上記トランジスタを制御し、書き込み動作及び読み出し
動作を行うために、周辺回路部Ｂのトランジスタ（ゲー
ト２０、周辺回路トランジスタ不純物拡散層２１）が、
配線層１０を介して、メモリセル部Ａの上記トランジス
タに接続されている。
９、出力電極（ビット線側不純物拡散層１２、ストレー
ジノード側不純物拡散層１３）とからなるトランジスタ
により、ストレージノード１１、キャパシタ誘電膜１
４、セルプレート１５とからなるキャパシタに電荷を蓄
積するとともに、この蓄えた電荷を読み出す（センス）
することによりデータの書き込み及び読み出し動作を行
う。そして、外部からの信号に基づきメモリセル部Ａの
上記トランジスタを制御し、書き込み動作及び読み出し
動作を行うために、周辺回路部Ｂのトランジスタ（ゲー
ト２０、周辺回路トランジスタ不純物拡散層２１）が、
配線層１０を介して、メモリセル部Ａの上記トランジス
タに接続されている。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は、メモリセル部Ａのトランジスタと周辺回路部Ｂのト
ランジスタとが、いずれも同一の半導体基板１上に形成
されている。この場合、メモリセルのキャパシタとして
図５に示す積層構造のスタックキャパシタ（ストレージ
ノード１１，キャパシタ誘電膜１４，セルプレート１５
により構成されている）を採用すると、メモリセル部Ａ
において、前記のようにスタックキャパシタを構成する
各種膜が積層されるために、これら各層の合計が厚くな
る。一方、周辺回路部Ｂでは、スタックキャパシタの積
層膜はないから（スタックキャパシタ構造のための膜は
エッチオフにより除去される）層の厚みはメモリセル部
Ａよりも薄くなる。したがって、メモリセル部Ａと周辺
回路部Ｂとの間には、図５に示すような段差（ｈ）が発
生する。
は、メモリセル部Ａのトランジスタと周辺回路部Ｂのト
ランジスタとが、いずれも同一の半導体基板１上に形成
されている。この場合、メモリセルのキャパシタとして
図５に示す積層構造のスタックキャパシタ（ストレージ
ノード１１，キャパシタ誘電膜１４，セルプレート１５
により構成されている）を採用すると、メモリセル部Ａ
において、前記のようにスタックキャパシタを構成する
各種膜が積層されるために、これら各層の合計が厚くな
る。一方、周辺回路部Ｂでは、スタックキャパシタの積
層膜はないから（スタックキャパシタ構造のための膜は
エッチオフにより除去される）層の厚みはメモリセル部
Ａよりも薄くなる。したがって、メモリセル部Ａと周辺
回路部Ｂとの間には、図５に示すような段差（ｈ）が発
生する。
【０００７】このような段差（ｈ）があると製造工程に
おいて不都合が生じる。例えば、配線層１０や配線層７
のパターン形成を、写真製版技術により行う場合を考え
ると、マスクパターンからメモリセル部Ａの表面までの
距離と周辺回路部Ｂの表面までの距離とが段差（ｈ）だ
け異なり、メモリセル部Ａと周辺回路部Ｂとの両方に対
し正確に焦点を合わせることができない。したがって、
形成すべきパターンが極微細（例えば０．５〜０．１μ
ｍの線巾等）の場合に正確なパターンの形成及びその寸
法の制御が非常に困難となる。さらに、この写真製版で
形成されたレジストパターンによりエッチングを行う際
に、段差部分でエッチングの残渣が発生しやすくなり、
エッチング後の工程において配線間の短絡（ショー
ト）、配線の切断（オープン）等の不良の原因となる。
おいて不都合が生じる。例えば、配線層１０や配線層７
のパターン形成を、写真製版技術により行う場合を考え
ると、マスクパターンからメモリセル部Ａの表面までの
距離と周辺回路部Ｂの表面までの距離とが段差（ｈ）だ
け異なり、メモリセル部Ａと周辺回路部Ｂとの両方に対
し正確に焦点を合わせることができない。したがって、
形成すべきパターンが極微細（例えば０．５〜０．１μ
ｍの線巾等）の場合に正確なパターンの形成及びその寸
法の制御が非常に困難となる。さらに、この写真製版で
形成されたレジストパターンによりエッチングを行う際
に、段差部分でエッチングの残渣が発生しやすくなり、
エッチング後の工程において配線間の短絡（ショー
ト）、配線の切断（オープン）等の不良の原因となる。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、前記段差を解消し、微細なパ
ターンを形成可能にし、半導体装置の集積度を向上させ
るとともに、製造工程における歩留まりを向上すること
を目的とする。
るためになされたもので、前記段差を解消し、微細なパ
ターンを形成可能にし、半導体装置の集積度を向上させ
るとともに、製造工程における歩留まりを向上すること
を目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、半導体基板上に形成されたメモリセル部と、
上記メモリセル部に隣接した上記半導体基板上に形成さ
れた絶縁層と、上記絶縁層上に形成され上記メモリセル
部に対し書き込み動作及び読み出し動作を行う周辺回路
とを備えるものである。
憶装置は、半導体基板上に形成されたメモリセル部と、
上記メモリセル部に隣接した上記半導体基板上に形成さ
れた絶縁層と、上記絶縁層上に形成され上記メモリセル
部に対し書き込み動作及び読み出し動作を行う周辺回路
とを備えるものである。
【００１０】請求項２に係る半導体記憶装置は、半導体
基板上に形成されたメモリセル部と、上記メモリセル部
に隣接した上記半導体基板上に形成されたＳＯＩ構造の
トランジスタと、上記トランジスタにより構成され上記
メモリセル部に対し書き込み動作及び読み出し動作を行
う周辺回路とを備えるものである。
基板上に形成されたメモリセル部と、上記メモリセル部
に隣接した上記半導体基板上に形成されたＳＯＩ構造の
トランジスタと、上記トランジスタにより構成され上記
メモリセル部に対し書き込み動作及び読み出し動作を行
う周辺回路とを備えるものである。
【００１１】請求項３に係る半導体記憶装置は、半導体
基板上に形成されスタック構造のキャパシタを有するメ
モリセル部と、上記メモリセル部に隣接した上記半導体
基板上に形成されたＳＯＩ構造のトランジスタと、上記
トランジスタにより構成され上記メモリセル部に対し書
き込み動作及び読み出し動作を行う周辺回路とを備える
ものである。
基板上に形成されスタック構造のキャパシタを有するメ
モリセル部と、上記メモリセル部に隣接した上記半導体
基板上に形成されたＳＯＩ構造のトランジスタと、上記
トランジスタにより構成され上記メモリセル部に対し書
き込み動作及び読み出し動作を行う周辺回路とを備える
ものである。
【００１２】請求項４に係る半導体記憶装置の製造方法
は、半導体基板上に形成された絶縁膜及び上記絶縁膜に
重ねて形成されたＳＯＩ層の、周辺回路を形成する部分
以外を除去する第１の工程と、上記半導体基板上にメモ
リセル部のトランジスタを形成するとともに、上記ＳＯ
Ｉ層上に上記周辺回路部のトランジスタを形成する第２
の工程と、上記メモリセル部にスタック構造のキャパシ
タを形成する第３の工程と、上記メモリセル部及び上記
周辺回路部の配線層を形成する第４の工程とを備えるも
のである。
は、半導体基板上に形成された絶縁膜及び上記絶縁膜に
重ねて形成されたＳＯＩ層の、周辺回路を形成する部分
以外を除去する第１の工程と、上記半導体基板上にメモ
リセル部のトランジスタを形成するとともに、上記ＳＯ
Ｉ層上に上記周辺回路部のトランジスタを形成する第２
の工程と、上記メモリセル部にスタック構造のキャパシ
タを形成する第３の工程と、上記メモリセル部及び上記
周辺回路部の配線層を形成する第４の工程とを備えるも
のである。
【００１３】
【作用】請求項１の発明においては、メモリセル部に隣
接した半導体基板上に形成された絶縁層が、周辺回路部
の層の厚みを増し、メモリセル部と周辺回路部との段差
を軽減する。
接した半導体基板上に形成された絶縁層が、周辺回路部
の層の厚みを増し、メモリセル部と周辺回路部との段差
を軽減する。
【００１４】請求項２乃至請求項４の発明においては、
メモリセル部に隣接した上記半導体基板上に形成された
トランジスタをＳＯＩ構造とすることにより、周辺回路
部の層の厚みを増し、メモリセル部と周辺回路部との段
差を軽減する。
メモリセル部に隣接した上記半導体基板上に形成された
トランジスタをＳＯＩ構造とすることにより、周辺回路
部の層の厚みを増し、メモリセル部と周辺回路部との段
差を軽減する。
【００１５】
【実施例】実施例１．図１は、この発明による半導体記
憶装置の実施例を示す図であり、同図はこの半導体記憶
装置であるＤＲＡＭ(Dynamic Random Access Memory)の
メモリセル部（同図Ａ部）と周辺回路部（同図Ｂ部）と
の境界付近を模式的に表している。
憶装置の実施例を示す図であり、同図はこの半導体記憶
装置であるＤＲＡＭ(Dynamic Random Access Memory)の
メモリセル部（同図Ａ部）と周辺回路部（同図Ｂ部）と
の境界付近を模式的に表している。
【００１６】次に、図１に示す半導体記憶装置の構造に
ついて説明する。同図において、１はトランジスタ等の
素子が形成される半導体（Ｓｉ）基板、２は周辺回路部
Ｂに設けられ、半導体記憶装置の表面を平坦にする絶縁
膜（ＳｉＯ2）、３は半導体基板１上に形成されたトラ
ンジスタ等の素子とそれに重ねて形成される配線等とを
絶縁するための絶縁膜（ＳｉＯ2）、４は絶縁膜３の上
に形成され、後述する配線層７と配線層１０とを絶縁す
るための絶縁膜（ＳｉＯ2）、５はシリコン（Ｓｉ）か
らなり、周辺回路のトランジスタを形成するためのＳＯ
Ｉ(Silicon On Insulator)層、６はＳＯＩ層５上に形成
された周辺回路のＳＯＩトランジスタの不純物拡散層
（出力電極）、７は絶縁膜４上にアルミニウム（Ａｌ）
等により形成される配線層、８はＳＯＩ層５上に形成さ
れた周辺回路のＳＯＩトランジスタのゲート、９はメモ
リセル部を構成する基板上トランジスタのゲート、１０
はタングステンシリサイド（ＷＳｉ）やポリシリコン
（Poly Ｓｉ）等からなり、メモリセル部を配線する配
線層、１１はポリシリコン（PolyＳｉ）等からなり、メ
モリセル部のキャパシタの一端であるストレージノー
ド、１２はメモリセル部のトランジスタのビット線側の
不純物拡散層、１３はストレージノード側の不純物拡散
層、１４はシリコン窒化膜（ＳｉＮ）やシリコン酸化膜
（ＳｉＯ2）等からなり、ストレージノード１１とセル
プレート１５とを絶縁し、キャパシタを構成するキャパ
シタ誘電膜、１５はポリシリコン（Poly Ｓｉ）からな
り、メモリセル部のキャパシタの他端であるセルプレー
ト、１６はゲート９の側面を絶縁するゲート側壁絶縁膜
（ＳｉＯ2）、１７はゲート９の上面を絶縁するゲート
上部絶縁膜（ＳｉＯ2）、１８は半導体基板１とゲート
９とを絶縁するゲート絶縁膜、１９はトランジスタ等の
素子を分離する素子分離絶縁膜（ＳｉＯ2）である。
ついて説明する。同図において、１はトランジスタ等の
素子が形成される半導体（Ｓｉ）基板、２は周辺回路部
Ｂに設けられ、半導体記憶装置の表面を平坦にする絶縁
膜（ＳｉＯ2）、３は半導体基板１上に形成されたトラ
ンジスタ等の素子とそれに重ねて形成される配線等とを
絶縁するための絶縁膜（ＳｉＯ2）、４は絶縁膜３の上
に形成され、後述する配線層７と配線層１０とを絶縁す
るための絶縁膜（ＳｉＯ2）、５はシリコン（Ｓｉ）か
らなり、周辺回路のトランジスタを形成するためのＳＯ
Ｉ(Silicon On Insulator)層、６はＳＯＩ層５上に形成
された周辺回路のＳＯＩトランジスタの不純物拡散層
（出力電極）、７は絶縁膜４上にアルミニウム（Ａｌ）
等により形成される配線層、８はＳＯＩ層５上に形成さ
れた周辺回路のＳＯＩトランジスタのゲート、９はメモ
リセル部を構成する基板上トランジスタのゲート、１０
はタングステンシリサイド（ＷＳｉ）やポリシリコン
（Poly Ｓｉ）等からなり、メモリセル部を配線する配
線層、１１はポリシリコン（PolyＳｉ）等からなり、メ
モリセル部のキャパシタの一端であるストレージノー
ド、１２はメモリセル部のトランジスタのビット線側の
不純物拡散層、１３はストレージノード側の不純物拡散
層、１４はシリコン窒化膜（ＳｉＮ）やシリコン酸化膜
（ＳｉＯ2）等からなり、ストレージノード１１とセル
プレート１５とを絶縁し、キャパシタを構成するキャパ
シタ誘電膜、１５はポリシリコン（Poly Ｓｉ）からな
り、メモリセル部のキャパシタの他端であるセルプレー
ト、１６はゲート９の側面を絶縁するゲート側壁絶縁膜
（ＳｉＯ2）、１７はゲート９の上面を絶縁するゲート
上部絶縁膜（ＳｉＯ2）、１８は半導体基板１とゲート
９とを絶縁するゲート絶縁膜、１９はトランジスタ等の
素子を分離する素子分離絶縁膜（ＳｉＯ2）である。
【００１７】この実施例による半導体記憶装置は、周辺
回路部Ｂのトランジスタが半導体基板１ではなくＳＯＩ
層５上に構成されている点、及びＳＯＩ膜５は半導体基
板１上に形成された絶縁膜２上に形成され、この絶縁膜
２及びＳＯＩ膜５が段差をなくすように構成されている
点に特徴があり、この点で従来のスタックキャパシタＤ
ＲＡＭの構成と異なる。
回路部Ｂのトランジスタが半導体基板１ではなくＳＯＩ
層５上に構成されている点、及びＳＯＩ膜５は半導体基
板１上に形成された絶縁膜２上に形成され、この絶縁膜
２及びＳＯＩ膜５が段差をなくすように構成されている
点に特徴があり、この点で従来のスタックキャパシタＤ
ＲＡＭの構成と異なる。
【００１８】この実施例における半導体記憶装置（ＤＲ
ＡＭ）の動作は、基本的に従来のものと同様であり、ゲ
ート９、出力電極（ビット線側不純物拡散層１２、スト
レージノード側不純物拡散層１３）とからなるトランジ
スタにより、ストレージノード１１、キャパシタ誘電膜
１４、セルプレート１５とからなるキャパシタに電荷を
蓄積するとともに、この蓄えた電荷を読み出す（セン
ス）することによりデータの書き込み及び読み出し動作
を行う。そして、周辺回路部Ｂのトランジスタ（ゲート
１７、出力電極６）が、外部からの信号に基づきメモリ
セル部Ａの上記トランジスタを制御し、書き込み及び読
み出し動作を行う。
ＡＭ）の動作は、基本的に従来のものと同様であり、ゲ
ート９、出力電極（ビット線側不純物拡散層１２、スト
レージノード側不純物拡散層１３）とからなるトランジ
スタにより、ストレージノード１１、キャパシタ誘電膜
１４、セルプレート１５とからなるキャパシタに電荷を
蓄積するとともに、この蓄えた電荷を読み出す（セン
ス）することによりデータの書き込み及び読み出し動作
を行う。そして、周辺回路部Ｂのトランジスタ（ゲート
１７、出力電極６）が、外部からの信号に基づきメモリ
セル部Ａの上記トランジスタを制御し、書き込み及び読
み出し動作を行う。
【００１９】この実施例の周辺回路部ＢはＳＯＩ構造を
とっており、半導体基板１上に絶縁膜２を積層し、さら
にＳＯＩ膜５を積層している。ＳＯＩ構造とは、Silico
n OnInsulator構造の略であり、絶縁性基板ウエハ上に
シリコン薄膜を形成した構造をいう。
とっており、半導体基板１上に絶縁膜２を積層し、さら
にＳＯＩ膜５を積層している。ＳＯＩ構造とは、Silico
n OnInsulator構造の略であり、絶縁性基板ウエハ上に
シリコン薄膜を形成した構造をいう。
【００２０】この構造によると従来の場合と比べ、絶縁
膜２及びＳＯＩ膜５の厚みだけ周辺回路部Ｂはメモリセ
ル部Ａより高くなるから、メモリセル部Ａに形成される
各種のキャパシタ積層膜（ストレージノード１１、キャ
パシタ誘電膜１４、セルプレート１５）により発生する
段差を相殺することができる。すなわち、周辺回路部Ｂ
の絶縁膜２とＳＯＩ層５との合計の厚みを、メモリセル
部Ａの各種のキャパシタ積層膜の厚みと同等にすること
により、半導体記憶装置の段差を軽減し、表面を平坦に
することができる。
膜２及びＳＯＩ膜５の厚みだけ周辺回路部Ｂはメモリセ
ル部Ａより高くなるから、メモリセル部Ａに形成される
各種のキャパシタ積層膜（ストレージノード１１、キャ
パシタ誘電膜１４、セルプレート１５）により発生する
段差を相殺することができる。すなわち、周辺回路部Ｂ
の絶縁膜２とＳＯＩ層５との合計の厚みを、メモリセル
部Ａの各種のキャパシタ積層膜の厚みと同等にすること
により、半導体記憶装置の段差を軽減し、表面を平坦に
することができる。
【００２１】従って、上部配線である配線層１０及び配
線層７の写真製版によるパターニングの際及びエッチン
グの際には段差が軽減されており、それらを容易に形成
することができる。このことにより、ハーフミクロン〜
クオータミクロン以下のパターンについても寸法の制御
性を良くしつつ形成でき、集積度が向上できるととも
に、歩留まりも向上する。
線層７の写真製版によるパターニングの際及びエッチン
グの際には段差が軽減されており、それらを容易に形成
することができる。このことにより、ハーフミクロン〜
クオータミクロン以下のパターンについても寸法の制御
性を良くしつつ形成でき、集積度が向上できるととも
に、歩留まりも向上する。
【００２２】さらに、周辺回路部Ｂのトランジスタ（不
純物拡散層６、ＳＯＩトランジスタゲート８）は、半導
体基板１でなくＳＯＩ層５上に形成されているから、そ
の空乏層容量が小さくなり、高速動作が可能になる。こ
のことは高速動作が要求される周辺回路にとって望まし
いことである。したがって、この実施例の構成により、
メモリセル部Ａであるか周辺回路部Ｂであるかに応じ
て、デバイスの特性を適正にできるという効果も奏す
る。なお、メモリセル部Ａに形成されるトランジスタ
（基板上トランジスタゲート９、不純物拡散層１２、１
３）は、従来の場合と同様に結晶性が比較的良い半導体
基板１上に形成されているため、出力電極（不純物拡散
層１２、１３）の間のリークが増えることはなく、その
特性が劣化することはない。
純物拡散層６、ＳＯＩトランジスタゲート８）は、半導
体基板１でなくＳＯＩ層５上に形成されているから、そ
の空乏層容量が小さくなり、高速動作が可能になる。こ
のことは高速動作が要求される周辺回路にとって望まし
いことである。したがって、この実施例の構成により、
メモリセル部Ａであるか周辺回路部Ｂであるかに応じ
て、デバイスの特性を適正にできるという効果も奏す
る。なお、メモリセル部Ａに形成されるトランジスタ
（基板上トランジスタゲート９、不純物拡散層１２、１
３）は、従来の場合と同様に結晶性が比較的良い半導体
基板１上に形成されているため、出力電極（不純物拡散
層１２、１３）の間のリークが増えることはなく、その
特性が劣化することはない。
【００２３】次に、この実施例の半導体装置の製造方法
について説明する。図２乃至図４はこの実施例の製造工
程（プロセスフロー）を順に説明したものである。図２
乃至図４は、便宜上、一連の製造工程を３つの図面で表
したものであり、これらは連続した工程を示している。
について説明する。図２乃至図４はこの実施例の製造工
程（プロセスフロー）を順に説明したものである。図２
乃至図４は、便宜上、一連の製造工程を３つの図面で表
したものであり、これらは連続した工程を示している。
【００２４】工程（ａ） 半導体基板１上に絶縁膜２を形成した後、その表面にシ
リコン結晶を成長させＳＯＩ層５を形成する。または、
予め半導体基板１とＳＯＩ層５との間に絶縁膜２が形成
されている基板を用いてもよい。ＳＯＩ層５の上にフォ
トレジストを塗布し、写真製版技術により周辺回路部Ｂ
をパターニングするためのレジストパターン２２を形成
する（図２（ａ））。ここで絶縁膜２は、メモリセル部
Ａのスタックキャパシタにより生じる段差を相殺するよ
うな厚みとする。
リコン結晶を成長させＳＯＩ層５を形成する。または、
予め半導体基板１とＳＯＩ層５との間に絶縁膜２が形成
されている基板を用いてもよい。ＳＯＩ層５の上にフォ
トレジストを塗布し、写真製版技術により周辺回路部Ｂ
をパターニングするためのレジストパターン２２を形成
する（図２（ａ））。ここで絶縁膜２は、メモリセル部
Ａのスタックキャパシタにより生じる段差を相殺するよ
うな厚みとする。
【００２５】工程（ｂ） 工程（ａ）で形成したレジストパターン２２により、周
辺回路部Ｂを除いてＳＯＩ層５をエッチングにより除去
する。レジストパターン２２を除去後、フォトレジスト
を塗布し、所定のパターニングを行い、レジストパター
ン２３を形成する。そして、このレジストパターン２３
に基づき、絶縁膜２をエッチングにより除去する（図２
（ｂ））。なお、このパターニングされた絶縁膜２は、
段差を相殺するばかりでなく、メモリセル部Ａにおいて
も素子間の分離領域として使用することができる（もっ
とも、メモリセル部Ａで絶縁膜２を残さなくてもよく、
別途ＬＯＣＯＳ法(Local Oxidation of Silicon、酸化
膜分離)等によって分離領域を形成しても良いのはもち
ろんである）。
辺回路部Ｂを除いてＳＯＩ層５をエッチングにより除去
する。レジストパターン２２を除去後、フォトレジスト
を塗布し、所定のパターニングを行い、レジストパター
ン２３を形成する。そして、このレジストパターン２３
に基づき、絶縁膜２をエッチングにより除去する（図２
（ｂ））。なお、このパターニングされた絶縁膜２は、
段差を相殺するばかりでなく、メモリセル部Ａにおいて
も素子間の分離領域として使用することができる（もっ
とも、メモリセル部Ａで絶縁膜２を残さなくてもよく、
別途ＬＯＣＯＳ法(Local Oxidation of Silicon、酸化
膜分離)等によって分離領域を形成しても良いのはもち
ろんである）。
【００２６】工程（ｃ） 工程（ｂ）で形成したレジストパターン２３を除去した
後、全面に酸化膜（ＳｉＯ2） をＣＶＤ(Chemical Vapo
r Deposition)法により積層する。そして、リアクティ
ブイオンエッチング（ＲＩＥ）によりエッチングを行
い、半導体基板１、絶縁膜２及びＳＯＩ層５の表面の酸
化膜を除去する。ＲＩＥは異方性エッチングであるか
ら、全面に形成された酸化膜のうち絶縁膜２、ＳＯＩ層
５等の側面の部分の酸化膜が、側壁絶縁膜２４、側壁絶
縁膜２５として残る（図２（ｃ））。なお、以下の説明
において側壁絶縁膜２４は絶縁膜２と一体として取り扱
う。
後、全面に酸化膜（ＳｉＯ2） をＣＶＤ(Chemical Vapo
r Deposition)法により積層する。そして、リアクティ
ブイオンエッチング（ＲＩＥ）によりエッチングを行
い、半導体基板１、絶縁膜２及びＳＯＩ層５の表面の酸
化膜を除去する。ＲＩＥは異方性エッチングであるか
ら、全面に形成された酸化膜のうち絶縁膜２、ＳＯＩ層
５等の側面の部分の酸化膜が、側壁絶縁膜２４、側壁絶
縁膜２５として残る（図２（ｃ））。なお、以下の説明
において側壁絶縁膜２４は絶縁膜２と一体として取り扱
う。
【００２７】工程（ｄ） 熱酸化法によりゲート酸化膜１８を半導体基板１及びＳ
ＯＩ層５の上部に形成する。そして、ＣＶＤ法により、
ＳＯＩトランジスタゲート８及び基板上トランジスタゲ
ート９を形成するためのポリシリコンによる導電膜２６
を形成し、さらに重ねてゲート上部絶縁膜１７を形成す
るための絶縁膜（ＳｉＯ2）２７を形成する（図２
（ｄ））。
ＯＩ層５の上部に形成する。そして、ＣＶＤ法により、
ＳＯＩトランジスタゲート８及び基板上トランジスタゲ
ート９を形成するためのポリシリコンによる導電膜２６
を形成し、さらに重ねてゲート上部絶縁膜１７を形成す
るための絶縁膜（ＳｉＯ2）２７を形成する（図２
（ｄ））。
【００２８】工程（ｅ） 工程（ｄ）で形成した導電膜２６、絶縁膜２７に対し、
写真製版技術を用いて所定のパターンにエッチングし、
ＳＯＩトランジスタゲート８、基板上トランジスタゲー
ト９及びそれらの上部を覆うゲート上部絶縁膜１７を形
成する。そして、トランジスタの出力電極のための不純
物拡散層６、１２、１３を形成するために不純物２８を
注入する（図３（ｅ））。
写真製版技術を用いて所定のパターンにエッチングし、
ＳＯＩトランジスタゲート８、基板上トランジスタゲー
ト９及びそれらの上部を覆うゲート上部絶縁膜１７を形
成する。そして、トランジスタの出力電極のための不純
物拡散層６、１２、１３を形成するために不純物２８を
注入する（図３（ｅ））。
【００２９】工程（ｆ） 全面に酸化膜を形成し、ＲＩＥによりエッチングしてゲ
ート側壁絶縁膜１６を形成する。さらに表面に酸化膜
（ＳｉＯ2） ２９をＣＶＤ法により全面に積層する。そ
して、ストレージノード１１のコンタクト部分（ストレ
ージノード側不純物拡散層１３との接続部分）のみを写
真製版及びエッチングにより開口する（図３（ｆ））。
なお、以下の説明において、この酸化膜２９を絶縁膜
２、ゲート側壁絶縁膜１６、ゲート上部絶縁膜１７と一
体であるとして説明する。
ート側壁絶縁膜１６を形成する。さらに表面に酸化膜
（ＳｉＯ2） ２９をＣＶＤ法により全面に積層する。そ
して、ストレージノード１１のコンタクト部分（ストレ
ージノード側不純物拡散層１３との接続部分）のみを写
真製版及びエッチングにより開口する（図３（ｆ））。
なお、以下の説明において、この酸化膜２９を絶縁膜
２、ゲート側壁絶縁膜１６、ゲート上部絶縁膜１７と一
体であるとして説明する。
【００３０】工程（ｇ） 工程（ｆ）で設けた開口部に対し、ストレージノード１
１を形成するためのポリシリコン層をＣＶＤ法により積
層した後、写真製版でパターニング・エッチングしてス
トレージノード１１を形成する。そして、キャパシタ誘
電膜１４を形成するための誘電膜を積層し、さらに、セ
ルプレート１５を形成するためのポリシリコンをＣＶＤ
法により積層した後、写真製版でパターニングすること
により所定のパターンのキャパシタ誘電膜１４及びセル
プレート１５を形成する（図３（ｇ））。
１を形成するためのポリシリコン層をＣＶＤ法により積
層した後、写真製版でパターニング・エッチングしてス
トレージノード１１を形成する。そして、キャパシタ誘
電膜１４を形成するための誘電膜を積層し、さらに、セ
ルプレート１５を形成するためのポリシリコンをＣＶＤ
法により積層した後、写真製版でパターニングすること
により所定のパターンのキャパシタ誘電膜１４及びセル
プレート１５を形成する（図３（ｇ））。
【００３１】工程（ｈ） 全面に対し、素子層と配線層とを絶縁するための絶縁膜
３を積層する。そして、写真製版及びエッチングにより
絶縁膜３にビット線（基板トランジスタのビット線側不
純物拡散層１２との接続線）を接続するためのコンタク
トホールを形成し、その上に、ＣＶＤ法、スパッタリン
グ法により、配線層１０を形成するためのポリシリコン
あるいはタングステンシリサイド（ＷＳｉ）を積層し、
導電層３２を形成する。それに重ねて、配線層１０を形
成するための所定のパターン（ビット線のパターン）の
レジストパターン３０を写真製版により形成する（図４
（ｈ））。
３を積層する。そして、写真製版及びエッチングにより
絶縁膜３にビット線（基板トランジスタのビット線側不
純物拡散層１２との接続線）を接続するためのコンタク
トホールを形成し、その上に、ＣＶＤ法、スパッタリン
グ法により、配線層１０を形成するためのポリシリコン
あるいはタングステンシリサイド（ＷＳｉ）を積層し、
導電層３２を形成する。それに重ねて、配線層１０を形
成するための所定のパターン（ビット線のパターン）の
レジストパターン３０を写真製版により形成する（図４
（ｈ））。
【００３２】工程（ｉ） 工程（ｈ）で形成したレジストパターン３０により導電
層３２をエッチングし、配線層１０を形成する。その
後、レジストパターン３０を除去し、配線層１０と配線
層７との層間絶縁膜である絶縁膜４を積層する。そし
て、配線層７のコンタクトホールを、写真製版及びエッ
チングにより形成した後、アルミニウム（Ａｌ）をスパ
ッタ法により積層し、導電層３３を形成する。それに重
ねて、配線層７を形成するための所定のパターンのレジ
ストパターン３１を写真製版により形成する（図４
（ｉ））。そして、レジストパターン３１に基づいて導
電層３３をエッチングすれば、図１の構造の半導体記憶
装置が得られる。
層３２をエッチングし、配線層１０を形成する。その
後、レジストパターン３０を除去し、配線層１０と配線
層７との層間絶縁膜である絶縁膜４を積層する。そし
て、配線層７のコンタクトホールを、写真製版及びエッ
チングにより形成した後、アルミニウム（Ａｌ）をスパ
ッタ法により積層し、導電層３３を形成する。それに重
ねて、配線層７を形成するための所定のパターンのレジ
ストパターン３１を写真製版により形成する（図４
（ｉ））。そして、レジストパターン３１に基づいて導
電層３３をエッチングすれば、図１の構造の半導体記憶
装置が得られる。
【００３３】
【発明の効果】以上のように、請求項１の発明によれ
ば、周辺回路部を絶縁層上に形成し、かさ上げしたの
で、メモリセル部と周辺回路部との段差を軽減すること
ができ、微細なパターニングが可能となり、半導体記憶
装置の集積度を向上させるとともに、製造工程における
歩留まりを向上させることができる。
ば、周辺回路部を絶縁層上に形成し、かさ上げしたの
で、メモリセル部と周辺回路部との段差を軽減すること
ができ、微細なパターニングが可能となり、半導体記憶
装置の集積度を向上させるとともに、製造工程における
歩留まりを向上させることができる。
【００３４】また、請求項２、請求項３及び請求項４の
発明によれば、周辺回路部をＳＯＩ構造のトランジスタ
から構成したので、高速なトランジスタが得られ周辺回
路を高速動作させることができ、かつ、メモリセル部と
周辺回路部との段差を軽減することができて微細なパタ
ーニングが可能となり、半導体記憶装置の集積度を向上
させるとともに、製造工程における歩留まりを向上させ
ることができる。
発明によれば、周辺回路部をＳＯＩ構造のトランジスタ
から構成したので、高速なトランジスタが得られ周辺回
路を高速動作させることができ、かつ、メモリセル部と
周辺回路部との段差を軽減することができて微細なパタ
ーニングが可能となり、半導体記憶装置の集積度を向上
させるとともに、製造工程における歩留まりを向上させ
ることができる。
【図１】この発明の一実施例の半導体記憶装置の断面を
示す図である。
示す図である。
【図２】この発明の一実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】この発明の一実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】この発明の一実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】従来の半導体記憶装置の断面を示す図である。
１ 半導体基板 ２ 絶縁膜 ３ 絶縁膜 ４ 絶縁膜 ５ ＳＯＩ層 ６ 不純物拡散層 ７ 配線層 ８ ＳＯＩトランジスタゲート ９ 基板上トランジスタゲート １０ 配線層 １１ ストレージノード １２ ビット線側不純物拡散層 １３ ストレージノード側不純物拡散層 １４ キャパシタ誘電膜 １５ セルプレート １６ ゲート側壁絶縁膜 １７ ゲート上部絶縁膜 １８ ゲート絶縁膜 １９ 素子分離絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (4)
- 【請求項１】 半導体基板上に形成されたメモリセル部
と、上記メモリセル部に隣接した上記半導体基板上に形
成された絶縁層と、上記絶縁層上に形成され上記メモリ
セル部に対し書き込み動作及び読み出し動作を行う周辺
回路とを備える半導体記憶装置。 - 【請求項２】 半導体基板上に形成されたメモリセル部
と、上記メモリセル部に隣接した上記半導体基板上に形
成されたＳＯＩ構造のトランジスタと、上記トランジス
タにより構成され上記メモリセル部に対し書き込み動作
及び読み出し動作を行う周辺回路とを備える半導体記憶
装置。 - 【請求項３】 半導体基板上に形成されスタック構造の
キャパシタを有するメモリセル部と、上記メモリセル部
に隣接した上記半導体基板上に形成されたＳＯＩ構造の
トランジスタと、上記トランジスタにより構成され上記
メモリセル部に対し書き込み動作及び読み出し動作を行
う周辺回路とを備える半導体記憶装置。 - 【請求項４】 半導体基板上に形成された絶縁膜及び上
記絶縁膜に重ねて形成されたＳＯＩ層の、周辺回路を形
成する部分以外を除去する第１の工程と、上記半導体基
板上にメモリセル部のトランジスタを形成するととも
に、上記ＳＯＩ層上に上記周辺回路部のトランジスタを
形成する第２の工程と、上記メモリセル部にスタック構
造のキャパシタを形成する第３の工程と、上記メモリセ
ル部及び上記周辺回路部の配線層を形成する第４の工程
とを備える半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249378A JPH07106434A (ja) | 1993-10-05 | 1993-10-05 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249378A JPH07106434A (ja) | 1993-10-05 | 1993-10-05 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106434A true JPH07106434A (ja) | 1995-04-21 |
Family
ID=17192131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249378A Pending JPH07106434A (ja) | 1993-10-05 | 1993-10-05 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106434A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635952B2 (en) | 2001-03-27 | 2003-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6835981B2 (en) | 2001-09-27 | 2004-12-28 | Kabushiki Kaisha Toshiba | Semiconductor chip which combines bulk and SOI regions and separates same with plural isolation regions |
| US6906384B2 (en) | 2002-02-13 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device having one of patterned SOI and SON structure |
| KR100541709B1 (ko) * | 2004-03-18 | 2006-01-11 | 매그나칩 반도체 유한회사 | 에스오아이 소자 제조방법 |
| US7095081B2 (en) | 2003-08-28 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7098146B2 (en) | 2001-12-25 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device having patterned SOI structure and method for fabricating the same |
| US7187035B2 (en) | 2001-09-26 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor device comprising multiple layers with trenches formed on a semiconductor substrate |
| US7675115B2 (en) | 2004-06-08 | 2010-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-10-05 JP JP5249378A patent/JPH07106434A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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